CN113629188B - 多层电容元件以及多层电容元件的设计方法 - Google Patents

多层电容元件以及多层电容元件的设计方法 Download PDF

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Abstract

本发明公开一种多层电容元件以及多层电容元件的设计方法。电容元件包括具有凹槽基板、第一深宽比调制结构以及多个导电层及多个介电层。第一深宽比调制结构位于所述凹槽中，以将所述凹槽定义为第一区域以及第一调制区域，其中所述第一调制区域的深宽比与所述第一区域的深宽比不同。多个导电层及多个介电层交替地堆叠于所述凹槽中。

Description

多层电容元件以及多层电容元件的设计方法
技术领域
本发明涉及一种电容元件以及电容元件的设计方法，且特别是涉及一种多层电容元件以及多层电容元件的设计方法。
背景技术
相较于其他类型的电容器，凹槽式多层电容器在半导体集成电路中具有较高的功率密度。在尺寸持续地细微化的要求下，所沉积的膜层越来越薄。然而，上述的限定会造成在引出电极的过程中因膜层厚度过薄而不易形成接触窗的问题。
因此，目前仍需要一种改良的多层电容器，其需具有较大的用于引出电极的面积。
发明内容
本发明提供一种多层电容元件，其较易引出电极。
本发明提供一种多层电容元件的设计方法，所设计的多层电容元件较易引出电极。
本发明提供一种多层电容元件，包括基板、第一深宽比调制结构以及多个导电层及多个介电层。基板具有凹槽。第一深宽比调制结构位于凹槽中，以将凹槽定义为第一区域以及第一调制区域，其中第一调制区域的深宽比与第一区域的深宽比不同。多个导电层及多个介电层，交替地堆叠于所述凹槽中。
在本发明的一实施例中，上述的多个导电层中的最上导电层填满凹槽的空间。
在本发明的一实施例中，上述的多个导电层中的至少一导电层自第一区域延伸至第一调制区域。
在本发明的一实施例中，上述的自第一区域延伸至第一调制区域的至少一导电层中的最上导电层填满调制区域的凹槽的空间。
在本发明的一实施例中，上述的第一深宽比调制结构将凹槽定义为第一区域、第一调制区域以及第二区域，其中第一调制区域位于第一区域以及第二区域之间，且第一调制区域的深宽比与第一区域的深宽比以及第二区域的深宽比不同。
在本发明的一实施例中，上述的多个导电层中的至少一导电层自第一区域延伸至第一调制区域及第二区域。
在本发明的一实施例中，上述的自第一区域延伸至调制区域及第二区域的至少一导电层中的最上导电层填满第一调制区域的凹槽的空间。
在本发明的一实施例中，多层电容元件还包括第二深宽比调制结构，第二深宽比调制结构位于第一区域中，以将第一区域定义为第三区域、第二调制区域以及第四区域，其中第二调制区域的深宽比与第三区域的深宽比及第四区域的深宽比不同。
在本发明的一实施例中，上述的多个导电层中的至少一导电层自第三区域延伸至第二调制区域以及第四区域。
在本发明的一实施例中，上述的自第三区域延伸至第二调制区域以及第四区域的至少一导电层中的最上导电层填满第二调制区域的凹槽的空间。
在本发明的一实施例中，上述的第一深宽比调制结构的材料与基板的材料相同。
在本发明的一实施例中，上述的第二深宽比调制结构的材料与所述基板的材料相同。
在本发明的一实施例中，上述的多个导电层及多个介电层中的最下层为导电层。
在本发明的一实施例中，上述的多个导电层及多个介电层中的最下层为介电层。
本发明提供一种多层电容元件的设计方法，其包括以下步骤。步骤a)，决定多层电容元件所需的预定电容值。步骤b)，定义所述多层电容元件中的凹槽的起始的几何边界。步骤c)，将所述凹槽的空间分割为多个格子点。步骤d)，计算每一个格子点的最大允许沉积层数。步骤e)，依据所述预定电容值决定电极的连接位置。
在本发明的一实施例中，上述的计算每一个格子点的最大允许沉积层数包括：计算每一个格子点在X-Z平面上的第一允许沉积层数，其中X方向平行于凹槽的底表面，Z方向垂直于凹槽的底表面；计算每一个格子点在Y-Z平面上的第二允许沉积层数，其中Y方向平行于凹槽的底表面且垂直于X方向以及Z方向；计算每一个格子点在Z方向上因预定平坦化制作工艺的终止位置所得的第三允许沉积层数；以及决定每一个格子点的第一允许沉积层数、第二允许沉积层数及第三允许沉积层数中的最小值作为每一个格子点的最大允许沉积层数。
在本发明的一实施例中，上述的多层电容元件的设计方法还包括步骤f)：检测所述电极的连接位置是否满足一预设条件，其中当电极的连接位置满足预设条件时，则保留电极的连接位置，以及当电极的连接位置未满足预设条件时，重新改变多层电容元件中的凹槽的几何边界，并重复步骤c)、步骤d)以及步骤e)。
在本发明的一实施例中，上述的预设条件包括电容元件的电容值满足预定电容值，且电极的连接位置的面积大于一预定面积。
在本发明的一实施例中，上述的改变多层电容元件中的凹槽的几何边界包括使用调制结构改变凹槽的几何边界，由此改变凹槽中的部分区域的深宽比。
基于上述，在本发明所提出的多层电容元件及其设计方法中，可通过深宽比调制结构改变凹槽的几何边界以及部分区域的深宽比，进而设计出具有预定电容值以及较大连接面积的多层电容元件。
附图说明
图1为本发明一实施例的电容元件的剖视图；
图2为本发明一实施例的电容元件的上视图；
图3为本发明另一实施例的电容元件的上视图；
图4为本发明又一实施例的电容元件的上视图；
图5是用以说明本发明第一实施例的多层电容元件的设计方法的流程图；
图6为凹槽在X-Z平面下的剖视图。
图7A及图7B为本发明的实施例的模拟的多层电容元件的上视图；
图8A至图8H为本发明的实施例的模拟的多层电容元件的剖视图。
符号说明
10、20、30、40、70、80:电容元件
100、200、300、400、700、800:基板
101、201、301、401、501、701、801:凹槽
102、202、302、402a、402b:深宽比调制结构
101a、201a、301a、401a:第一区域
101b、201b、301b、401b、401d:调制区域
301c:第二区域
401c:第三区域
401e:第四区域
104a、104b、104c、104d、204a、204b、204c、204d、304a、304b、304c、304d、404a、404b、404c、404d:导电层
106a、106b、106c、206a、206b、206c、306a、306b、306c、406a、406b、406c:介电层
510:第一层
710、730、750、810、830、850、870、890:导电层
715、815、815A:深宽比调制结构
720、740、820、840、860、880:介电层
812:终止线
A:宽度
B、B’、C、D:区域
G:格子点
H:深度
dHt、dHb、dAs:膜厚
X、Y、Z:方向
具体实施方式
以下说明内容的术语是参照本技术领域的习惯术语，如本说明书对部分术语有加以说明或定义，所述部分术语的解释是以本说明书的说明或定义为准。
下列提供许多用于实施所提供标的不同特征的不同实施例或实例。为了简化本发明，于下描述组件及配置的具体实例。当然这些仅为实例而非意图为限制性。例如，在下面说明中，形成第一特征在第二特征上方或上可包括其中第一特征及第二特征是经形成为直接接触的实施例，以及也可包括其中额外特征可形成在第一特征与第二特征之间而使得第一特征及第二特征不可直接接触的实施例。此外，本发明可重复附图编号及/或字母于各种实例中。此重复是为了简单与清楚的目的且其本身并不决定所讨论的各种实施例及/或构形之间的关系。
再者，空间相关术语，例如“在...之下”、“下面”、“下”、“上面”、“上”和类似术语，可为了使说明书便于描述如附图绘示的一个元件或特征与另一个(或多个)元件或特征的相对关系而使用于本文中。除了附图中所画的方位外，这些空间相对术语也意图用来涵盖装置在使用中或操作时的不同方位。该设备可以其他方式定向(旋转90度或于其它方位)，据此在本文中所使用的这些空间相关说明符可以类似方式加以解释。
在本实施例中，形成电容元件的方法可包括以下步骤。首先，在基板中形成凹槽。在一实施例中，可在基板中形成二维阵列的凹槽。接着，在凹槽中形成调制结构，以改变凹槽的几何边界，进而改变凹槽中部分区域的深宽比。然后，在凹槽中形成交替堆叠的多个导电层以及多个介电层，以覆盖基板且多个导电层中的最上导电层完全地填充凹槽。在本实施例中，上述的多个导电层以及多个介电层是垂直地(即沿Z方向)堆叠并共形地形成在凹槽中。然后，进行平坦化制作工艺以移除部分的导电层以及介电层直至预定的位置。在一实施例中，平坦化制作工艺例如是化学机械研磨制作工艺或回蚀刻(Etching Back)。在本实施例中，可进一步在填满凹槽的最上导电层上形成接触窗。
图1为本发明一实施例的电容元件的剖视图。电容元件10包括基板100、深宽比调制结构102、多个导电层104a～104d以及多个介电层106a～106c。在本实施例中，基板100例如是硅基板。在一实施例中，基板100掺杂有P型掺杂物(例如硼)。在此实施例中，基板100为P型基板。在另一实施例中，基板100掺杂有N型掺杂物(例如磷或砷)。在此实施例中，基板100为N型基板。在一实施例中，基板100为绝缘层上(semiconductor on insulator，SOI)半导体基板。
深宽比调制结构102位于基板100的凹槽101中。在本实施例中，深宽比调制结构102定义为三维空间的几何物件。当深宽比调制结构102被设置于凹槽101中，深宽比调制结构102所占据的空间便不能再为电容所用(即多层电容并无法在深宽比调制结构102所占据的空间中形成)。在本实施例中，深宽比调制结构102的材料可与基板100的材料相同，其有助于制作工艺的相容性，但本发明不限于此。在另一实施例中，深宽比调制结构102的材料也可与基板100的材料不同。
在本实施例中，深宽比调制结构102在X方向上将凹槽101定义为第一区域101a以及调制区域101b，其中调制区域101b的深宽比与第一区域101a的深宽比不同。在本实施例中，由于深宽比调制结构102设置于凹槽101中，因此改变了凹槽101的几何边界，进而改变凹槽101中部分区域(即调制区域101b)的深宽比。如图1所示，调制区域101b的凹槽的深度(即在Z方向上的高度)小于第一区域101a的凹槽的深度，因此调制区域101b的深宽比会与第一区域101a的深宽比不同。
在本实施例中，深宽比调制结构102的数量为1个，且深宽比调制结构102设置在凹槽101的底面与侧面的交界处(如图1所示)，但本发明不限于此。
多个导电层104a～104d以及多个介电层106a～106c交替地堆叠在凹槽101中。在本实施例中，导电层104a～104d的材料例如是多晶硅。在本实施例中，导电层104a～104d为正负交错的电性。介电层106a～106c的绝缘性材料例如是氧化物层、氮化物层或氧化物/氮化物/氧化物(oxide/nitride/oxide，ONO)的复合层。
导电层104a～104d中的最上导电层(即导电层104d)填满凹槽101的空间。在本实施例中，如图1所示，导电层与介电层的数量分别为4层与3层，但本发明不限于此，图1中导电层与介电层的数量仅为示例用，可依需求改变导电层与介电层的数量，只要多个导电层中的最上导电层填满凹槽101的空间即可。在本实施例中，如图1所示，导电层先设置于凹槽中，但本发明不限于此。但另一实施例中，介电层可先设置于凹槽101中，只要多个导电层中的最上导电层填满凹槽101的空间即可。
在本实施例中，由于填满凹槽101的最上导电层(即导电层104d)的顶表面相对于其他层的顶表面具有较大的面积，因此适合作为电极的连接位置(即用于形成接触窗的位置)。
在本实施例中，层间介电层可配置于导电层与介电层上且第一接触窗可形成在导电层104d的顶表面上(未绘示)。在一实施例中，第一接触窗可形成在导电层104d的顶表面上、第二接触窗可形成在导电层104c的顶表面上、第三接触窗可形成在导电层104b的顶表面上及/或第四接触窗可形成在导电层104a的顶表面上(未绘示)。在一实施例中，第一接触窗与第三接触窗可与第一电极电连接，第二接触窗与第四接触窗可与第二电极电连接。
图2为本发明一实施例的电容元件的上视图。在本实施例中，将沿用前述实施例的部分内容，并且省略了相同技术内容的说明。
请参照图2，深宽比调制结构202位于基板200的凹槽201中。在本实施例中，2个独立的深宽比调制结构202在X方向上将凹槽201定义为第一区域201a以及调制区域201b，其中调制区域201b的深宽比与第一区域201a的深宽比不同。在本实施例中，由于深宽比调制结构202设置于凹槽201中，因此改变了凹槽201的几何边界，进而改变凹槽201中部分区域(即调制区域201b)的深宽比。如图2所示，调制区域201b的凹槽的宽度(即在Y方向上的宽度)小于第一区域201a的凹槽的宽度，因此调制区域201b的深宽比会与第一区域201a的深宽比不同。
多个导电层204a～204d以及多个介电层206a～206c交替地堆叠在凹槽201中。在本实施例中，导电层204a～204d中的至少一导电层自第一区域201a延伸至调制区域201b。如图2所示，导电层204a以及导电层204b自第一区域201a延伸至调制区域201b。导电层204c以及导电层204d仅设置在第一区域201a中。
在本实施例中，自第一区域201a延伸至调制区域201b的导电层(即导电层204a以及导电层204b)中的最上导电层(即导电层204b)填满调制区域201b的凹槽的空间。
在本实施中，由于深宽比调制结构202形成了具有不同深宽比的第一区域201a以及调制区域201b，因此在沉积多个导电层以及多个介电层的过程中，调制区域201b的凹槽会先被填满(举例来说，调制区域201b的凹槽先被导电层204b填满)。而在进行后续的机械研磨制作工艺后，调制区域201b中的导电层204b之后所沉积的层都会被完全移除。具体来说，调制区域201b的导电层204c、导电层204d、介电层206b以及介电层206c都会被完全移除。也就是说，在第一区域201a中，所有设计的导电层以及介电层可完整的形成。而在调制区域201b中，在填满调制区域201b的凹槽的导电层204b之后的层都无法形成。因此调制区域201b阻断了导电层204b之后的所有层的连接。
在本实施例中，如图2所示，导电层204b的自第一区域201a往调制区域201b凸出的区域(即凸接的区域)具有较大的面积，因此适合作为电极的连接位置(即用于形成接触窗的位置)。
在本实施例中，层间介电层可配置于导电层与介电层上且第一接触窗可形成在导电层204b的顶表面上(未绘示)。更具体来说，第一接触窗可形成在导电层204b的自第一区域201a往调制区域201b凸出的区域上。
在一实施例中，第一接触窗可形成在导电层204b的顶表面上、第二接触窗可形成在导电层204a的顶表面上、第三接触窗可形成在导电层204c的顶表面上及/或第四接触窗可形成在导电层204d的顶表面上(未绘示)。在一实施例中，第一接触窗与第三接触窗可与第一电极电连接，第二接触窗与第四接触窗可与第二电极电连接。
图3为本发明另一实施例的电容元件的上视图。在本实施例中，将沿用前述实施例的部分内容，并且省略了相同技术内容的说明。
请参照图3，深宽比调制结构302位于基板300的凹槽301中。在本实施例中，2个独立的深宽比调制结构302在X方向上将凹槽301定义为第一区域301a、调制区域301b以及第二区域301c，其中所述调制区域301b位于第一区域以及所述第二区域之间，且调制区域301b的深宽比与第一区域301a的深宽比及第二区域301c的深宽比不同。在本实施例中，由于深宽比调制结构302设置于凹槽301中，因此改变了凹槽301的几何边界，进而改变凹槽301中部分区域(即调制区域301b)的深宽比。如图3所示，调制区域301b的凹槽的宽度(即在Y方向上的宽度)小于第一区域301a与第二区域301c的凹槽的宽度，因此调制区域301b的深宽比会与第一区域301a的深宽比及第二区域301c的深宽比不同。
多个导电层304a～304d以及多个介电层306a～306c交替地堆叠在凹槽301中。在本实施例中，导电层304a～304d中的至少一导电层自第一区域301a延伸至调制区域301b及第二区域301c。如图1所示，导电层304a以及导电层304b自第一区域301a延伸至调制区域301b及第二区域301c。更具体来说，第一区域301a、调制区域301b及第二区域301c中的导电层304a及导电层304b连续地连接。也就是说，第一区域301a与第二区域301c通过调制区域301b的导电层304a及导电层304b而桥接(bridge connection)。在本实施例中，导电层304c以及导电层304d仅设置在第一区域301a及第二区域301c中。
在本实施例中，自第一区域301a延伸至调制区域301b及第二区域301c的导电层(即导电层304a以及导电层304b)中的最上导电层(即导电层304b)填满调制区域301b的凹槽的空间。
在本实施中，由于深宽比调制结构302形成了具有与第一区域301a以及第二区域301c不同深宽比的调制区域301b，因此在沉积多个导电层以及多个介电层的过程中，调制区域301b的凹槽会先被填满(举例来说，调制区域301b的凹槽先被导电层304b填满)。而在进行后续的机械研磨制作工艺后，调制区域301b中的导电层304b之后所沉积的层都会被完全移除。具体来说，调制区域301b的导电层304c、导电层304d、介电层306b以及介电层306c都会被完全移除。也就是说，在第一区域301a及第二区域301c中，所有设计的导电层以及介电层可完整的形成。而在调制区域301b中，在填满调制区域301b的凹槽的导电层304b之后的层都无法形成。因此调制区域301b阻断了导电层304b之后的所有层的连接。
在本实施例中，导电层304b的自第一区域301a往调制区域301b凸出的区域(或导电层304b的自第二区域301c往调制区域301b凸出的区域)具有较大的面积(图3所示)，因此适合作为电极的连接位置(即用于形成接触窗的位置)。
在本实施例中，层间介电层可配置于导电层与介电层上且第一接触窗可形成在导电层304b的顶表面上(未绘示)。更具体来说，第一接触窗可形成在导电层304b的自第一区域301a往调制区域301b凸出的区域(或导电层304b的自第二区域301c往调制区域301b凸出的区域)上。
在一实施例中，第一接触窗可形成在导电层304b的顶表面上、第二接触窗可形成在导电层304a的顶表面上、第三接触窗可形成在导电层304c的顶表面上及/或第四接触窗可形成在导电层304d的顶表面上(未绘示)。在一实施例中，第一接触窗与第三接触窗可与第一电极电连接，第二接触窗与第四接触窗可与第二电极电连接。
图4为本发明又一实施例的电容元件的上视图。在本实施例中，将沿用前述实施例的部分内容，并且省略了相同技术内容的说明。
请参照图4，第一深宽比调制结构402a位于基板400的凹槽401中。在本实施例中，2个独立的第一深宽比调制结构402a在Y方向上将凹槽401定义为第一区域401a以及第一调制区域401b，其中第一调制区域401b的深宽比与第一区域401a的深宽比不同。在本实施例中，由于第一深宽比调制结构402a设置于凹槽401中，因此改变了凹槽401的几何边界，进而改变凹槽401中部分区域(即第一调制区域401b)的深宽比。如图4所示，第一调制区域401b的凹槽的宽度(即在X方向上的宽度)小于第一区域401a的凹槽的宽度，因此第一调制区域401b的深宽比会与第一区域401a的深宽比不同。
在本实施例中，电容元件40可还包括第二深宽比调制结构402b，其中第二深宽比调制结构402b位于所述第一区域401a中。在本实施例中，2个独立的第二深宽比调制结构402b在X方向上将第一区域401a定义为第三区域401c、第二调制区域401d以及第四区域401e，其中第二调制区域401d位于第三区域401c以及第四区域401e之间，且第二调制区域401d的深宽比与第三区域401c的深宽比及第四区域401e的深宽比不同。在本实施例中，由于第二深宽比调制结构402b设置于第一区域401a中，因此改变了凹槽401的几何边界，进而改变第一区域401a中部分区域(即第二调制区域401d)的深宽比。如图4所示，第二调制区域401d的凹槽的宽度(即在Y方向上的宽度)小于第三区域401c与第四区域401e的凹槽的宽度，因此第二调制区域401d的深宽比会与第三区域401c的深宽比及第四区域401e的深宽比不同。
多个导电层404a～404d以及多个介电层406a～406c交替地堆叠在凹槽401中。在本实施例中，导电层404a～404d中的至少一导电层自第一区域401a延伸至第一调制区域401b。更具体来说，导电层404a～404d中的至少一导电层自第三区域401c延伸至第二调制区域401d、第四区域401e以及第一调制区域401b。
如图4所示，导电层404a、导电层404b以及导电层404c自第三区域401c延伸至第二调制区域401d、第四区域401e以及第一调制区域401b。导电层404a、导电层404b以及导电层404c自第一区域401a延伸至第一调制区域401b。在本实施例中，第三区域401c、第二调制区域401d、第四区域401e以及第一调制区域401b中的导电层404a、导电层404b以及导电层404c连续地连接。在本实施例中，第三区域401c与第四区域401e通过第二调制区域401d的导电层404a、导电层404b以及导电层404c而桥接(bridge connection)。在本实施例中，导电层404d仅设置在第三区域401c及第四区域401e中。
在本实施例中，自第一区域401a延伸至第一调制区域401b的导电层中的最上导电层(即导电层404c)填满第一调制区域401b的凹槽的空间。自第三区域401c延伸至第二调制区域401d及第四区域401e的导电层中的最上导电层(即导电层404c)填满第二调制区域401d的凹槽的空间。
在本实施例中，导电层404c的自第一区域401a往第一调制区域401b凸出的区域具有较大的面积(图4所示)，因此适合作为电极的连接位置(即用于形成接触窗的位置)。而导电层404c的自第三区域401c往第二调制区域401d凸出的区域(或导电层404c的自第四区域401e往第二调制区域401d凸出的区域)具有较大的面积，因此也适合作为电极的连接位置。在本实施例中，凸接区域以及桥接区域都为导电层404c，但本发明不限于此。在另一实施例中，凸接区域以及桥接区域可为不同的导电层。
为了使所制备的电容元件的导电层较容易连接电极，本发明提出了可达到上述目的的多层电容元件的设计方法。以下，特举实施例作为本发明确实能够据以实施的说明。
本发明提供一种多层电容元件的设计方法。图5是用以说明本发明第一实施例的多层电容元件的设计方法的流程图。
下文将参照图5来说明书本实施例的多层电容元件的设计方法。
首先，执行步骤S100：决定多层电容元件所需的预定电容值。在一实施例中，多层电容元件所需的预定电容值可依据一或多个给定的设计规格来决定。在另一实施例中，多层电容元件所需的预定电容值可依据电路设计者的需求来决定。
接着，执行步骤S110：定义所述多层电容元件中的凹槽的起始的几何边界(geometry boundary)。在本实施例中，凹槽的起始的几何边界意指在凹槽在三维空间中的平面边界，即X-Y平面、X-Z平面以及Y-Z平面。在本实施例中，X方向可为平行于凹槽的底表面的长度方向(或宽度方向)；Y方向可为平行于凹槽的底表面的宽度方向(或长度方向)，且Y方向与X方向垂直；Z方向可为垂直于凹槽的底表面的深度方向，且Z方向与X方向及Y方向垂直。在此要说明的是，在本实施例中，平坦化制作工艺的终止位置(例如是化学机械研磨制作工艺终止处)可决定深度(即Z方向)的边界。
然后，执行步骤S120：将所述凹槽的空间分割为多个格子点。在本实施例中，格子点由沿X方向上多个等间距假想线、沿Y方向上多个等间距假想线与沿Z方向上多个等间距假想线所交错形成。
之后，执行步骤S130：计算每一个格子点的最大允许沉积层数。在本实施例中，最大允许沉积层数意指在该处最多可沉积的膜的层数。在本实施例中，每一个格子点在X-Z平面、Y-Z平面以及Z方向上各自具有一个允许沉积层数。在本实施例中，Z方向上的允许沉积层数是通过预定平坦化制作工艺的终止位置所得。在本实施例中，X-Z平面的允许沉积层数、Y-Z平面的允许沉积层数与Z方向上的允许沉积层数中的最小值作为格子点的最大允许沉积层数。举例来说，若格子点G在X-Z平面上的允许沉积层数为3，在Y-Z平面上的允许沉积层数为4，在Z方向上允许沉积层数为4，则格子点G的最大允许沉积层数则为3。这是因为在X-Z平面的状况下，沉积至第三层时已填满凹槽。
在本实施例中，可通过深宽比(AR)、沉积制作工艺的深宽比极限(Rlim)、沉积膜厚来计算允许沉积层数。而上述的参数即可称为电容元件的设计空间(design space)。以下将以多层膜沉积模型来解释如何计算出允许沉积层数。
图6为凹槽在X-Z平面下的剖视图。请参照图6，凹槽501在X方向上的宽度为A，在Z方向上的深度为H，而凹槽501的初始深宽比R为H/A。在沉积第一层510后，第一层510在凹槽501顶部的膜厚定义为dHt、第一层510在凹槽501底部的膜厚定义为dHb、以及第一层510在凹槽510侧壁的膜厚定义为dAs。在沉积第一层510后，凹槽501在X方向上的宽度为A－2dAs，且凹槽501可得到新的深宽比R’，深宽比R’由以下数学式1表示。
[数学式1]
在本实施例中，假设所沉积的每一层的膜厚都相同，在沉积至第n层时，深宽比R(n)由以下数学式2。
[数学式2]
在数学式2中，dH为dHt－dHb。
此外，在沉积过程中，需满足以下数学式3以及数学式4，才可确保可进行下一层的沉积。
[数学式3]
A-n·2dAs≥0
[数学式4]
R(n)≤Rlim
数学式3意指凹槽的开口(即在X方向上的宽度为A)需大于2n倍的侧壁的膜厚dAs。数学式4意指第n层的深宽比需小于沉积制作工艺的填缝能力的极限时的深宽比(Rlim)
由数学式3经换算可进一步推得以下数学式5。
[数学式5]
将数学式2代入数学式4中，可进一步推得以下数学式6。
[数学式6]
当dH＝(dHt－dHb)＝0时(即在凹槽顶部的膜厚dHt与在凹槽底部的膜厚dHb相同时)，可进一步将数学式6推得以下数学式7。
[数学式7]
在本实施例中，当沉积的每一层的膜厚相同时，允许沉积层数n可由数学式5以及化学式6计算出。也就是说，可通过深宽比(AR)、沉积制作工艺的深宽比极限(Rlim)、沉积膜厚来计算允许沉积层数n。
在另一实施例中，假设所沉积的每一层的膜厚不相同，在沉积至第n层时，深宽比R(n)由以下数学式8。
[数学式8]
在数学式8中，i代表每一层的顺次。举例来说，i为1时则代表第1层。
同样地，在本实施例中，在沉积过程中，需满足以下数学式9以及数学式10，才可确保可进行下一层的沉积。
[数学式9]
[数学式10]
R(n)≤Rlim
接着，执行步骤S140：依据预定电容值决定电极的连接位置。在本实施例中，由于在步骤S130中已可推知凹槽中每个格子点的最大允许沉积层数，因此可依据预定电容值来决定平坦化制作工艺的终止位置，进而决定电极的连接位置(即形成接触窗的位置)。
为了确保电极的连接位置是适当的，在执行步骤S140后，可进一步执行步骤S150：检测电极的连接位置是否满足一预设条件。在本实施例中，预设条件例如是电容元件的电容值满足所需的预定电容值，且电极的连接位置的面积大于一预定面积。
若电容元件的电容值满足所需的预定电容值、且电极的连接位置的面积大于一预定面积(预定面积由制作工艺需求所决定)时，表示预设条件被满足，而电极的连接位置则保留。至此，即完成电容元件的设计。由于本发明的电容元件的电极的连接位置的面积大于预定面积，因此有助于形成接触窗并使电极较容易引出，且可避免产生短路的问题。
若电极的连接位置未满足预设条件时，则重新改变多层电容元件中的凹槽的几何边界(步骤S160)，并重复步骤S120、步骤S130以及步骤S140。具体来说，若电极的连接位置未满足预设条件时，重新改变电容元件中的凹槽的几何边界，以使得凹槽中的部分区域的深宽比改变(步骤S160)。接着，重新将具有新的几何边界的凹槽分割成格子点(步骤S120)。然后，重新计算具有新的几何边界的凹槽中每一个格子点的最大允许沉积层数(步骤S130)。由于具有新的几何边界的凹槽中的部分区域的深宽比改变，因此位于其内的格子点的最大允许沉积层数也会改变。之后，依据预定电容值重新决定电极的连接位置(步骤S140)。接着，并再次检测电极的连接位置是否满足预设条件(步骤S150)。可重复步骤S120～步骤S160直至电极的连接位置满足预设条件，则完成电容元件的设计。
在本实施例中，改变多层电容元件中的凹槽的几何边界(步骤S160)的方法例如是使用调制结构改变凹槽的几何边界，由此改变凹槽中的部分区域的深宽比。在本实施例中，当调制结构被设计入凹槽的部分区域中，调制结构所占据的空间即不能再为形成电容所用。也就是说，导电层与介电层的多层膜结构并不能形成在调制结构所占据的空间中。因此，当调制结构被设计入凹槽中，凹槽的部分几何边界便改变成调制结构的几何边界，因此改变了凹槽中的部分区域的深宽比。
以下列举实施例以说明本发明的多层电容元件及其设计方法，但这些实施例非用以限制本发明保护范围。所绘附图为示意图仅为说明方便而绘制，并非代表限制其实际的方法、条件或装置等。
[实施例1]
图7A及图7B为本发明的实施例的模拟的多层电容元件的上视图。请参照图7A，多层电容元件70的基板700的凹槽701在二维延伸方向上被分割成多个格子点G，每一个格子点中的数字0～4即是代表所沉积的层的顺次。详细来说，详细来说，在凹槽中依序交替沉积导体层与介电层(共5层，导体层先沉积)，格子点的数字0～4分别代表依序沉积的第一导电层710、第一介电层720、第二导电层730、第二介电层740以及第三导电层750。如图7A所示，数字4的格子点所构成的区域B(即形成接触窗的位置)为可能的电极的连接位置(即第三导电层750的位置)，区域B包括4个格子点。
若预增加区域B的面积，则可将图7A中右侧的深宽比调制结构715向左移动2格。具体来说，如图7B所示，当深宽比调制结构715向左移动2格后，区域B’的面积增加为8个格子点，而图7A的区域C则消失。这是因为右侧的深宽比调制结构715的位置改变，造成了深宽比调制结构挤压或拉长多层膜沉积在某一方向的边界及改变某些区域的深宽比，进而使较后顺序沉积的膜无法在部分区域沉积(如区域C)，或者使部分区域的空间被拉长，进而可使较后顺序沉积的膜可以沉积(如区域B’)。
如图7B所示，由于第三导电层750的面积(区域B’)变大，因此以区域B’作为电极的连接位置，则有助于形成接触窗并使电极较容易引出，且可避免产生短路的问题。
[实施例2]
图8A至图8H为本发明的实施例的模拟的多层电容元件的剖视图。请参照图8A，多层电容元件80的基板800的凹槽801在二维延伸方向上被分割成多个格子点G，每一个格子点中的数字0～8即是代表所沉积的层的顺次。详细来说，在凹槽中依序交替沉积导体层与介电层(共9层，导体层先沉积)，格子点的数字0～8分别代表依序沉积的第一导电层810、第一介电层820、第二导电层830、第二介电层840、第三导电层850、第三介电层860、第四导电层870、第四介电层880以及第五导电层890。每一个格子点的二维坐标信息包含在基板上(或凹槽中)所对应沉积的膜层。可依据所需的预定电容值来决定平坦化制作工艺的终止位置。在本实施例中，终止线812的位置即代表平坦化制作工艺的终止位置。
请参照图8B，可在凹槽801中设置第一深宽比调制结构815。在本实施例中，由于深宽比调制结构815的置入，因此改变凹槽801的几何边界以及部分区域的深宽比，进而改变所沉积膜层的图案。在本实施例中，可使用与基板800相同的材料作为深宽比调制结构815的材料。
请参照图8C，增加深宽比调制结构815的大小，以使得所沉积的膜层的图案变化加大。
请参照图8D以及图8E，可进一步在凹槽801中设置第二深宽比调制结构815A，并可改变第二深宽比调制结构815A的大小进一步改变凹槽的几何边界以及部分区域的深宽比，进而改变所沉积膜层的图案。在本实施例中，可使用与基板800相同的材料作为深宽比调制结构815A的材料。
在此要说明的是，每一个凹槽的几何边界的改变(通过改变深宽比调制结构的数目或改变深宽比调制结构的大小)都可得到一个可能的电极的连接位置。若判定电极的连接位置符合预设条件时，则保留所述电极的连接位置。若所述电极的连接位置未满足预设条件时，则重新改变多层电容元件中的凹槽的几何边界(即改变深宽比调制结构的数目或改变深宽比调制结构的大小)。以图8A至图8D的结构为例，依据平坦化制作工艺终止处所产生的平面截面，所有可能的电极的连接位置都无法满足预设条件(即未符合所需的预定电容值以及预定连接面积)。
请参照图8E至8H，可改变第二深宽比调制结构815A的位置，以改变凹槽的几何边界以及部分区域的深宽比，进而改变所沉积膜层的图案。如图8H所示，依据平坦化制作工艺终止处所产生的平面截面，由数字6的格子点所构成的区域D符合所需的预定电容值且具有较大的连接面积，因此可作为适合的电极的连接位置。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (17)

1.一种多层电容元件，其特征在于，包括：
基板，具有凹槽；
第一深宽比调制结构，位于所述凹槽中，以将所述凹槽定义为第一区域以及第一调制区域，其中所述第一调制区域的深宽比与所述第一区域的深宽比不同；以及
多个导电层及多个介电层，交替地堆叠于所述凹槽中，
其中，在俯视图中，所述多个导电层中的至少一个仅设置于所述第一区域，且未设置于所述第一调制区域，
其中所述多个导电层中的至少一导电层自所述第一区域延伸至所述第一调制区域，
所述多层电容元件还包括第二深宽比调制结构，位于所述第一区域中，以将所述第一区域定义为第三区域、第二调制区域以及第四区域，其中所述第二调制区域的深宽比与所述第三区域的深宽比及所述第四区域的深宽比不同。
2.如权利要求1所述的多层电容元件，其中所述多个导电层中的最上导电层填满所述凹槽的空间。
3.如权利要求2所述的多层电容元件，其中自所述第一区域延伸至所述第一调制区域的所述至少一导电层中的最上导电层填满所述调制区域的所述凹槽的空间。
4.如权利要求1所述的多层电容元件，其中所述第一深宽比调制结构将所述凹槽定义为所述第一区域、所述第一调制区域以及第二区域，其中所述第一调制区域位于所述第一区域以及所述第二区域之间，且所述第一调制区域的深宽比与所述第一区域的深宽比以及所述第二区域的深宽比不同。
5.如权利要求4所述的多层电容元件，其中所述多个导电层中的至少一导电层自所述第一区域延伸至所述第一调制区域及所述第二区域。
6.如权利要求5所述的多层电容元件，其中自所述第一区域延伸至所述调制区域及所述第二区域的所述至少一导电层中的最上导电层填满所述第一调制区域的所述凹槽的空间。
7.如权利要求1所述的多层电容元件，其中所述多个导电层中的至少一导电层自所述第三区域延伸至所述第二调制区域以及所述第四区域。
8.如权利要求7所述的多层电容元件，其中自所述第三区域延伸至所述第二调制区域以及所述第四区域的所述至少一导电层中的最上导电层填满所述第二调制区域的所述凹槽的空间。
9.如权利要求1所述的多层电容元件，其中所述第一深宽比调制结构的材料与所述基板的材料相同。
10.如权利要求1所述的多层电容元件，其中所述第二深宽比调制结构的材料与所述基板的材料相同。
11.如权利要求1所述的多层电容元件，其中所述多个导电层及所述多个介电层中的最下层为所述导电层。
12.如权利要求1所述的多层电容元件，其中所述多个导电层及所述多个介电层中的最下层为所述介电层。
13.一种如权利要求1所述多层电容元件的设计方法，包括：
步骤a)，决定多层电容元件所需的预定电容值；
步骤b)，定义所述多层电容元件中的凹槽的起始的几何边界；
步骤c)，将所述凹槽的空间分割为多个格子点；
步骤d)，计算每一个格子点的最大允许沉积层数；以及
步骤e )，依据所述预定电容值决定电极的连接位置。
14.如权利要求13所述的多层电容元件的设计方法，其中计算每一个格子点的所述最大允许沉积层数包括：
计算每一个格子点在X-Z平面上的第一允许沉积层数，其中X方向平行于所述凹槽的底表面，Z方向垂直于所述凹槽的所述底表面；
计算每一个格子点在Y-Z平面上的第二允许沉积层数，其中Y方向平行于所述凹槽的所述底表面且垂直于所述X方向以及所述Z方向；以及
计算每一个格子点在Z方向上因预定平坦化制作工艺的终止位置所得的第三允许沉积层数；
决定每一个格子点的所述第一允许沉积层数、所述第二允许沉积层数及所述第三允许沉积层数中的最小值作为每一个格子点的所述最大允许沉积层数。
15.如权利要求13所述的多层电容元件的设计方法，还包括步骤f )：检测所述电极的所述连接位置是否满足一预设条件，其中当所述电极的所述连接位置满足所述预设条件时，则保留所述电极的所述连接位置，以及当所述电极的所述连接位置未满足所述预设条件时，重新改变所述多层电容元件中的所述凹槽的几何边界，并重复所述步骤c)、所述步骤d)以及所述步骤e )。
16.如权利要求15所述的多层电容元件的设计方法，其中所述预设条件包括所述电容元件的电容值满足所述预定电容值，且所述电极的所述连接位置的面积大于一预定面积。
17.如权利要求15所述的多层电容元件的设计方法，其中改变所述多层电容元件中的所述凹槽的所述几何边界包括使用调制结构改变所述凹槽的所述几何边界，由此改变所述凹槽中的部分区域的深宽比。
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Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5879985A (en) 1997-03-26 1999-03-09 International Business Machines Corporation Crown capacitor using a tapered etch of a damascene lower electrode
TW410402B (en) 1998-02-06 2000-11-01 Sony Corp Dielectric capacitor and method of manufacturing same, and dielectric memeory using same
US6259149B1 (en) * 1998-07-07 2001-07-10 Agere Systems Guardian Corp. Fully isolated thin-film trench capacitor
US6436787B1 (en) 2001-07-26 2002-08-20 Taiwan Semiconductor Manufacturing Company Method of forming crown-type MIM capacitor integrated with the CU damascene process
US6992344B2 (en) * 2002-12-13 2006-01-31 International Business Machines Corporation Damascene integration scheme for developing metal-insulator-metal capacitors
TWI467610B (zh) * 2009-07-23 2015-01-01 Ind Tech Res Inst 電容結構
US8513723B2 (en) * 2010-01-19 2013-08-20 International Business Machines Corporation Method and structure for forming high performance MOS capacitor along with fully depleted semiconductor on insulator devices on the same chip
US9196672B2 (en) * 2012-01-06 2015-11-24 Maxim Integrated Products, Inc. Semiconductor device having capacitor integrated therein
CN103412667B (zh) * 2013-04-12 2015-04-08 深圳欧菲光科技股份有限公司 触控面板及触控显示装置
US9105759B2 (en) * 2013-11-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitive device and method of making the same
US9412806B2 (en) * 2014-06-13 2016-08-09 Invensas Corporation Making multilayer 3D capacitors using arrays of upstanding rods or ridges
US10008558B1 (en) * 2017-01-05 2018-06-26 International Business Machines Corporation Advanced metal insulator metal capacitor
US10276651B2 (en) * 2017-09-01 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Low warpage high density trench capacitor
US10446325B2 (en) * 2017-09-29 2019-10-15 Advanced Semiconductor Engineering, Inc. Capacitor structures
JP7036210B2 (ja) * 2018-06-15 2022-03-15 株式会社村田製作所 キャパシタおよびその製造方法
JP7178187B2 (ja) * 2018-06-27 2022-11-25 太陽誘電株式会社 トレンチキャパシタ
US10693019B2 (en) * 2018-08-27 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Film scheme for a high density trench capacitor
US11329125B2 (en) * 2018-09-21 2022-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including trench capacitor
US11088239B2 (en) * 2018-11-30 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Cap structure for trench capacitors

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