CN113628981A - 半导体封装方法及其结构 - Google Patents

半导体封装方法及其结构 Download PDF

Info

Publication number
CN113628981A
CN113628981A CN202010533915.4A CN202010533915A CN113628981A CN 113628981 A CN113628981 A CN 113628981A CN 202010533915 A CN202010533915 A CN 202010533915A CN 113628981 A CN113628981 A CN 113628981A
Authority
CN
China
Prior art keywords
carrier
wafer
carrier plate
packaging method
semiconductor packaging
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010533915.4A
Other languages
English (en)
Inventor
江宗翰
林俊德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Powertech Technology Inc
Original Assignee
Powertech Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Powertech Technology Inc filed Critical Powertech Technology Inc
Publication of CN113628981A publication Critical patent/CN113628981A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Dispersion Chemistry (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Packaging Frangible Articles (AREA)

Abstract

一种半导体封装方法及其结构，首先将一具有线路结构的承载晶圆设置在一第一载板上，接着将一第二载板接合于该第一载板相对于该承载晶圆的另一面，之后在该承载晶圆上设置一芯片单元，随后形成一封胶层于该芯片单元上。借由该第二载板作为支撑，当该第一载板连同该承载晶圆与该封胶层在封装制程中因冷却后体积收缩的程度差异过大时，该第二载板能产生一缓冲应力以避免该承载晶圆产生过大的翘曲，此外，本发明还提供一种由前述半导体封装方法制得的半导体封装结构。

Description

半导体封装方法及其结构
技术领域
本发明涉及一种半导体封装方法及其结构，特别是涉及一种能避免封装结构在封装过程中产生过大的翘曲(warpage)的半导体封装方法及其结构。
背景技术
现有的半导体封装制程中，在中段制程(middle end of line，MEOL)要将一具有线路结构的承载晶圆设置在一玻璃基板上时，需考虑该承载晶圆具有低热膨胀系数(coefficient of thermal expansion，CTE)的特性，而选用同样具有低热膨胀系数的玻璃基板，用以降低该承载晶圆在中段制程的热制程过程中因受热而产生的翘曲现象。
在完成前述中段制程，进入后段制程(back end of line，BEOL)时，会在该承载晶圆上堆叠芯片并于高温制程条件下，使用高分子封装材料进行封装及固化成型，然而，高分子材料于固化并冷却至室温时本身会有体积收缩，且在热制程结束自高温冷却至室温后，该承载晶圆、堆叠的该芯片，及高分子封装材料间收缩的程度不同，因此会在基材接口间残留应力，此时，若仍使用该低热膨胀系数的玻璃基板则容易产生过大的翘曲现象，因此，在中段制程结束，进入后段制程前，需要进行高热膨胀系数玻璃基板置换，以避免翘曲过大的问题。
在进行高热膨胀系数玻璃基板置换时，一般是先在该承载晶圆反向于具有该低热膨胀系数的玻璃基板的一面设置一暂时支撑基板，接着，移除该低热膨胀系数的玻璃基板，再于该承载晶圆上设置一具有高热膨胀系数的玻璃基板，最后移除该暂时支撑基板，使该承载晶圆设置在该高热膨胀系数的玻璃基板后，再进入后段制程。
然而，在执行玻璃基板置换的过程，不仅制程过于繁复，且会增加该承载晶圆破裂的风险，或玻璃基板局部未紧密黏着在该承载晶圆上，导致无法进行后续制程，从而增加制程时间及提高制程成本。
发明内容
本发明的目的在于提供一种制程简单，而能减小承载晶圆在封装制程中产生过大翘曲的半导体封装方法。
本发明的半导体封装方法，包含以下几个步骤。首先，将具有线路结构的承载晶圆设置在第一载板上。接着，将第二载板设置在该第一载板反向该承载晶圆的一侧上。随后，在该承载晶圆反向该第一载板的一侧设置芯片单元。最后，于该芯片单元及该承载晶圆上形成封胶层。
优选地，本发明的半导体封装方法，其中，该第二载板的热膨胀系数不小于该第一载板的热膨胀系数。
优选地，本发明的半导体封装方法，其中，该第二载板是通过接合层黏接在该第一载板。
优选地，本发明的半导体封装方法，其中，该第一载板与该第二载板的接合表面分别具有彼此相配合的接合结构。
优选地，本发明的半导体封装方法，其中，该接合结构为分别形成于该第一载板与该第二载板的接合表面的沟槽及凸部。
优选地，本发明的半导体封装方法，还包含于形成该封胶层后，将该第一载板与该第二载板自该承载晶圆移除。
优选地，本发明的半导体封装方法，其中，该承载晶圆具有晶圆本体，该晶圆本体具有彼此反向的外接面及芯片承载面，该线路结构穿过该晶圆本体并分别自该外接面及芯片承载面裸露，该第一载板设置在该外接面上，该芯片单元设置在该芯片承载面上并与该线路结构电连接。
优选地，本发明的半导体封装方法，其中，该芯片单元具有多个分别叠置在该芯片承载面上的芯片。
本发明的另一目的，即在提供一种在封装过程中用于降低承载晶圆产生过大翘曲的半导体封装结构。
本发明的半导体封装结构，包含第一载板、设置于该第一载板上并具有线路结构的承载晶圆、设置于该第一载板反向该承载晶圆一侧的第二载板，及介于该第一载板与该第二载板间的接合层。该接合层用于连接该第一载板及该第二载板，且该第二载板的热膨胀系数不小于该第一载板的热膨胀系数。
优选地，本发明的半导体封装结构，其中，该接合层为黏胶，或是由分别自该第一载板及该第二载板相向的表面形成可彼此相互嵌合的接合结构
本发明的有益的效果在于：在该第一载板上直接设置该第二载板，通过该第二载板作为支撑，能在后续设置该芯片单元及形成该封胶层的制程中提供支撑应力，避免该承载晶圆产生过大的翘曲，并免除了现有的玻璃基板置换过程，从而减少制程时间与降低制程成本。
附图说明
图1是一侧视示意图，说明本发明半导体封装结构的一实施例的一第一载板及一第二载板的接合态样；
图2是一侧视示意图，说明本发明实施例的第一载板及第二载板的另一接合态样；
图3是一流程图，说明本发明半导体封装方法；
图4是一流程侧视图，辅助图3说明本发明半导体封装方法。
具体实施方式
下面结合附图及实施例对本发明进行详细说明。
参阅图1、2，本发明半导体封装结构的一实施例，适用在半导体封装制程中的中段制程(MEOL)进入后段制程(BEOL)使用。
所述实施例包含一具有线路结构22的承载晶圆2、一第一载板3、一第二载板4，及一用于接合该第一载板3与该第二载板4的接合层51。
该承载晶圆2包括一晶圆本体21，该晶圆本体21具有彼此反向的一外接面211及一芯片承载面212。该线路结构22穿过该晶圆本体21并分别自该外接面211及该芯片承载面212对外裸露。
该第一载板3设置于该承载晶圆2的外接面211上，该第二载板4设置于该第一载板3相对于该承载晶圆2的另一表面。该接合层51介于该第一载板3及该第二载板4间并用于连接该第一载板3及该第二载板4。
于一些实施例中，该第一载板3与该第二载板4可选自玻璃，且该第二载板4的热膨胀系数不小于该第一载板3的热膨胀系数。
以该承载晶圆2为硅晶圆(CTE：3ppm/℃)为例，该第一载板3选自热膨胀系数介于3.17至3.3ppm/℃的材料，该第二载板4选自热膨胀系数介于3.17至9.6ppm/℃的材料，较佳地，该第二载板4选自热膨胀系数介于3.3至9.6ppm/℃的玻璃，因此能使该承载晶圆2在制程中产生的翘曲降低至约0.5mm左右。
该接合层51用于接合该第一载板3及该第二载板4，可以为常见的胶黏剂，也可以为由在该第一载板3与该第二载板4的接合表面分别具有彼此相配合的接合结构52所构成(如图2所示)；举例而言，该接合结构52可以为彼此相对应的沟槽及凸部，通过所述沟槽及凸部的嵌合使该第二载板4设置于该第一载板3，也可以为多个彼此相配合的对位孔及对位凸柱，借由所述对位凸柱直接对位固定至对位孔中，使该第二载板4连接固定在该第一载板3上。
由于在半导体封装制程中，由中段制程进入后段制程时，会在该承载晶圆2的该芯片承载面212，进行芯片堆叠及封胶固化等需要承受热的制程，而当制程结束，自高温冷却至室温后会因为多个芯片71以及多层封胶层8而产生较大的体积收缩，因而导致该承载晶圆2与该第一载板3间因产生较大的应力及翘曲而容易有碎裂的问题产生。
因此本发明通过让具有较大热膨胀系数的该第二载板4直接接合于具有低热膨胀系数的该第一载板3，利用该第二载板4提供一支撑性的应力用以缓冲第该一载板3的变形程度，避免制程过程产生过大的翘曲。因此，即可不需进行玻璃基板置换，而得以让半导体封装结构可以减小于后段制程中载板的整体翘曲。
参阅图3及图4，兹将利用前述本发明半导体封装结构的实施例进行半导体封装方法的步骤说明如下。
首先，进行一第一载板设置步骤61，将一具有该线路结构22的该承载晶圆2设置在该第一载板3上，其中，该承载晶圆2包括一外接面211及一相对于该外接面211的芯片承载面212，该第一载板3是设置在该外接面211上，且该第一载板3选自热膨胀系数介于3.17至3.3ppm/℃的玻璃，使其与该承载晶圆2的热膨胀系数相近，用以减缓该承载晶圆2因受热而产生翘曲的程度。
接着，进行一第二载板设置步骤62，将该第二载板4通过该接合层51连接在该第一载板3相对于该承载晶圆2的另一面。较佳地，该第二载板4的热膨胀系数不小于该第一载板3的热膨胀系数。在本实施例中，该第二载板4的构成材料由玻璃材质组成，其热膨胀系数介于3.17至9.6ppm/℃，该第一载板3及该第二载板4可视制程需求而选用不同热膨胀系数的构成材料作为附加电路板，只要让该第二载板4的热膨胀系数不小于该第一载板3的热膨胀系数即可，而该接合层51的态样除了使用胶黏剂外，也可以是彼此相配合的该接合结构52(如图2所示)，使载板可随时叠加，因此，在制程中亦可借由随时叠加不同热膨胀系数的载板来因应制程中翘曲的变化，相关结构态样说明已如前所述，于此不加以赘述。
在该第二载板4设置于第一载板3后，进行一芯片单元设置步骤63，在该承载晶圆2的芯片承载面212上堆叠多个彼此与该线路结构22电连接的芯片71，而构成芯片单元7。
随后进行一封胶步骤64，将一已预热的高分子封胶材料覆盖在该芯片单元7上，接着固化成型，形成一覆盖于该承载晶圆2及该芯片单元7上的封胶层8。要说明的是，该封胶步骤64需由外界提供大量的热来进行，而高分子封胶材料于固化成型并冷却至室温时会有较大的体积收缩，使得该承载晶圆2及该芯片单元7因与该封胶层8收缩的程度差异过大而产生翘曲，而随着所述芯片71与该封胶层8的数量越来越多层，收缩的问题越来越严重，导致翘曲的问题也越来越严重。然而，传统利用更换高热膨胀系数基板的方式并无法动态调整载板的热膨胀系数，因此，本发明通过直接叠加热膨胀系数不小于该第一载板3的该第二载板4作为缓冲支撑，以减缓该第一载板3连同该承载晶圆2在冷却后变形的程度，进而避免产生过大的翘曲。
此处要说明的是，当该封胶层8覆盖面积大于该芯片单元7的面积时，该封胶层8超出该芯片单元7的覆盖范围可形成扇出区，从而让半导体封装结构成为扇出型(fan-out)晶圆封装结构。
最后进行一移除步骤65，将该第一载板3连同该第二载板4自该承载晶圆2移除，得到一晶圆封装结构。
综上所述，本发明半导体封装方法，在中段制程进入后段制程时，在该承载晶圆2的外接面211设置了该第一载板3及该第二载板4，该第一载板3及该第二载板4的连接方式具有多种态样，可通过该接合层51或是该接合结构52彼此连接，且该第二载板4的热膨胀系数不小于该第一载板3的热膨胀系数，因此，可通过该第二载板4减缓封装结构经由热制程冷却至室温后的变形程度，进而避免产生过大的翘曲，此外，相较于已知的封装方法需频繁地设置及移除附加电路板，本发明亦降低了在置换玻璃的过程中该承载晶圆2破裂的风险，故确实能达成本发明的目的。
惟以上所述者，仅为本发明的实施例而已，当不能以此限定本发明实施的范围，凡是依本发明权利要求书及说明书内容所作的简单的等效变化与修饰，皆仍属本发明涵盖的范围内。

Claims (10)

1.一种半导体封装方法，其特征在于：包含：
将具有线路结构的承载晶圆设置在第一载板上；
将第二载板设置在该第一载板反向该承载晶圆的一侧上；
在该承载晶圆反向该第一载板的一侧设置芯片单元；及
形成覆盖该承载晶圆及该芯片单元的封胶层。
2.根据权利要求1所述的半导体封装方法，其特征在于：该第二载板的热膨胀系数不小于该第一载板的热膨胀系数。
3.根据权利要求1所述的半导体封装方法，其特征在于：该第二载板是通过接合层黏接在该第一载板。
4.根据权利要求1所述的半导体封装方法，其特征在于：该第一载板与该第二载板的接合表面分别具有彼此相配合的接合结构。
5.根据权利要求4所述的半导体封装方法，其特征在于：该接合结构为分别形成于该第一载板与该第二载板的接合表面的沟槽及凸部。
6.根据权利要求1所述的半导体封装方法，其特征在于：所述半导体封装方法还包含于形成该封胶层后，将该第一载板与该第二载板自该承载晶圆移除。
7.根据权利要求1所述的半导体封装方法，其特征在于：该承载晶圆具有晶圆本体，该晶圆本体具有彼此反向的外接面及芯片承载面，该线路结构穿过该晶圆本体并分别自该外接面及芯片承载面裸露，该第一载板设置在该外接面上，该芯片单元设置在该芯片承载面上并与该线路结构电连接。
8.根据权利要求7所述的半导体封装方法，其特征在于：该芯片单元具有多个分别叠置在该芯片承载面上的芯片。
9.一种半导体封装结构，包含：第一载板、承载晶圆、第二载板、接合层，其特征在于：
该承载晶圆包括线路结构，并设置在该第一载板上；
该第二载板设置于该第一载板反向该承载晶圆的一侧，且该第二载板的热膨胀系数不小于该第一载板；
该接合层介于该第一载板及该第二载板间，使该第一载板及该第二载板彼此接合。
10.根据权利要求9所述的半导体封装结构，其特征在于：该接合层为黏胶，或是由分别自该第一载板及该第二载板相向的表面形成可彼此相互嵌合的接合结构。
CN202010533915.4A 2020-05-08 2020-06-12 半导体封装方法及其结构 Pending CN113628981A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW109115434 2020-05-08
TW109115434A TW202143401A (zh) 2020-05-08 2020-05-08 半導體封裝方法及其結構

Publications (1)

Publication Number Publication Date
CN113628981A true CN113628981A (zh) 2021-11-09

Family

ID=78377698

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010533915.4A Pending CN113628981A (zh) 2020-05-08 2020-06-12 半导体封装方法及其结构

Country Status (3)

Country Link
US (1) US11302539B2 (zh)
CN (1) CN113628981A (zh)
TW (1) TW202143401A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220029987A (ko) * 2020-09-02 2022-03-10 에스케이하이닉스 주식회사 3차원 구조의 반도체 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4825284A (en) * 1985-12-11 1989-04-25 Hitachi, Ltd. Semiconductor resin package structure
JP2001007238A (ja) * 1999-06-08 2001-01-12 Taishu Denno Kofun Yugenkoshi ウエハーレベルの集積回路装置のパッケージ方法
JP2003258153A (ja) * 2002-03-05 2003-09-12 Nec Corp 半導体パッケージの実装構造
CN105931997A (zh) * 2015-02-27 2016-09-07 胡迪群 暂时性复合式载板
CN109841603A (zh) * 2017-11-27 2019-06-04 力成科技股份有限公司 封装结构及其制造方法
CN110459531A (zh) * 2018-05-07 2019-11-15 财团法人工业技术研究院 芯片封装结构及其制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080217717A1 (en) * 2007-03-09 2008-09-11 Lockheed Martin Corporation Cte matched multiplexor
TWI393223B (zh) * 2009-03-03 2013-04-11 Advanced Semiconductor Eng 半導體封裝結構及其製造方法
KR101679657B1 (ko) * 2010-09-29 2016-11-25 삼성전자주식회사 유리섬유를 이용한 웨이퍼 레벨 몰드 형성방법 및 그 방법에 의한 웨이퍼 구조
US9768038B2 (en) * 2013-12-23 2017-09-19 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of making embedded wafer level chip scale packages
KR102466362B1 (ko) * 2016-02-19 2022-11-15 삼성전자주식회사 지지 기판 및 이를 사용한 반도체 패키지의 제조방법
US10880994B2 (en) * 2016-06-02 2020-12-29 Intel Corporation Top-side connector interface for processor packaging

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4825284A (en) * 1985-12-11 1989-04-25 Hitachi, Ltd. Semiconductor resin package structure
JP2001007238A (ja) * 1999-06-08 2001-01-12 Taishu Denno Kofun Yugenkoshi ウエハーレベルの集積回路装置のパッケージ方法
JP2003258153A (ja) * 2002-03-05 2003-09-12 Nec Corp 半導体パッケージの実装構造
CN105931997A (zh) * 2015-02-27 2016-09-07 胡迪群 暂时性复合式载板
CN109841603A (zh) * 2017-11-27 2019-06-04 力成科技股份有限公司 封装结构及其制造方法
CN110459531A (zh) * 2018-05-07 2019-11-15 财团法人工业技术研究院 芯片封装结构及其制造方法

Also Published As

Publication number Publication date
TW202143401A (zh) 2021-11-16
US20210351044A1 (en) 2021-11-11
US11302539B2 (en) 2022-04-12

Similar Documents

Publication Publication Date Title
US8318543B2 (en) Method of manufacturing semiconductor device
EP2311084B1 (en) Flip chip overmold package
US7520052B2 (en) Method of manufacturing a semiconductor device
KR100907232B1 (ko) 반도체 장치 및 그 제조 방법
JP4188337B2 (ja) 積層型電子部品の製造方法
TWI389221B (zh) 使用多孔載體之晶粒封裝方法
US7973398B2 (en) Embedded chip package structure with chip support protruding section
US7776648B2 (en) High thermal performance packaging for circuit dies
CN101312203A (zh) 具有晶粒接收开孔之芯片尺寸影像传感器及其制造方法
KR102466362B1 (ko) 지지 기판 및 이를 사용한 반도체 패키지의 제조방법
US20050212129A1 (en) Semiconductor package with build-up structure and method for fabricating the same
US8003426B2 (en) Method for manufacturing package structure of optical device
US7025848B2 (en) Heat sink for chip package and bonding method thereof
JP2012199342A (ja) 樹脂モールド基板の製造方法および樹脂モールド基板
CN113628981A (zh) 半导体封装方法及其结构
US8026598B2 (en) Semiconductor chip module with stacked flip-chip unit
JP2003158143A (ja) 薄型半導体装置のモールド方法及びそのモールド金型
RU2705229C1 (ru) Способ трехмерного многокристального корпусирования интегральных микросхем памяти
CN110571197A (zh) 一种多芯片嵌入式abf封装结构及其制造方法
US20110300669A1 (en) Method for Making Die Assemblies
US20200006310A1 (en) Integrated circuit system and packaging method therefor
US20060091567A1 (en) Cavity-down Package and Method for Fabricating the same
US11562969B2 (en) Semiconductor device package including reinforced structure
US20240203948A1 (en) Direct bonded stack structures for increased reliability and improved yield in microelectronics
JP7172022B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination