CN113594131A - 半导体封装装置及其制造方法 - Google Patents
半导体封装装置及其制造方法 Download PDFInfo
- Publication number
- CN113594131A CN113594131A CN202110860434.9A CN202110860434A CN113594131A CN 113594131 A CN113594131 A CN 113594131A CN 202110860434 A CN202110860434 A CN 202110860434A CN 113594131 A CN113594131 A CN 113594131A
- Authority
- CN
- China
- Prior art keywords
- seed layer
- layer
- thickness
- hole
- arc
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 title abstract description 10
- 239000010949 copper Substances 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 229910052802 copper Inorganic materials 0.000 claims abstract description 21
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 20
- 239000010936 titanium Substances 0.000 claims description 18
- 229910052719 titanium Inorganic materials 0.000 claims description 14
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 13
- 238000000034 method Methods 0.000 abstract description 13
- 238000007747 plating Methods 0.000 abstract description 8
- 239000011800 void material Substances 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 171
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 30
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 18
- 229910052751 metal Inorganic materials 0.000 description 17
- 239000002184 metal Substances 0.000 description 17
- 238000005530 etching Methods 0.000 description 13
- 239000010931 gold Substances 0.000 description 12
- 229910052759 nickel Inorganic materials 0.000 description 10
- 239000012790 adhesive layer Substances 0.000 description 7
- 239000000126 substance Substances 0.000 description 7
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 6
- 239000000956 alloy Substances 0.000 description 6
- 229910045601 alloy Inorganic materials 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 239000003989 dielectric material Substances 0.000 description 6
- 238000009713 electroplating Methods 0.000 description 6
- 239000011521 glass Substances 0.000 description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 6
- 229910052737 gold Inorganic materials 0.000 description 6
- 229910052763 palladium Inorganic materials 0.000 description 6
- 238000005240 physical vapour deposition Methods 0.000 description 6
- 229910052709 silver Inorganic materials 0.000 description 6
- 239000004332 silver Substances 0.000 description 6
- 239000004593 Epoxy Substances 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 5
- 239000004020 conductor Substances 0.000 description 5
- 239000010408 film Substances 0.000 description 5
- 229920001721 polyimide Polymers 0.000 description 5
- 239000004952 Polyamide Substances 0.000 description 4
- 239000000919 ceramic Substances 0.000 description 4
- 239000000835 fiber Substances 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 229920002647 polyamide Polymers 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- ICXAPFWGVRTEKV-UHFFFAOYSA-N 2-[4-(1,3-benzoxazol-2-yl)phenyl]-1,3-benzoxazole Chemical compound C1=CC=C2OC(C3=CC=C(C=C3)C=3OC4=CC=CC=C4N=3)=NC2=C1 ICXAPFWGVRTEKV-UHFFFAOYSA-N 0.000 description 2
- -1 PA) Polymers 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- LNEPOXFFQSENCJ-UHFFFAOYSA-N haloperidol Chemical compound C1CC(O)(C=2C=CC(Cl)=CC=2)CCN1CCCC(=O)C1=CC=C(F)C=C1 LNEPOXFFQSENCJ-UHFFFAOYSA-N 0.000 description 2
- 238000010329 laser etching Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
- H01L2221/1068—Formation and after-treatment of conductors
- H01L2221/1073—Barrier, adhesion or liner layers
- H01L2221/1084—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02379—Fan-out arrangement
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Geometry (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本公开涉及半导体封装装置及其制造方法。该半导体封装装置包括:基板,具有第一表面;线路层,设置于第一表面,具有远离第一表面的第二表面;通孔,连通第一表面和第二表面,在第二表面具有开口,通孔的侧壁设置有第一种子层,第二表面延开口设置有第二种子层,第一种子层和第二种子层在开口处接合,第一种子层的厚度大于第二种子层的厚度。可降低通孔开口处种子层的肩凸高度,进而改善镀铜制程产生空洞现象的问题。
Description
技术领域
本公开涉及半导体封装技术领域,具体涉及半导体封装装置及其制造方法。
背景技术
目前扇出重布线层的导通孔中,主要先溅镀种子层后进行镀铜制程,然而,在进行溅镀种子层时,一般种子层的厚度约为2.5微米至3微米,若通孔开口尺寸为小尺寸时(本公开中小尺寸即小于60微米,例如:20微米),在通孔开口上缘侧壁的肩凸,如图1A中虚线部分所示,导致在后续的镀铜制程中,肩凸处已完成电镀而通孔内部却还没有完成,因此通孔所形成的铜柱中心会产生如图1B中虚线部分所示的空洞现象。
发明内容
第一方面,本公开提供了一种半导体封装装置,包括:
基板,具有第一表面;
线路层,设置于所述第一表面,具有远离所述第一表面的第二表面;
通孔,连通所述第一表面和所述第二表面,在所述第二表面具有开口,所述通孔的侧壁设置有第一种子层,所述第二表面延所述开口设置有第二种子层,所述第一种子层和所述第二种子层在所述开口处接合,所述第一种子层的厚度大于所述第二种子层的厚度。
在一些可选的实施方式中,所述第一种子层近所述第一表面处的厚度大于近所述第二表面处的厚度。
在一些可选的实施方式中,所述第一种子层和所述第二种子层的接合处不连续面。
在一些可选的实施方式中,所述第一表面暴露于所述通孔的部分表面设置有第三种子层,所述第一种子层的厚度大于所述第三种子层的厚度。
在一些可选的实施方式中,所述第一表面设置有线路层,所述第三种子层设置于所述线路层。
在一些可选的实施方式中,所述通孔的侧壁包括由所述第一表面向所述第二表面依次设置的N个弧形凹槽,N为正整数。
在一些可选的实施方式中,所述第一种子层包括设置于所述弧形凹槽的子种子层,所述子种子层设置于近所述弧形凹槽中心的厚度大于所述子种子层设置于近所述弧形凹槽边缘的厚度。
在一些可选的实施方式中,设置于第N个弧形凹槽的子种子层包括在所述弧形凹槽表面依次设置的N组钛层和铜层,其中,所述钛层的厚度和所述铜层的厚度与所述子种子层的厚度相对应。
在一些可选的实施方式中,所述装置还包括:
粘合层,设置于所述基板和所述线路层之间。
在一些可选的实施方式中,所述基板具有与所述第一表面相对的第三表面,以及所述装置还包括:
电连接件,设置于所述第三表面,与所述基板电连接。
在一些可选的实施方式中,所述通孔的孔径小于60微米。
在一些可选的实施方式中,所述通孔的深度与所述通孔的孔径比值大于1.2。
在一些可选的实施方式中,所述第二种子层的厚度大于等于50纳米。
第二方面,本公开提供了一种制造半导体封装装置的方法,包括:
提供基板,所述基板具有第一表面;
提供线路层,将所述线路层设置于所述第一表面,所述线路层具有远离所述第一表面的第二表面;
经所述第二表面在所述线路层开设通孔,以使所述通孔连通所述第一表面和所述第二表面,在所述第二表面具有开口;
在所述通孔的侧壁形成第一种子层;
在所述第二表面延所述开口设置第二种子层,所述第一种子层和所述第二种子层在所述开口处接合,所述第一种子层的厚度大于所述第二种子层的厚度。
在一些可选的实施方式中,所述经所述第二表面在所述线路层开设通孔,包括:
执行N次以下操作,N为正整数:
刻蚀以形成弧形凹槽,在所述弧形凹槽表面依次设置钛层和铜层。
在本公开提供的半导体封装装置及其制造方法,通过设计半导体封装装置包括:基板,具有第一表面;线路层,设置于第一表面,具有远离第一表面的第二表面;通孔,连通第一表面和第二表面,在第二表面具有开口,通孔的侧壁设置有第一种子层,第二表面延开口设置有第二种子层,第一种子层和第二种子层在开口处接合,第一种子层的厚度大于第二种子层的厚度;如此,可降低在通孔的开口处的种子层肩凸高度,进而改善镀铜制程产生空洞现象的问题。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述,本公开的其它特征、目的和优点将会变得更明显:
图1A和图1B是现有技术中一个实施例在不同阶段制造的半导体封装装置的纵向截面结构示意图;
图2A、2B和2D是分别根据本公开的半导体封装装置200A、200B和200D的纵向截面结构示意图;
图2C是图2B中虚线部分的局部结构示意图;
图3A至3F是根据本公开的一个实施例在各个阶段制造的半导体封装装置的截面图;
图4A至图4J是根据本公开的又一个实施例在各个阶段制造的半导体封装装置的截面图;
图5A至图5I是根据本公开的再一个实施例在各个阶段制造的半导体封装装置的截面图。
符号说明:
11-基板;11a-第一表面;11b-第三表面;111-导电线路;12-线路层;12a-第二表面;13-粘合层;14-通孔;141-开口;151-第一种子层;1511-子种子层;1511a-钛层;1511b-铜层;152-第二种子层;153-第三种子层;16-金属柱;17-光罩;18-电连接件;21-种子层。
具体实施方式
下面结合附图和实施例对说明本公开的具体实施方式,通过本说明书记载的内容本领域技术人员可以轻易了解本公开所解决的技术问题以及所产生的技术效果。可以理解的是,此处所描述的具体实施例仅仅用于解释相关发明,而非对该发明的限定。另外,为了便于描述,附图中仅示出了与有关发明相关的部分。
需要说明的是,说明书附图中所绘示的结构、比例、大小等,仅用于配合说明书所记载的内容,以供本领域技术人员的了解与阅读,并非用以限定本公开可实施的限定条件,故不具技术上的实质意义,任何结构的修饰、比例关系的改变或大小的调整,在不影响本公开所能产生的功效及所能达成的目的下,均应仍落在本公开所揭示的技术内容得能涵盖的范围内。同时,本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语,也仅为便于叙述的明了,而非用以限定本公开可实施的范围,其相对关系的改变或调整,在无实质变更技术内容下,应当也视为本公开可实施的范畴。
还需要说明的是,本公开的实施例对应的纵向截面可以为对应前视图方向截面,横向截面可以为对应右视图方向截面,而水平截面可以为对应上视图方向截面。
另外,在不冲突的情况下,本公开中的实施例及实施例中的特征可以相互组合。
参考图2A,图2A为根据本公开的半导体封装装置的一个实施例的纵向截面结构示意图。
如图2A所示,半导体封装装置200A可包括:基板11、线路层12和通孔14。其中:
基板11,具有第一表面11a。
基板11可以是由导电材料和介电材料(Dielectric)组成的基板。这里,介电材料可包括有机物和/或无机物,其中有机物例如可以是:聚酰胺纤维(Polyamide,PA)、聚酰亚胺(Polyimide,PI)、环氧树脂(Epoxy)、聚对苯撑苯并二噁唑(Poly-p-phenylenebenzobisoxazole,PBO)纤维、FR-4环氧玻璃布层压板、PP(PrePreg,预浸材料或称为半固化树脂、半固化片)、ABF(Ajinomoto Build-up Film)等,而无机物例如可以是硅(Si),玻璃(glass),陶瓷(ceramic),氧化硅,氮化硅,氧化钽等。导电材料可包括种子层和金属层。这里,种子层例如可以是钛(Ti),钨(W),镍(Ni)等,而金属层例如可以是金(Au)、银(Ag)、铝(Al)、镍(Ni)、钯(Pd)、铜(Cu)或其合金。
线路层12,设置于第一表面11a,具有远离第一表面11a的第二表面12a。
线路层12可以是由导电材料组成的线路层。这里,导电材料可包括种子层和金属层。这里,种子层例如可以是钛(Ti),钨(W),镍(Ni)等,而金属层例如可以是金(Au)、银(Ag)、铝(Al)、镍(Ni)、钯(Pd)、铜(Cu)或其合金。
通孔14,连通第一表面11a和第二表面12a,在第二表面12a具有开口141,通孔14的侧壁设置有第一种子层151,第二表面12a延开口141设置有第二种子层152,第一种子层151和第二种子层152在开口141处接合,第一种子层151的厚度大于第二种子层152的厚度。
这里,第一种子层151和第二种子层152,例如可以是钛(Ti),钨(W),镍(Ni)等。
本公开提供的上述实施例的半导体封装装置200A可以实现的技术效果包括但不限于:通过在通孔14的侧壁设置第一种子层151,在第二表面12a延开口141设置第二种子层152,第一种子层151和第二种子层152在开口141处接合,第一种子层151的厚度大于第二种子层152的厚度,可降低在通孔14的开口141处种子层的肩凸高度,进而改善电镀制程时在通孔14内产生空洞现象的问题。
在一些可选的实施方式中,如图2A所示,上述半导体封装装置200A还包括:粘合层13,设置于基板11和线路层12之间。
这里,粘合层13可以包括液态和/或薄膜有机机物,例如:非导电胶(Non-conductive Plastic,NCP),非导电薄膜(Non-conductive Film,NCF),异方性导电膜(anisotropic conductiveadhesive film,ACF),异方性导电胶(anisotropicconductiveadhesive plastic,ACP),PI,Epoxy,树脂(resin),PP,ABF,粘合剂(glue)等。这里只是对粘合层15材质的举例说明,而非具体限定。
在一些可选的实施方式中,线路层12可以是由导电迹线和介电材料(Dielectric)组成的重布线层(RDL,Re-Distribution Layer)。需要说明的是,制程上可以采用当前已知或未来开发的重布线层形成技术,本公开对此不做具体限定,例如可采用包括但不限于光刻、电镀(plating),化学镀(Electroless plating)等形成重布线层。这里,介电材料可包括有机物和/或无机物,其中有机物例如可以是:聚酰胺纤维(Polyamide,PA)、聚酰亚胺(Polyimide,PI)、环氧树脂(Epoxy)、聚对苯撑苯并二噁唑(Poly-p-phenylenebenzobisoxazole,PBO)纤维、FR-4环氧玻璃布层压板、PP(PrePreg,预浸材料或称为半固化树脂、半固化片)、ABF(Ajinomoto Build-up Film)等,而无机物例如可以是硅(Si),玻璃(glass),陶瓷(ceramic),氧化硅,氮化硅,氧化钽等。导电材料可包括种子层和金属层。这里,种子层例如可以是钛(Ti),钨(W),镍(Ni)等,而金属层例如可以是金(Au)、银(Ag)、铝(Al)、镍(Ni)、钯(Pd)、铜(Cu)或其合金。
在一些可选的实施方式中,如图2A所示,第一种子层151近第一表面11a处的厚度大于近第二表面12a处的厚度。
在一些可选的实施方式中,如图2A所示,第一种子层151和第二种子层152的接合处不连续面。
在一些可选的实施方式中,如图2A所示,第一表面11a暴露于通孔14的部分表面设置有第三种子层153,第一种子层151的厚度大于第三种子层153的厚度。
在一些可选的实施方式中,通孔14的孔径小于60微米。
在一些可选的实施方式中,通孔14的深度与通孔14的孔径比值大于1.2。
在一些可选的实施方式中,第二种子层152的厚度大于等于50纳米。
继续参考图2B,图2B所示的半导体封装装置200B类似于图2A中所示的半导体封装装置200A,不同之处在于,半导体封装装置200B中,第一表面11a设置有导电线路111,第三种子层153设置于导电线路111上。
如图2B所示,通孔14的侧壁包括由第一表面11a向第二表面12a依次设置的N个弧形凹槽,N为正整数。
这里,N可根据第一表面11a和第二表面12a之间的介电材料厚度确定,每个弧形凹槽通过刻蚀得到,每次刻蚀的深度可通过刻蚀时间控制。例如,第一表面11a和第二表面12a之间的线路层12和粘合层13介电材料厚度为60微米,每次刻蚀的深度为1微米,则N可确定为60,即刻蚀60次形成通孔14。
第一种子层151包括设置于弧形凹槽的子种子层1511,子种子层1511设置于近弧形凹槽中心的厚度大于子种子层1511设置于近弧形凹槽边缘的厚度。
图2C为图2B中虚线部分的局部结构示意图,如图2C所示,设置于第N个弧形凹槽的子种子层1511包括在弧形凹槽表面依次设置的N组钛层1511a和铜层1511b,其中,钛层1511a的厚度和铜层1511b的厚度与子种子层1511的厚度相对应。
继续参考图2D,图2D所示的半导体封装装置200D类似于图2B中所示的半导体封装装置200B,不同之处在于,半导体封装装置200D中,基板11具有与第一表面11a相对的第三表面11b,以及半导体封装装置200D还包括:电连接件18,设置于第三表面11b,与基板11电连接。
这里,电连接件18可包括例如焊球、金属凸块等,第三表面11b可通过电连接件18实现与外界的电连接。
下面参考图3A至3F,图3A、3B、3C、3D、3E和3F是根据本公开的一个实施例在各个阶段制造的半导体封装装置300A、300B、300C、300D、300E和300F的纵向截面结构示意图。
参考图3A,首先,提供基板11,基板11具有第一表面11a。
然后,在第一表面11a上依次设置粘合层13、线路层12和光罩17,线路层12具有远离第一表面11a的第二表面12a。
再然后,经光罩17在线路层12开设通孔14,以使通孔14连通第一表面11a和第二表面12a,在第二表面12a具有开口141。
这里,通孔14可以通过刻蚀得到,刻蚀方式可包括激光蚀刻或电浆(Plasma)蚀刻等。
参考图3B,在通孔14及光罩17上形成种子层21。
这里,可采用物理气相沉积(Physical Vapor Deposition,PVD)形成种子层。
参考图3C,去除通孔14内的部分种子层21。
这里,可通过激光蚀刻去除通孔14内的部分种子层,通孔14侧壁剩余种子层的厚度从第一表面11a向第二表面12a方向逐渐减小。
参考图3D,去除光罩17及光罩17上的种子层。
参考图3E,在通孔14内及第二表面12a上形成种子层,以在通孔14的侧壁形成第一种子层151、在第二表面12a延开口141形成第二种子层152、在第一表面暴露于通孔14的部分表面形成第三种子层153。
这里,第一种子层151和第二种子层152在开口141处接合,第一种子层151的厚度大于第二种子层152的厚度且大于第三种子层153的厚度。
参考图3F,在通孔14内形成金属柱16,以形成半导体封装装置300F。
这里,可以通过在第一种子层151和第三种子层153上电镀(plating)以形成金属柱16。其中,金属柱16的材料例如可以是金(Au)、银(Ag)、铝(Al)、镍(Ni)、钯(Pd)、铜(Cu)或其合金。
下面参考图4A至4F,图4A、4B、4C、4D、4E、4F、4H、4I和4J是根据本公开的一个实施例在各个阶段制造的半导体封装装置400A、400B、400C、400D、400E、400F、400G、400H、400I和400J的纵向截面结构示意图。
参考图4A,首先,提供基板11,基板11具有第一表面11a,第一表面11a上设置有导电线路111。
然后,在第一表面11a上依次设置粘合层13和线路层12,线路层12具有远离第一表面11a的第二表面12a。
参考图4B,在第二表面12a上设置光罩17,光罩17对应导电线路111设置有开口。
参考图4C,经光罩17对线路层12刻蚀,以形成弧形凹槽。
这里,可通过电浆蚀刻对应光罩17的开口在线路层12形成弧形凹槽。电浆蚀刻的深度可通过时间控制。
参考图4D,首先,移除光罩17。
然后,在弧形凹槽内及第二表面12a上形成种子层。
这里,可采用物理气相沉积(Physical Vapor Deposition,PVD)形成种子层。
种子层可包括依次设置钛层1511a和铜层1511b。
参考图4E,移除第二表面12a上的种子层。
这里,可以通过刻蚀等方式移除第二表面12a上的种子层,以露出第二表面12a。
参考图4F,在弧形凹槽进行刻蚀,以在该弧形凹槽下方形成第二个弧形凹槽。
参考图4G,在连续的两个弧形凹槽内形成种子层。
参考图4H,重复图4F和图4G的步骤,直至形成通孔14,通孔14连通第一表面11a和第二表面12a。
参考图4I,在通孔14内及第二表面12a上形成种子层,以在通孔14的侧壁形成第一种子层151、在第二表面12a延开口141形成第二种子层152、在第一表面暴露于通孔14的部分表面形成第三种子层153。
这里,第三种子层153可设置于导电线路111上。
参考图4J,在通孔14内形成金属柱16,以形成半导体封装装置400J。
这里,可以通过在第一种子层151和第三种子层153上电镀(plating)以形成金属柱16。其中,金属柱16的材料例如可以是金(Au)、银(Ag)、铝(Al)、镍(Ni)、钯(Pd)、铜(Cu)或其合金。
下面参考图5A至5F,图5A、5B、5C、5D、5E、5F、5H和5I是根据本公开的一个实施例在各个阶段制造的半导体封装装置500A、500B、500C、500D、500E、500F、500G、500H和500I的纵向截面结构示意图。
参考图5A,图5A中所示的半导体封装装置500A与图4C中所示的半导体封装装置400C完全相同,可参照图4C中中所示的半导体封装装置400C的制造方法得到,此处不再赘述。
参考图5B,在弧形凹槽内形成种子层。
这里,可采用物理气相沉积(Physical Vapor Deposition,PVD)形成种子层。
种子层可包括依次设置钛层1511a和铜层1511b。
参考图5C,刻蚀以去掉弧形凹槽内种子层的部分,以使弧形凹槽内剩余的种子层近弧形凹槽中心的厚度大于近弧形凹槽边缘的厚度。
参考图5D,在弧形凹槽进行刻蚀,以在该弧形凹槽下方形成第二个弧形凹槽。
参考图5E,在连续的两个弧形凹槽内形成种子层。
参考图5F,重复图5D和图5E的步骤,直至形成通孔14,通孔14连通第一表面11a和第二表面12a。
参考图5G,移除光罩17及光罩17上的种子层,以露出第二表面12a。
参考图5H,在通孔14内及第二表面12a上形成种子层,以在通孔14的侧壁形成第一种子层151、在第二表面12a延开口141形成第二种子层152、在第一表面暴露于通孔14的部分表面形成第三种子层153。
这里,第三种子层153可设置于导电线路111上。
参考图5I,在通孔14内形成金属柱16,以形成半导体封装装置500I。
这里,可以通过在第一种子层151和第三种子层153上电镀(plating)以形成金属柱16。其中,金属柱16的材料例如可以是金(Au)、银(Ag)、铝(Al)、镍(Ni)、钯(Pd)、铜(Cu)或其合金。
本公开的提供的制造半导体封装装置的方法能够实现与前述半导体封装装置类似的技术效果,这里不再赘述。
尽管已参考本公开的特定实施例描述并说明本公开,但这些描述和说明并不限制本公开。所属领域的技术人员可清楚地理解,可进行各种改变,且可在实施例内替代等效组件而不脱离如由所附权利要求书限定的本公开的真实精神和范围。图示可能未必按比例绘制。归因于制造过程中的变量等等,本公开中的技术再现与实际实施之间可能存在区别。可存在未特定说明的本公开的其它实施例。应将说明书和图示视为说明性的,而非限制性的。可作出修改,以使特定情况、材料、物质组成、方法或过程适应于本公开的目标、精神以及范围。所有此些修改都落入此所附权利要求书的范围内。虽然已参考按特定次序执行的特定操作描述本文中所公开的方法,但应理解,可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此,除非本文中特别指示,否则操作的次序和分组并不限制本公开。
Claims (10)
1.一种半导体封装装置,包括:
基板,具有第一表面;
线路层,设置于所述第一表面,具有远离所述第一表面的第二表面;
通孔,连通所述第一表面和所述第二表面,在所述第二表面具有开口,所述通孔的侧壁设置有第一种子层,所述第二表面延所述开口设置有第二种子层,所述第一种子层和所述第二种子层在所述开口处接合,所述第一种子层的厚度大于所述第二种子层的厚度。
2.根据权利要求1所述的装置,其中,所述第一种子层近所述第一表面处的厚度大于近所述第二表面处的厚度。
3.根据权利要求1所述的装置,其中,所述第一种子层和所述第二种子层的接合处不连续面。
4.根据权利要求1所述的装置,其中,所述第一表面暴露于所述通孔的部分表面设置有第三种子层,所述第一种子层的厚度大于所述第三种子层的厚度。
5.根据权利要求4所述的装置,其中,所述第一表面设置有导电线路,所述第三种子层设置于所述导电线路上。
6.根据权利要求1所述的装置,其中,所述通孔的侧壁包括由所述第一表面向所述第二表面依次设置的N个弧形凹槽。
7.根据权利要求6所述的装置,其中,所述第一种子层包括设置于所述弧形凹槽的子种子层,所述子种子层设置于近所述弧形凹槽中心的厚度大于所述子种子层设置于近所述弧形凹槽边缘的厚度。
8.根据权利要求7所述的装置,其中,设置于第N个弧形凹槽的子种子层包括在所述弧形凹槽表面依次设置的N组钛层和铜层,其中,所述钛层的厚度和所述铜层的厚度与所述子种子层的厚度相对应。
9.根据权利要求1所述的装置,其中,所述装置还包括:
粘合层,设置于所述基板和所述线路层之间。
10.根据权利要求1所述的装置,其中,所述基板具有与所述第一表面相对的第三表面,以及所述装置还包括:
电连接件,设置于所述第三表面,与所述基板电连接。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110860434.9A CN113594131A (zh) | 2021-07-27 | 2021-07-27 | 半导体封装装置及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110860434.9A CN113594131A (zh) | 2021-07-27 | 2021-07-27 | 半导体封装装置及其制造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN113594131A true CN113594131A (zh) | 2021-11-02 |
Family
ID=78251419
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202110860434.9A Pending CN113594131A (zh) | 2021-07-27 | 2021-07-27 | 半导体封装装置及其制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN113594131A (zh) |
-
2021
- 2021-07-27 CN CN202110860434.9A patent/CN113594131A/zh active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11735561B2 (en) | Semiconductor device and method for manufacturing semiconductor device | |
US20130062764A1 (en) | Semiconductor package with improved pillar bump process and structure | |
US10779417B2 (en) | Substrates with ultra fine pitch flip chip bumps | |
TWI646875B (zh) | 印刷電路板及其製造方法與使用其之半導體封裝件 | |
JP6590179B2 (ja) | 多層複合電子構造体の側面を終端する方法 | |
US20210343634A1 (en) | Interconnection structure and semiconductor package including the same | |
CN112750810A (zh) | 半导体封装件及制造方法 | |
US6849534B2 (en) | Process of forming bonding columns | |
TWI485826B (zh) | 晶片堆疊結構以及晶片堆疊結構的製作方法 | |
CN113594131A (zh) | 半导体封装装置及其制造方法 | |
KR101758999B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
JP2009135321A (ja) | 多層配線基板及びその製造方法ならびに半導体装置 | |
CN111128913B (zh) | 一种芯片的倒装焊接封装结构及其方法 | |
US11062985B2 (en) | Wiring structure having an intermediate layer between an upper conductive structure and conductive structure | |
CN112992806A (zh) | 半导体封装装置及其制造方法 | |
CN113035830A (zh) | 半导体结构及其制造方法 | |
CN112435996A (zh) | 半导体封装装置及其制造方法 | |
CN219917164U (zh) | 半导体封装装置 | |
US12021034B2 (en) | Semiconductor package and method of manufacturing the semiconductor package | |
TWM347677U (en) | Package substrate | |
US20220059466A1 (en) | Semiconductor package and method of manufacturing the semiconductor package | |
CN115939075A (zh) | 半导体封装装置及其制造方法 | |
CN113013138A (zh) | 半导体封装装置及其制造方法 | |
CN113380752A (zh) | 半导体结构及其制造方法 | |
CN113725105A (zh) | 半导体封装装置及其制造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |