CN113572484A

CN113572484A - 发射器装置与校正方法

Info

Publication number: CN113572484A
Application number: CN202010347611.9A
Authority: CN
Inventors: 雷良焕; 黄诗雄
Original assignee: Realtek Semiconductor Corp
Current assignee: Realtek Semiconductor Corp
Priority date: 2020-04-28
Filing date: 2020-04-28
Publication date: 2021-10-29
Anticipated expiration: 2040-04-28
Also published as: CN113572484B

Abstract

本申请涉及发射器装置与校正方法。发射器装置包含发射器电路、电压产生电路以及校正电路。发射器电路用以响应于第一控制信号选择性地操作在校正模式或正常模式，其中发射器电路具有第一输出端与第二输出端。电压产生电路用以产生偏压电压，其中偏压电压在校正模式产生具有第一电平，并在正常模式具有第二电平，且第一电平不同于第二电平。校正电路用以在校正模式下根据偏压电压以及第二控制信号启动，以校正第一输出端的电平与第二输出端的电平。

Description

发射器装置与校正方法

技术领域

本申请涉及发射器装置，尤其涉及具有内部测试电路的发射器装置与校正方法。

背景技术

随着工艺进步，晶体管的临界电压越来越高，且电源电压越来越低。先进工艺的晶体管已不适用于操作于较高电压的电路系统。若是将先进工艺的晶体管应用于上述的电路系统，此晶体管可能会出现损坏而降低整体系统的可靠度。

发明内容

在一些实施例中，发射器装置包含发射器电路、电压产生电路以及校正电路。发射器电路用以响应于第一控制信号选择性地操作在校正模式或正常模式，其中发射器电路具有第一输出端与第二输出端。电压产生电路用以产生偏压电压，其中偏压电压在校正模式产生具有第一电平，并在正常模式具有第二电平，且第一电平不同于第二电平。校正电路用以在校正模式下根据偏压电压以及第二控制信号启动，以校正第一输出端的电平与第二输出端的电平。

在一些实施例中，校正方法用以校正发射器电路的第一输出端的电平与第二输出端的电平，其中发射器电路响应于第一控制信号选择性地操作在校正模式或正常模式，且校正方法包含下列操作：产生偏压电压，其中偏压电压在校正模式具有第一电平，并在正常模式具有第二电平，且第一电平不同于第二电平；以及在校正模式下根据偏压电压以及第二控制信号校正第一输出端的电平与第二输出端的电平。

有关本申请的特征、实际操作与效果，配合图式作优选实施例详细说明如下。

附图说明

图1A为根据本申请一些实施例绘制的一种发射器装置的示意图；

图1B为根据本申请一些实施例示出图1A中输出端的信号的波形图；

图2为根据本申请一些实施例绘制图1A中的电压产生电路的示意图；以及

图3为根据本申请一些实施例绘制一种校正方法的流程图。

具体实施方式

本文所使用的所有词汇具有其通常的含义。上述的词汇在普遍常用的字典中的定义，在本申请的内容中包含任一于此讨论的词汇的使用例子仅为示例，不应限制到本申请的范围与含义。同样地，本申请亦不仅以于此说明书所示出的各种实施例为限。

关于本文中所使用的『约』或『大约』一般通常是指数值的误差或范围约百分之二十以内，优选地是约百分之十以内，而更优选地则是约百分五之以内。文中若无明确说明，其所提及的数值皆视作为近似值，即如『约』或『大约』所表示的误差或范围。

关于本文中所使用的『耦接』或『连接』，均可指两个或多个组件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指两个或多个组件相互操作或动作。如本文所用，用语『电路系统(circuitry)』可为由至少一电路(circuit)所形成的单一系统，且用语『电路』可为由至少一个晶体管与/或至少一个主被动组件按一定方式连接以处理信号的装置。

如本文所用，用语『与/或』包含了列出的关联项目中的一个或多个的任何组合。在本文中，使用第一、第二与第三等的词汇，是用于描述并辨别各个组件。因此，在本文中的第一组件也可被称为第二组件，而不脱离本申请的本意。为易于理解，在各图式中的类似组件将被指定为相同标号。

图1A为根据本申请一些实施例绘制的一种发射器装置100的示意图。在一些实施例中，发射器装置100可应用于以太网络系统。例如，发射器装置100可通过媒介相关接口(medium dependent interface,MDI)101与外部设备(未示出)连接。

在一些实施例中，发射器装置100包含发射器电路110、电压产生电路120、校正电路130以及控制逻辑电路140。发射器电路110具有输出端O+与输出端O-，其分别连接至媒介相关接口101中的电感性组件102(例如为变压器)以传输信号。发射器电路110可包含(但不限于)数字模拟转换器电路、混频器电路与/或功率放大器电路等。响应于控制信号VC，发射器电路110可基于控制逻辑电路140的控制而选择性地操作于校正模式或正常模式。例如，在发射器装置100尚未连接至电感性组件102时，发射器电路110可操作于校正模式。在此条件下，可对发射器电路110的内部电路进行测试，以确认发射器电路110在实际应用环境(例如为连接至电感性组件102后)的操作是否正确。当发射器装置100通过媒介相关接口101连接至外部设备时，发射器电路110操作于正常模式以进行信号传输。在一些实施例中，校正模式是由制造发射器装置100的厂商端执行，且正常模式是由使用发射器装置100的客户端执行，但本申请并不以此为限。

在一些实施例中，控制逻辑电路140可为(但不限于)数字信号处理器(digitalsignal processor,DSP)电路。电压产生电路120用以根据电压Vb以产生偏压电压VB。在一些实施例中，偏压电压VB在校正模式下具有电平V1并在正常模式下具有电平V2，且电平V1不同于电平V2。例如，电平V1可低于电平V2。在一些实施例中，电压产生电路120根据控制信号VC产生具有电平V1或电平V2的偏压电压VB。例如，电压产生电路120可为(但不限于)低压差(low dropout,LDO)稳压电路。控制逻辑电路140可根据控制信号VC切换对应的电压Vb。控制逻辑电路140可根据控制信号VC在校正模式下切换电压Vb的电平为电平V1，并根据控制信号VC在正常模式下切换电压Vb的电平至电平V2。如此，电压产生电路120可调节电压Vb以产生具有对应电平的偏压电压VB。例如，当控制信号VC具有高电平(例如为相同于供应电压VDD的电平)，发射器装置100操作于正常模式。响应于此控制信号VC，控制逻辑电路140可输出具有电平V2的电压Vb。或者，当控制信号VC具有低电平(例如为0V)，发射器装置100操作于校正模式。响应于此控制信号VC，控制逻辑电路140可输出具有电平V1的电压Vb。

校正电路130耦接至输出端O+以及输出端O-。在校正模式下，校正电路130用以根据偏压电压VB以及控制信号VD启动以校正输出端O+的电平(例如为共模电平)以及输出端O-的电平(例如为共模电平)。在一些实施例中，控制信号VD相关于控制信号VC。在一些实施例中，控制逻辑电路140可根据控制信号VC直接产生控制信号VD。或者，在一些实施例中，控制逻辑电路140可根据控制信号VC控制至少一额外电路(未示出)产生控制信号VD。在一些实施例中，控制信号VD可被控制信号VC替代(即晶体管P1与晶体管P2的栅极也可改为接收控制信号VC)。

在一些实施例中，校正电路130用以在校正模式下调整输出端O+的电平至接近于输出端O+在正常模式下的电平，并调整输出端O-的电平至接近于输出端O-在正常模式下的电平。换言之，校正电路130用以提供类似(或相同)于正常模式下的偏压条件给操作于校正模式下的发射器电路110，以便于对发射器电路110进行测试。在正常模式下，校正电路130用以根据偏压电压VB以及控制信号VD关闭。

图1B为根据本申请一些实施例示出图1A中输出端O+或输出端O-的信号的波形图。在实际应用环境中，输出端O+与输出端O-连接至电感性组件102，且发射器电路110操作于正常模式。在此条件下，输出端O+(与/或输出端O-)的信号的共模电平约为1.8伏特(V)。在出厂前的测试中，输出端O+与输出端O-尚未连接至电感性组件102，且发射器电路110操作于校正模式。若未使用校正电路130且输出端O+与输出端O-为差动输出端，输出端O+(与/或输出端O-)的信号的共模电平VT1会低于正常模式下的共模电平(即图1B中的1.8V)。

若共模电平VT1过低，代表发射器电路110在校正模式下具有的偏压条件与操作于实际应用环境的偏压条件差异过大。如此一来，发射器电路110在校正模式下产生的电压(或电流)可能不同于其在正常模式下产生的电压(或电流)。例如，输出端O+与输出端O-可为发射器电路110内的数字模拟转换器电路的输出端。若共模电平VT1过低，可能导致数字模拟转换器电路中内部组件(例如为电流源或晶体管)的跨压过低，使得内部组件产生的电流大小改变。藉由设置校正电路130，在校正模式下，输出端O+(与/或输出端O-)的信号的共模电平VT2可提高至接近于正常模式下的共模电平。如此一来，发射器电路110可于校正模式下具有接近于实际应用环境下的偏压条件，以便于在厂商端进行更准确的测试或电路校正。

上述提及的相关电平的数值用于示例，但本申请并不以此为限。在一些例子中，输出端O+(与/或输出端O-)的电平可约为1.8～3.3V。

继续参照图1A，在一些实施例中，校正电路130用以在校正模式下根据偏压电压VB以及控制信号VD进行操作，并分别提供第一阻抗(即电阻R1)与第二阻抗(即电阻R2)至输出端O+与输出端O-。例如，校正电路130包含晶体管P1、晶体管P2、电阻R1以及电阻R2。晶体管P1与晶体管P2为P型晶体管。晶体管P1的第一端(例如为源极)接收供应电压VDD，晶体管P1的第二端(例如为漏极)耦接至电阻R1的第一端，且晶体管P1的控制端(例如为栅极)接收控制信号VD。晶体管P2的第一端接收供应电压VDD，晶体管P2的第二端耦接至电阻R2的第一端，且晶体管P2的控制端接收控制信号VD。电阻R1的第二端耦接至输出端O+，且电阻R2的第二端耦接至输出端O-。在校正模式下，控制信号VD具有低电平(例如为0V)。响应于此控制信号VD，晶体管P1与晶体管P2导通。如此，电阻R1可接收到供应电压VDD以调整输出端O+的电平，且电阻R2可接收到供应电压VDD以调整输出端O-的电平。在正常模式下，控制信号VD具有高电平(例如为相同于供应电压VDD的电平)。响应于此控制信号VD，晶体管P1与晶体管P2关闭。如此，电阻R1与电阻R2不影响输出端O+的电平与输出端O-的电平。

此外，晶体管P1与晶体管P2中每一者的基极(bulk)接收偏压电压VB。在校正模式或正常模式下，偏压电压VB的电平可约相同于输出端O+(与/或输出端O-)的电平。例如，在正常模式下，输出端O+(与/或输出端O-)的电平约为1.8～3.3V，故偏压电压VB的电平V2可约为1.8～3.3V。如先前所述，在正常模式下，晶体管P1与晶体管P2被关闭。晶体管P1与晶体管P2中每一者的基极耦接至一N型阱(未示出)，且晶体管P1与晶体管P2中每一者的第二端耦接至一P型掺杂区(未示出)。因此，藉由具有相近(或相同)于输出端O+(与/或输出端O-)的电平的偏压电压VB，可避免晶体管P1(与/或晶体管P2)内部的PN接面(未示出)被顺偏压而产生漏电流。换言之，在正常模式下，校正电路130可根据具有电平V2的偏压电压VB降低漏电流。

或者，在校正模式下，输出端O+(与/或输出端O-)的电平约为1.8V，故偏压电压VB的电平V1可约为1.8V，且晶体管P1与晶体管P2两者的控制端接收具有约为0V的控制信号VD。换言之，栅极-基极间的电压差约为1.8V，其为目前先进工艺(例如为22奈米、12奈米或更新工艺)下的晶体管可承受的压差。因此，藉由具有相近(或相同)于输出端O+(与/或输出端O-)的电平的偏压电压VB，可提升晶体管P1与晶体管P2的可靠度。在一些实施例中，晶体管P1与晶体管P2可为(但不限于)鳍式(fin)场效晶体管。

图2为根据本申请一些实施例绘制图1A中的电压产生电路120的示意图。在此例中，电压产生电路120操作为LDO稳压器，其包含误差放大器电路210、晶体管MN、电容C1、电容C2、电阻R3以及电阻R4。电容C1耦接于误差放大器电路210的输出端与地之间。晶体管MN的控制端(例如为栅极)耦接至电容C1以接收电压Vp，晶体管MN的第一端(例如为漏极)用以接收供应电压VDD，且晶体管MN的第二端(例如为源极)耦接至电阻R3的第一端并用以输出偏压电压VB。电容C2耦接于晶体管MN的第二端与地之间。电阻R3的第二端耦接至电阻R4的第一端并用以输出电压Vf，且电阻R4的第二端耦接至地。误差放大器电路210用以接收电压Vb以及电压Vf以产生电压Vp。在校正模式下，电压Vb被切换以具有电平V1。藉由调节电压Vb，电压产生电路120可产生具有电平V1的偏压电压VB。或者，在正常模式下，电压Vb被切换以具有电平V2。电压产生电路120可据此产生具有电平V2的偏压电压VB。

上述关于电压产生电路120的设置方式用于示例，且本申请并不以此为限。各种可在不同模式下产生对应电压的设置方式皆为本申请所涵盖的范围。

上述各个晶体管的导电类型(即P型或N型)用于示例，但本申请并不以此为限。可实施类似操作的各种导电类型的晶体管与其相对应的设置方式皆为本申请所涵盖的范围。

图3为根据本申请一些实施例绘制一种校正方法300的流程图。在一些实施例中，校正方法300可由(但不限于)图1A的发射器装置100实施。在一些实施例中，校正方法300可用于在测试阶段校正发射器装置100的共模输出电平，以模拟类似(或相同)实际应用环境的偏压条件。

在操作S310，产生偏压电压，其中偏压电压在校正模式产生具有第一电平，并在正常模式具有第二电平，且第一电平不同于第二电平。在操作S320，在校正模式下根据偏压电压以及控制信号校正第一输出端的电平与第二输出端的电平。

上述校正方法300的多个操作的说明可参考前述多个实施例，故于此不再赘述。上述多个操作仅为示例，并非限定需依照此示例中的顺序执行。在不违背本申请的各实施例的操作方式与范围下，在校正方法300下的各种操作当可适当地增加、替换、省略或以不同顺序执行。或者，在校正方法300下的一个或多个操作可以是同时或部分同时执行。

综上所述，本申请一些实施例中的发射器装置与校正方法可以避免测试用的校正电路产生漏电流并可提高内部组件的可靠度。如此一来，发射器装置可适合由先进工艺的晶体管实施。

虽然本申请的实施例如上所述，然而这些实施例并非用来限定本申请，本技术领域具有通常知识者可依据本申请的明示或隐含的内容对本申请的技术特征施以变化，凡此种种变化均可能属于本申请所寻求的专利保护范畴，换言之，本申请的专利保护范围须视本说明书的权利要求范围所界定者为准。

【符号说明】

100:发射器装置

101:媒介相关接口

102:电感性组件

110:发射器电路

120:电压产生电路

130:校正电路

140:控制逻辑电路

O+,O-:输出端

P1,P2:晶体管

R1,R2:电阻

Vb:电压

VB:偏压电压

VC,VD:控制信号

VDD:供应电压

VT1,VT2:共模电平

210:误差放大器电路

C1,C2:电容

MN:晶体管

R3,R4:电阻

Vf,Vp:电压

300:校正方法

S310,S320:操作。

Claims

1.一种发射器装置，包含：

一发射器电路，用以响应于一第一控制信号选择性地操作在一校正模式或一正常模式，其中该发射器电路具有一第一输出端与一第二输出端；

一电压产生电路，用以产生一偏压电压，其中该偏压电压在该校正模式具有一第一电平，并在该正常模式具有一第二电平，且该第一电平不同于该第二电平；以及

一校正电路，用以在该校正模式下根据该偏压电压以及一第二控制信号启动，以校正该第一输出端的电平与该第二输出端的电平。

2.根据权利要求1所述的发射器装置，其中，该第一输出端在该正常模式下具有一第三电平，该第二输出端在该正常模式下具有一第四电平，该校正电路用以在该校正模式下调整该第一输出端的电平至接近于该第三电平，并调整该第二输出端的电平至接近于该第四电平。

3.根据权利要求1所述的发射器装置，其中，该校正电路还用以在该正常模式下根据该偏压电压以及该第二控制信号关闭。

4.根据权利要求1所述的发射器装置，其中，该校正电路用以在该正常模式下根据具有该第二电平的该偏压电压降低该校正电路的一漏电流。

5.根据权利要求1所述的发射器装置，其中，该校正电路用以在该校正模式下根据该偏压电压以及该第二控制信号分别提供一第一阻抗与一第二阻抗至该第一输出端与该第二输出端。

6.根据权利要求1所述的发射器装置，其中，该校正电路包含：

一第一晶体管，用以在该校正模式下根据该第二控制信号导通，并在该正常模式下根据该偏压电压以及该第二控制信号关闭；

一第一电阻，耦接于该第一晶体管与该第一输出端之间；

一第二晶体管，用以在该校正模式下根据该第二控制信号导通，并在该正常模式下根据该偏压电压以及该第二控制信号关闭；以及

一第二电阻，耦接于该第二晶体管与该第二输出端之间。

7.根据权利要求6所述的发射器装置，其中，该第一晶体管与该第二晶体管中每一者的一基极用以接收该偏压电压。

8.一种校正方法，用以校正一发射器电路的一第一输出端的电平与一第二输出端的电平，其中该发射器电路响应于一第一控制信号选择性地操作在一校正模式或一正常模式，且该校正方法包含：

产生一偏压电压，其中该偏压电压在该校正模式具有一第一电平，并在该正常模式具有一第二电平，且该第一电平不同于该第二电平；以及

在该校正模式下根据该偏压电压以及一第二控制信号校正该第一输出端的电平与该第二输出端的电平。

9.根据权利要求8所述的校正方法，其中，该第一输出端在该正常模式下具有一第三电平，该第二输出端在该正常模式下具有一第四电平，且在该校正模式下根据该偏压电压以及该第二控制信号校正该第一输出端的电平与该第二输出端的电平包含：

在该校正模式下调整该第一输出端的电平至接近于该第三电平，并调整该第二输出端的电平至接近于该第四电平。

10.根据权利要求8所述的校正方法，其中，在该校正模式下根据该偏压电压以及该第二控制信号校正该第一输出端的电平与该第二输出端的电平包含：

在该校正模式下根据该偏压电压以及该第二控制信号分别提供一第一阻抗与一第二阻抗至该第一输出端与该第二输出端。