CN113555364A - 静态随机存取存储器元件及其制造方法 - Google Patents
静态随机存取存储器元件及其制造方法 Download PDFInfo
- Publication number
- CN113555364A CN113555364A CN202010428839.0A CN202010428839A CN113555364A CN 113555364 A CN113555364 A CN 113555364A CN 202010428839 A CN202010428839 A CN 202010428839A CN 113555364 A CN113555364 A CN 113555364A
- Authority
- CN
- China
- Prior art keywords
- layer
- metal
- transistor
- electrode layer
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 230000003068 static effect Effects 0.000 title claims abstract description 13
- 229910052751 metal Inorganic materials 0.000 claims abstract description 190
- 239000002184 metal Substances 0.000 claims abstract description 190
- 239000003990 capacitor Substances 0.000 claims abstract description 65
- 239000000463 material Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000010410 layer Substances 0.000 claims description 369
- 238000000034 method Methods 0.000 claims description 18
- 239000011229 interlayer Substances 0.000 claims description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims description 14
- 238000005240 physical vapour deposition Methods 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 238000010168 coupling process Methods 0.000 claims description 5
- 238000005859 coupling reaction Methods 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- 230000008878 coupling Effects 0.000 claims description 4
- 239000012530 fluid Substances 0.000 claims description 3
- 239000003989 dielectric material Substances 0.000 claims 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 229910052718 tin Inorganic materials 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004166 TaN Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910003481 amorphous carbon Inorganic materials 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910052758 niobium Inorganic materials 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- 229910052727 yttrium Inorganic materials 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
- H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明公开一种静态随机存取存储器元件及其制造方法，其中该静态随机存取存储器元件包括基底、第一晶体管、第二晶体管、金属内连线结构与电容器。金属内连线结构形成于第一与第二晶体管上，电容器设置于金属内连线结构内并耦接在第一晶体管与第二晶体管之间。电容器由下往上包括下金属层、第一电极层、介电层、第二电极层与上金属层。所述下金属层耦接所述第一晶体管的源极节点与所述第二晶体管的源极节点。下金属层与金属内连线结构中第n层的金属层是以同一层材料形成，其中n≥1；上金属层与金属内连线结构中第m层的金属层是以同一层材料形成，其中m≥n+1。
Description
技术领域
本发明涉及一种半导体存储器，且特别是涉及一种静态随机存取存储器元件及其制造方法。
背景技术
静态随机存取存储器(SRAM)属于挥发性半导体存储器装置。目前发展出由两个晶体管与电容器耦接的存储器元件。在此种存储器元件中，使用电容器作为储存组件。因此，如何增加电容器的电容以提升存储器元件的电性效能为目前业界持续努力的目标。
发明内容
本发明提供一种静态随机存取存储器元件，能大幅增进电容器的电容量。
本发明另提供一种静态随机存取存储器元件的制造方法，可在不增加额外光掩模与制作工艺的情况下，制造出具有高电容量的静态随机存取存储器元件。
本发明的一种静态随机存取存储器元件，包括基底、第一晶体管、第二晶体管、金属内连线结构与电容器。第一晶体管形成于基底上，所述第一晶体管包括第一栅极、第一源极节点和第一漏极节点。第二晶体管也形成于基底上，所述第二晶体管包括第二栅极、第二源极节点和第二漏极节点。金属内连线结构形成于第一与第二晶体管上，其中所述金属内连线结构包括多层金属层、多层层间介电(ILD)层与连接不同层金属层的多个介层窗。电容器设置于金属内连线结构内并耦接在第一晶体管与第二晶体管之间。所述电容器包括下金属层、第一电极层、介电层、第二电极层与上金属层。所述下金属层耦接所述第一源极节点与所述第二源极节点，且下金属层与金属内连线结构中第n层的金属层是以同一层材料形成，其中n≥1。上金属层设置在所述下金属层之上，且所述上金属层与金属内连线结构中第m层的金属层是以同一层材料形成，其中m≥n+1。第一电极层设置在下金属层与上金属层之间，第二电极层设置在上金属层与第一电极层之间，介电层则是介于第一电极层与第二电极层之间。
在本发明的一实施例中，上述静态随机存取存储器元件还可包括多个字符线(WL)分别耦接第一栅极与第二栅极，其中所述字符线与下金属层是以同一层材料形成。
在本发明的一实施例中，上述字符线的延伸方向与第一栅极的延伸方向一样，且上述字符线的延伸方向与第二栅极的延伸方向一样。
在本发明的一实施例中，上述金属内连线结构具有一开口，且所述电容器形成于所述开口内。
在本发明的一实施例中，上述第一电极层形成于开口的表面，介电层形成于第一电极层的表面，且第二电极层填满开口且覆盖上述介电层。
在本发明的一实施例中，上述电容器还具有延伸至开口以外的延伸部。
在本发明的一实施例中，上述上金属层的厚度比所述第m层的金属层的厚度薄。
在本发明的一实施例中，上述第一晶体管与上述第二晶体管分别为N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管中的一者与另一者。
本发明的一种静态随机存取存储器元件的制造方法，包括提供基底，再形成第一晶体管与第二晶体管，其中所述第一晶体管包括第一栅极、第一源极节点和第一漏极节点，且所述第二晶体管包括第二栅极、第二源极节点和第二漏极节点。形成覆盖第一与第二晶体管的内层介电层，并在内层介电层内形成耦接所述第一源极节点与所述第二源极节点的多个接触窗。在所述内层介电层上形成金属内连线结构，其中所述金属内连线结构包括多层金属层、多层层间介电(ILD)层与连接不同层的金属层的多个介层窗，且第n层的金属层的一部分是下金属层，其中n≥1。在所述金属内连线结构内形成一开口，所述开口底部露出所述下金属层。然后，于开口内形成电容器，其中所述电容器包括下金属层、形成于开口表面的第一电极层、形成于第一电极层表面的介电层、填满所述开口且覆盖介电层的第二电极层以及形成于第二电极层表面的上金属层，所述上金属层是第m层的金属层的一部分，其中m≥n+1。
在本发明的另一实施例中，形成上述开口的步骤包括在金属内连线结构上方形成多层掩模层，在所述多层掩模层上形成图案化光致抗蚀剂层，其中图案化光致抗蚀剂层具有对准下金属层的图案。然后，利用所述图案化光致抗蚀剂层作为掩模，将图案转移至多层掩模层，再利用所述多层掩模层作为掩模，将所述图案转移至金属内连线结构。之后移除所述图案化光致抗蚀剂层与所述多层掩模层。
在本发明的另一实施例中，形成上述第一电极层的方法包括有机金属气相沉积(MOCVD)。
在本发明的另一实施例中，形成上述第二电极层的方法包括超临界流体沉积(SFD)、物理气相沉积(PVD)或其组合。
在本发明的另一实施例中，形成上述电容器的步骤包括在金属内连线结构与下金属层上依序沉积所述第一电极层、所述介电层与所述第二电极层，图案化上述各层，再于第二电极层上形成所述上金属层。
在本发明的另一实施例中，图案化上述第二电极层、介电层与第一电极层的步骤包括保留开口以外的部分第二电极层、部分介电层与部分第一电极层，而形成所述电容器的延伸部。
在本发明的各个实施例中，上述介电层的材料包括高介电常数材料。
基于上述，本发明的电容器是形成于金属内连线结构中，因此其高度与金属内连线结构中的至少一层金属层与至少一个介层窗的总厚度相同，所以比传统形成在基底上与内层介电层厚度接近的电容器的表面积要大得多，进而可增进电容量。此外，由于电容器与晶体管之间的耦接是通过下金属层，所以与传统直接接触源极节点的电容器制作工艺相比，本发明的制作工艺条件更为宽松，并可整合至现有2晶体管-静态随机存取存储器(2transistor-static random-access memory，2T-SRAM)制作工艺中。另外，因为电容器的位置移到金属内连线结构，所以有空间设置连接栅极的金属字符线，进而降低阻抗，避免栅极供电能力发生转移(shift)问题。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1是本发明的第一实施例的一种静态随机存取存储器元件的剖面示意图；
图2A与图2B分别是第一实施例的静态随机存取存储器元件的两例之剖面示意图；
图3A至图3G是本发明的第二实施例的一种静态随机存取存储器元件的制造流程示意图。
符号说明
100、300:基底
102、302:第一晶体管
104、304:第二晶体管
106、324:金属内连线结构
106a、344:开口
108、354:电容器
108a、354a:延伸部
110、306a:第一栅极
112、308a:第一漏极节点
114、308b:第一源极节点
116、130、316a、316b:LDD区
118、312:栅介电层
120、314:间隙壁
122、318:元件隔离结构
124、306b:第二栅极
126、310a:第二源极节点
128、310b:第二漏极节点
1321～4、132N、3261～3、326N:金属层
1341～4、134N、3281～3、328N:ILD层
1361～3、136N、3301～2、330N:介层窗
1401～4、3341～3:中间层
142、320:内层介电层
144、322:接触窗
146、200、332:下金属层
148、346:第一电极层
150、348:介电层
152、350:第二电极层
154、202、352:上金属层
156、336:字符线
338:多层掩模层
340a:SiCN层
340b:SiCO层
340c:非晶碳层
340d:MLR SiON层
342:图案化光致抗蚀剂层
t1、t2:厚度
w1、w2:宽度
具体实施方式
下文列举一些实施例并配合所附附图来进行详细地说明，但所提供的实施例并非用以限制本发明所涵盖的范围。此外，附图仅以说明为目的，并未依照原尺寸作图，譬如各层的厚度并未按实际比例绘制。为了方便理解，下述说明中相同的元件将以相同的符号标示来说明。另外，关于文中所使用「包含」、「包括」、「具有」等等用语，均为开放性的用语；也就是指包含但不限于。而且，文中所提到的方向性用语，例如：「上」、「下」等，仅是用以参考附图的方向。因此，使用的方向性用语是用来说明，而并非用来限制本发明。
图1是依照本发明的第一实施例的一种静态随机存取存储器元件的剖面示意图。
请参照图1，第一实施例的静态随机存取存储器元件包括基底100、第一晶体管102、第二晶体管104、金属内连线结构106与电容器108。第一晶体管102形成于基底100上，所述第一晶体管102包括第一栅极110、第一漏极节点112和第一源极节点114。此外，第一晶体管102还可具有LDD((lightly doped drain)区116、栅介电层118与间隙壁120等结构，然而本发明并不限于此，在一实施例中，第一漏极节点112的表面和第一源极节点114的表面还可设置硅化金属层(未绘示)，以降低后续线路的阻值；间隙壁120可为单层或多层结构。第二晶体管104也形成于基底100上，并与第一晶体管102之间可经由元件隔离结构122(如STI)隔开。在本实施例中，第一晶体管102与第二晶体管104分别为N型金属氧化物半导体(NMOS)晶体管与P型金属氧化物半导体(PMOS)晶体管中的一者与另一者。所述第二晶体管104包括第二栅极124、第二源极节点126和第二漏极节点128。此外，第二晶体管104也可具有LDD区130、栅介电层118与间隙壁120等结构，然而本发明并不限于此，在一实施例中，第二源极节点126和第二漏极节点128的表面还可设置硅化金属层(未绘示)。在本实施例中，第一栅极110与第二栅极124合为传输栅(transmission gate)。金属内连线结构106形成于第一晶体管102与第二晶体管104上，其中金属内连线结构106包括多层金属层132N、多层层间介电(ILD)层134N与连接不同层金属层132N的多个介层窗136N，N为1以上的整数。以图1为例，金属内连线结构106包括四层金属层1321～4、四层ILD层1341～4与连接不同层金属层1321～3的多个介层窗1361～3，且于ILD层1341～4之间可设置材料不同的其他中间层1401～4，以利制作工艺的控制；例如ILD层1341～4的材料为SiCO、中间层1401～4的材料为SiCN，然而本发明并不限于此。另外，在第一、第二晶体管102、104与金属内连线结构106之间通常有内层介电层142与接触窗144，以连接两者。
请继续参照图1，电容器108是设置于金属内连线结构106内并耦接在第一晶体管102与第二晶体管104之间。举例来说，金属内连线结构106具有一开口106a，电容器108则形成于开口106a内。所述电容器108包括下金属层146、第一电极层148、介电层150、第二电极层152与上金属层154，属于金属-绝缘体-金属(metal-insulator-metal，MIM)电容器。所述下金属层146可经由接触窗144耦接第一源极节点114与第二源极节点126，且下金属层146可与金属内连线结构106中第n层的金属层132n是以同一层材料形成(n≥1)。上金属层154则设置在下金属层146之上，且上金属层154可与金属内连线结构106中第m层的金属层132m是以同一层材料形成(m≥n+1)。第一电极层148设置在下金属层146与上金属层154之间，第二电极层152设置在上金属层154与第一电极层148之间，介电层150则是介于第一电极层148与第二电极层152之间。以图1为例，下金属层146与第1层的金属层1321是以同一层材料形成，因此可整合至现有2晶体管-静态随机存取存储器(2transistor-static random-access memory，2T-SRAM)制作工艺中的后段制作工艺(BEOL)，而不需额外光掩模与制作工艺；上金属层154与第4层的金属层1324是以同一层材料形成，且由于制作工艺的关系，上金属层154的厚度t1会比第4层的金属层1324的厚度t2薄，但本发明并不限于此。从图1可得到，电容器108储存电容量的高度与金属内连线结构106中的两层金属层1322～3与三层介层窗1361～3的总厚度相同，比传统形成在基底100上与内层介电层142厚度接近的电容器的表面积要大得多，所以能增加其电容量。
在本实施例中，第一电极层148形成于开口106a的表面，介电层150形成于第一电极层148的表面，且第二电极层152填满开口106a并覆盖上述介电层150，其中第一电极层148的材料例如是Ti、TiN、Ta、TaN、Al、In、Nb、Hf、Sn、Zn、Zr、Cu、Y或其组合。介电层150的材料例如是高介电常数材料(high-k material)、氧化硅、氮化硅、氧化硅/氮化硅/氧化硅(ONO)或其组合；上述高介电常数材料例如氧化钽(Ta2O5)、氧化铝(Al2O3)、氧化铪(HfO2)、氧化钛(TiO2)、氧化锆(ZrO2)或其组合。第二电极层152的材料例如是Ti、TiN、Ta、TaN、Al、In、Nb、Hf、Sn、Zn、Zr、Cu、Y或其组合。在本实施例中，电容器108还具有延伸至开口106a以外的延伸部108a，可进一步增加电容器108的电容量。
在图1中，还设置了多个字符线(WL)156分别耦接第一栅极110与第二栅极124，且字符线156与下金属层146以及第1层的金属层1321均为同一层材料形成。此外，由于图1显示的是元件的剖面，所以即使看不出来，但是字符线156的延伸方向实际上可与第一栅极110/第二栅极124的延伸方向一样。这是因为电容器108的位置移到金属内连线结构106，所以有空间设置连接栅极(110/124)的金属字符线156，降低传统电容器的下电极直接接触第一源极节点114与第二源极节点126的阻抗，可藉此避免栅极供电能力发生转移(shift)与电容器漏电之问题。
图2A与图2B分别是第一实施例的静态随机存取存储器元件的两例之剖面示意图，其中使用与上一实施例相同的元件符号来表示相同或近似的构件，且相同或近似的构件也可参照上一实施例，不再赘述。
在图2A中，电容器108的下金属层200与金属内连线结构106中第2层的金属层1322是以同一层材料形成，其余构件与图1相同。因此，电容器108的下金属层200是经由接触窗144、金属层1321与介层窗1361耦接第一源极节点114与第二源极节点126。从图2A可得到，电容器108储存电容量的高度与金属内连线结构106中的一层金属层1323与两层介层窗1362～3的总厚度相同，所以电容器108的表面积仍比传统形成在基底100上与内层介电层142厚度接近的电容器的表面积要大，可增加其电容量。举例来说，内层介电层142的厚度如为0.28μm，其上方的一层金属层1323与两层介层窗1362～3的总厚度大概在0.49μm以上，所以电容量至少增加64％。
在图2B中，电容器108的上金属层202与金属内连线结构106中第3层的金属层1323是以同一层材料形成，其余构件与图1相同。从图2B可得到，电容器108储存电容量的高度与金属内连线结构106中的一层金属层1322与两层介层窗1361～2的总厚度相同，所以电容器108的表面积仍比传统与内层介电层142厚度接近的电容器的表面积要大，可增加其电容量。
图3A至图3G是依照本发明的第二实施例的一种静态随机存取存储器元件的制造流程示意图。
请先参照图3A，包括提供基底300，再形成第一晶体管302与第二晶体管304，其中第一晶体管302包括第一栅极306a、第一漏极节点308a和第一源极节点308b，且第二晶体管304包括第二栅极306b、第二源极节点310a和第二漏极节点310b。第一晶体管302与第二晶体管304的制作工艺可参照既有技术，因此在第一晶体管302与第二晶体管304中还可形成有栅介电层312、间隙壁314与LDD区316a、316b等构件。举例来说，可在具有元件隔离结构318(如STI)的基底300表面先依序形成栅介电层312与导体层(未绘示)，再定义出栅介电层312与前述第一栅极306a和第二栅极306b，并先在基底300内利用离子注入制作工艺形成LDD区316a、316b，再于第一栅极306a和第二栅极306b的侧壁形成间隙壁314，之后由于第一晶体管302与第二晶体管304分别为N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管中的一者与另一者，所以利用离子注入制作工艺分别形成不同导电型的第一漏极节点308a和第一源极节点308b以及第二源极节点310a和第二漏极节点310b。此外，还可在第一漏极节点308a和第一源极节点308b以及第二源极节点310a和第二漏极节点310b的表面形成硅化金属层(未绘示)，以利后续电性耦接。上述制作工艺仅为可施行的其中一种例子，还可根据晶体管所含的构件作相应地变化，而不局限于以上步骤与流程。
然后，请参照图3B，形成覆盖第一与第二晶体管302和304的内层介电层320，并在内层介电层320内形成耦接第一源极节点308b与第二源极节点310a的接触窗322。内层介电层320的材料例如是以四乙氧基硅烷(TEOS)为反应气体进行化学气相沉积法所形成的氧化硅、或选自硼磷硅玻璃(BPSG)、磷掺杂硅玻璃(PSG)、低介电常数(low k)材料等。在本实施例中，所形成的接触窗322还可作为个别连接第一栅极306a、第二栅极306b、第一漏极节点308a和第二漏极节点310b的接触窗。
之后，请参照图3C，在内层介电层320上形成金属内连线结构324，其包括多层金属层326N、多层层间介电(ILD)层328N与连接不同层金属层326N的多个介层窗330N，N为1以上的整数。在制作金属内连线结构324的过程中，可先完成电容器的下金属层332，其可与第n层的金属层326N一同制作(其中n≥1)，如图3C中的下金属层332是与第1层的金属层3261一同制作，所以下金属层332是第1层的金属层3261的一部分。在另一实施例中，下金属层332也可以与第2层的金属层3262的一同制作，得到如图2A的电容器，依此类推。此外，于ILD层3281～3之间可设置材料不同的其他中间层3341～3，以利制作工艺的控制，且其材料可参照上述实施例，故不再赘述。而且，在制作金属层3261时同时还可制作字符线(WL)336，其分别耦接第一栅极306a与第二栅极306b。由于连接第一栅极306a与第二栅极306b的字符线336是金属，所以能降低阻抗，以避免栅极供电能力发生转移问题。
然后，请参照图3D，为了形成能容置电容器的开口，可先在金属内连线结构324上方形成多层掩模层338，其可包括不同材料的膜层，以利后续蚀刻出开口。在一实施例中，多层掩模层338包括一层SiCN层340a、一层SiCO层340b、一层非晶碳(a-C)层340c与多层光致抗蚀剂(MLR)SiON层340d。然而，本发明并不限于此。随后，在多层掩模层338上形成图案化光致抗蚀剂层342，其中图案化光致抗蚀剂层342具有对准下金属层332的图案。
接着，请参照图3E，利用图案化光致抗蚀剂层342作为掩模，将图案转移至多层掩模层338，再利用多层掩模层338作为掩模，将所述图案转移至金属内连线结构324，以形成一开口344，所述开口334底部露出下金属层332。在本实施例中，开口344的宽度w1略大于下金属层332的宽度w2，然而本发明并不限于此。在另一实施例中，开口344的宽度w1可等于或小于下金属层332的宽度w2。
之后，请参照图3F，移除图案化光致抗蚀剂层(图3E中的342)与多层掩模层(图3E中的338)，或可保留部分材料如SiCN层340a和SiCO层340b。接着为了在开口344内形成电容器，先在金属内连线结构324与下金属层322上沉积第一电极层346，形成第一电极层346的方法例如是化学气相沉积法(CVD)、物理气相沉积法(PVD)或其组合，如有机金属气相沉积(MOCVD)；再沉积介电层348与第二电极层350，其中形成上述第二电极层350的方法例如是超临界流体沉积(SFD)、物理气相沉积(PVD)或其组合。而且，由于开口344的深宽比较大，较佳是先进行SFD沉积部分第二电极层，再利用PVD沉积剩下的第二电极层。至于第一电极层346、介电层348与第二电极层350可选的材料请参照上述实施例，故不再赘述。
随后，请参照图3G，图案化上述第二电极层350、介电层348与第一电极层346，再于第二电极层350上形成上金属层352，即完成电容器354的制作。所述上金属层352可与第m层的金属层326N一同制作(其中m≥n+1)，如图3G中的上金属层352是与第4层的金属层3264一同制作，所以上金属层352是第4层的金属层3264的一部分。也就是说，可先在第二电极层350上覆盖ILD层3284，并在其中形成介层窗3303与上述金属层3264，且于形成金属层3264的期间同时形成上述上金属层352。此外，在上述图案化步骤中，可保留开口344以外的部分第二电极层350、部分介电层348与部分第一电极层346，而形成电容器354的延伸部354a，以进一步增加电容量。
综上所述，本发明整合原有的2T-SRAM制作工艺，将电容器形成于金属内连线结构中，因此其高度比传统形成在基底上与内层介电层厚度接近的电容器的表面积要大得多，进而可增进电容量。而且，由于电容器与两个晶体管之间的耦接是通过下金属层，所以与传统直接接触源极节点的电容器制作工艺相比，本发明的制作工艺条件较宽松。同时，因为电容器的位置上移至金属内连线结构，所以有空间设置连接栅极的金属字符线，进而降低传统以多晶硅当作字符线的阻抗，如此一来能降低栅极供电能力发生转移的机率。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。
Claims (16)
1.一种静态随机存取存储器元件，其特征在于，包括：
基底；
第一晶体管，形成于所述基底上，所述第一晶体管包括第一栅极、第一源极节点和第一漏极节点；
第二晶体管，形成于所述基底上，所述第二晶体管包括第二栅极、第二源极节点和第二漏极节点；
金属内连线结构，形成于所述第一晶体管与所述第二晶体管上，其中所述金属内连线结构包括多数层金属层、多数层层间介电(ILD)层与连接不同层的所述金属层的多个介层窗；以及
电容器，设置于所述金属内连线结构内，并耦接在所述第一晶体管与所述第二晶体管之间，其中所述电容器包括：
下金属层，耦接所述第一源极节点与所述第二源极节点，所述下金属层与第n层的所述金属层是以同一层材料形成，其中n≥1；
上金属层，设置在所述下金属层之上，所述上金属层与第m层的所述金属层是以同一层材料形成，其中m≥n+1；
第一电极层，设置在所述下金属层与所述上金属层之间；
第二电极层，设置在所述上金属层与所述第一电极层之间；以及
介电层，介于所述第一电极层与所述第二电极层之间。
2.如权利要求1所述的静态随机存取存储器元件，还包括多个字符线，分别耦接所述第一栅极与所述第二栅极，其中所述字符线与所述下金属层是以同一层材料形成。
3.如权利要求2所述的静态随机存取存储器元件，其中所述多个字符线的延伸方向与所述第一栅极的延伸方向一样，且所述多个字符线的延伸方向与所述第二栅极的延伸方向一样。
4.如权利要求1所述的静态随机存取存储器元件，其中所述金属内连线结构具有一开口，且所述电容器形成于所述开口内。
5.如权利要求4所述的静态随机存取存储器元件，其中所述第一电极层形成于所述开口的表面，所述介电层形成于所述第一电极层的表面，且所述第二电极层填满所述开口且覆盖所述介电层。
6.如权利要求5所述的静态随机存取存储器元件，其中所述介电层的材料包括高介电常数材料。
7.如权利要求4所述的静态随机存取存储器元件，其中所述电容器具有延伸至所述开口以外的延伸部。
8.如权利要求1所述的静态随机存取存储器元件，所述上金属层的厚度比所述第m层的金属层的厚度薄。
9.如权利要求1所述的静态随机存取存储器元件，其中所述第一晶体管与所述第二晶体管分别为N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管中的一者与另一者。
10.一种静态随机存取存储器元件的制造方法，包括：
提供基底；
形成第一晶体管与第二晶体管，其中所述第一晶体管包括第一栅极、第一源极节点和第一漏极节点，且所述第二晶体管包括第二栅极、第二源极节点和第二漏极节点；
形成覆盖所述第一晶体管与所述第二晶体管的内层介电层；
在内层介电层内形成耦接所述第一源极节点与所述第二源极节点的多个接触窗；
在所述内层介电层上形成金属内连线结构，其中所述金属内连线结构包括多数层金属层、多数层层间介电(ILD)层与连接不同层的所述金属层的多个介层窗，且第n层的所述金属层的一部分是下金属层，其中n≥1；
在所述金属内连线结构内形成一开口，所述开口底部露出所述下金属层；以及
在所述开口内形成电容器，其中所述电容器包括所述下金属层、形成于所述开口的表面的第一电极层、形成于所述第一电极层的表面的介电层、填满所述开口且覆盖所述介电层的第二电极层以及形成于所述第二电极层的表面的上金属层，所述上金属层是第m层的所述金属层的一部分，其中m≥n+1。
11.如权利要求10所述的静态随机存取存储器元件的制造方法，其中形成所述开口的步骤包括：
在所述金属内连线结构上方形成多层掩模层；
在所述多层掩模层上形成图案化光致抗蚀剂层，所述图案化光致抗蚀剂层具有对准所述下金属层的图案；
利用所述图案化光致抗蚀剂层作为掩模，将所述图案转移至所述多层掩模层；
利用所述多层掩模层作为掩模，将所述图案转移至所述金属内连线结构；以及
移除所述图案化光致抗蚀剂层与所述多层掩模层。
12.如权利要求10所述的静态随机存取存储器元件的制造方法，其中形成所述第一电极层的方法包括有机金属气相沉积(MOCVD)。
13.如权利要求10所述的静态随机存取存储器元件的制造方法，其中所述介电层的材料包括高介电常数材料。
14.如权利要求10所述的静态随机存取存储器元件的制造方法，其中形成所述第二电极层的方法包括超临界流体沉积(SFD)、物理气相沉积(PVD)或其组合。
15.如权利要求10所述的静态随机存取存储器元件的制造方法，其中形成所述电容器的步骤包括：
在所述金属内连线结构与所述下金属层上依序沉积所述第一电极层、所述介电层与所述第二电极层；
图案化所述第二电极层、所述介电层与所述第一电极层；以及
在所述第二电极层上形成所述上金属层。
16.使如权利要求15所述的静态随机存取存储器元件的制造方法，其中图案化所述第二电极层、所述介电层与所述第一电极层的步骤包括保留所述开口以外的部分所述第二电极层、所述介电层与所述第一电极层，而形成所述电容器的延伸部。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW109113856A TWI730736B (zh) | 2020-04-24 | 2020-04-24 | 靜態隨機存取記憶體元件及其製造方法 |
| TW109113856 | 2020-04-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113555364A true CN113555364A (zh) | 2021-10-26 |
Family
ID=77517203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010428839.0A Pending CN113555364A (zh) | 2020-04-24 | 2020-05-20 | 静态随机存取存储器元件及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US11488965B2 (zh) |
| CN (1) | CN113555364A (zh) |
| TW (1) | TWI730736B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI775623B (zh) * | 2021-09-29 | 2022-08-21 | 力晶積成電子製造股份有限公司 | 電容器結構及其製造方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040000686A1 (en) * | 2002-06-26 | 2004-01-01 | Houston Theodore W. | Integrated dram process/structure using contact pillars |
| US20050082586A1 (en) * | 2003-10-20 | 2005-04-21 | Kuo-Chi Tu | MIM capacitor structure and method of manufacture |
| CN102074560A (zh) * | 2009-11-25 | 2011-05-25 | 瑞萨电子株式会社 | 半导体器件 |
| CN102254916A (zh) * | 2010-05-19 | 2011-11-23 | 瑞萨电子株式会社 | 半导体器件和制造半导体器件的方法 |
| JP2012019043A (ja) * | 2010-07-07 | 2012-01-26 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
| US20130271938A1 (en) * | 2011-10-07 | 2013-10-17 | Intel Corporation | Formation of dram capacitor among metal interconnect |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281535B1 (en) * | 1999-01-22 | 2001-08-28 | Agilent Technologies, Inc. | Three-dimensional ferroelectric capacitor structure for nonvolatile random access memory cell |
| US6849387B2 (en) | 2002-02-21 | 2005-02-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for integrating copper process and MIM capacitor for embedded DRAM |
| US7799675B2 (en) * | 2003-06-24 | 2010-09-21 | Sang-Yun Lee | Bonded semiconductor structure and method of fabricating the same |
| JP2004253730A (ja) * | 2003-02-21 | 2004-09-09 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
| US20060102957A1 (en) * | 2004-11-12 | 2006-05-18 | Jhon-Jhy Liaw | SER immune cell structure |
| JP2008218842A (ja) * | 2007-03-06 | 2008-09-18 | Toshiba Corp | 半導体記憶装置 |
| US7965540B2 (en) * | 2008-03-26 | 2011-06-21 | International Business Machines Corporation | Structure and method for improving storage latch susceptibility to single event upsets |
| TWI359422B (en) | 2008-04-15 | 2012-03-01 | Faraday Tech Corp | 2t sram and associated cell structure |
| CN103839917B (zh) * | 2012-11-27 | 2017-08-25 | 中芯国际集成电路制造(上海)有限公司 | Mim电容及其形成方法 |
| US9324780B2 (en) | 2013-11-01 | 2016-04-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metal-insulator-metal (MIM) capacitor structure including redistribution layer |
| KR20170114398A (ko) * | 2016-04-04 | 2017-10-16 | 에스케이하이닉스 주식회사 | 아날로그 캐패시터 |
| JP2018022769A (ja) * | 2016-08-03 | 2018-02-08 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US10020311B1 (en) * | 2017-08-02 | 2018-07-10 | Ap Memory Technology Corporation | Semiconductor memory device provided with DRAM cell including two transistors and common capacitor |
| US11075207B2 (en) * | 2017-09-29 | 2021-07-27 | Intel Corporation | SRAM using 2T-2S |
| TWI696268B (zh) * | 2019-01-04 | 2020-06-11 | 力晶積成電子製造股份有限公司 | 靜態隨機存取記憶體及其製作方法 |
| TWI713980B (zh) * | 2019-01-21 | 2020-12-21 | 力晶積成電子製造股份有限公司 | 記憶體結構及其製造方法 |
| TWI696285B (zh) * | 2019-05-02 | 2020-06-11 | 力晶積成電子製造股份有限公司 | 記憶體結構 |
| TWI696177B (zh) * | 2019-10-02 | 2020-06-11 | 力晶積成電子製造股份有限公司 | 用於雙電晶體靜態隨機存取記憶體的位元線結構 |
-
2020
- 2020-04-24 TW TW109113856A patent/TWI730736B/zh active
- 2020-05-20 CN CN202010428839.0A patent/CN113555364A/zh active Pending
- 2020-07-29 US US16/942,731 patent/US11488965B2/en active Active
-
2022
- 2022-09-15 US US17/945,104 patent/US11917804B2/en active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040000686A1 (en) * | 2002-06-26 | 2004-01-01 | Houston Theodore W. | Integrated dram process/structure using contact pillars |
| US20050082586A1 (en) * | 2003-10-20 | 2005-04-21 | Kuo-Chi Tu | MIM capacitor structure and method of manufacture |
| CN102074560A (zh) * | 2009-11-25 | 2011-05-25 | 瑞萨电子株式会社 | 半导体器件 |
| CN102254916A (zh) * | 2010-05-19 | 2011-11-23 | 瑞萨电子株式会社 | 半导体器件和制造半导体器件的方法 |
| JP2012019043A (ja) * | 2010-07-07 | 2012-01-26 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
| US20130271938A1 (en) * | 2011-10-07 | 2013-10-17 | Intel Corporation | Formation of dram capacitor among metal interconnect |
Also Published As
| Publication number | Publication date |
|---|---|
| US20210335796A1 (en) | 2021-10-28 |
| TWI730736B (zh) | 2021-06-11 |
| US11917804B2 (en) | 2024-02-27 |
| US20230014829A1 (en) | 2023-01-19 |
| US11488965B2 (en) | 2022-11-01 |
| TW202141702A (zh) | 2021-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7262108B2 (en) | Methods for forming resistors for integrated circuit devices | |
| US8536008B2 (en) | Manufacturing method of vertical channel transistor array | |
| US7611945B2 (en) | Method and resulting structure for fabricating DRAM capacitor structure | |
| US20050233519A1 (en) | Method of manufacturing semiconductor device | |
| US6072241A (en) | Semiconductor device with self-aligned contact and its manufacture | |
| US5998249A (en) | Static random access memory design and fabrication process featuring dual self-aligned contact structures | |
| CN113540096B (zh) | 静态随机存取存储器元件及其制造方法 | |
| KR100843143B1 (ko) | 반도체 소자 및 이의 제조 방법 | |
| US6784474B2 (en) | Semiconductor memory device and method for fabricating the same | |
| US11917804B2 (en) | Manufacturing method of SRAM device | |
| US20080251824A1 (en) | Semiconductor memory device and manufacturing method thereof | |
| US7456455B2 (en) | Semiconductor memory device and method for fabricating the same | |
| US20070170488A1 (en) | Capacitor of semiconductor device and method for fabricating the same | |
| US6316306B1 (en) | Memory cell array in a dynamic random access memory and method for fabricating the same | |
| US6653230B2 (en) | Semiconductor device having concave electrode and convex electrode and method of manufacturing thereof | |
| KR100892975B1 (ko) | 반도체 집적 회로 장치 및 그 제조방법 | |
| KR100274852B1 (ko) | 반도체장치 및 그 제조방법 | |
| US11682558B2 (en) | Fabrication of back-end-of-line interconnects | |
| CN116940111A (zh) | 一种半导体结构及其制备方法 | |
| KR101109888B1 (ko) | 반도체장치 및 그 제조방법 | |
| KR20070082674A (ko) | 반도체 소자의 제조방법 | |
| KR20000037824A (ko) | 반도체 소자의 커패시터 제조방법 | |
| KR20060136204A (ko) | 반도체 소자의 캐패시터 | |
| KR20000015547A (ko) | 반도체장치의 콘택 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |