CN113540041A - 对准标记及晶圆分片方法 - Google Patents

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Abstract

本发明提供一种对准标记及晶圆分片方法，其中，所述对准标记包括对位标记和切割标记，所述对位标记和所述切割标记均位于一晶圆的切割道区域内，且所述切割标记沿所述切割道区域内每条切割道的延伸方向贯穿所述切割道；所述对准标记在所述晶圆的金属层的图形化工艺中形成；所述晶圆分片方法沿所述切割标记切割所述晶圆，得到若干个芯片。本发明在金属层的图形化工艺中形成的对准标记包括沿切割道的延伸方向贯穿的切割标记，以作为晶圆分片过程中的切割切口，减少甚至避免了晶圆分片过程中金属层被切割时，卷边或部分脱离产生的金属碎屑影响芯片性能，同时，减少金属层与其他材料层在分片过程中因应力不同而产生的微裂痕，提高芯片性能。

Description

对准标记及晶圆分片方法
技术领域
本发明涉及集成电路制造技术领域，特别涉及一种对准标记及晶圆分片方法。
背景技术
在半导体制造工艺中，一块晶圆包括多个相同结构的芯片，芯片与芯片之间的区域为切割道，用于芯片的分片切割以及放置半导体制作工艺过程中所需的各种标记（包括测试标记或对位标记等）。
根据半导体制程的不同，切割道中的标记可以选用不同的材质形成并保留在晶圆上。例如，为了保证层与层之间的对位精度必须用到对位标记，且曝光机精准对位的对位标记通常选用金属铝形成并放置于切割道中。在进行分片切割工艺时，切割道内保留的金属铝与其他非金属材料一同被切割，然而，金属铝与其他非金属材料的粘合力较小，且金属铝较软，具有延展性较高，切割性较差的特点，因此，在切割时中金属铝可能出现卷边或部分脱落的情况，切割产生的金属碎屑可能会溅射到芯片区并影响芯片的电性能，同时，由于金属铝与其他非金属材料的应力不同，分片切割过程中晶圆内部可能会产生微裂痕，这些微裂痕有可能扩展到芯片的功能区并影响芯片性能。
鉴于此，需要一种结构及方法减少或避免金属材料在分片切割过程中对芯片性能产生的影响。
发明内容
本发明的目的在于提供一种对准标记及晶圆分片方法，减少了切割道内的金属材料，减少或避免了分片过程中金属材料对芯片性能产生影响。
为了达到上述目的，本发明提供了一种对准标记，包括对位标记和切割标记，所述对位标记和所述切割标记均位于一晶圆的切割道区域内，且所述切割标记沿所述切割道区域内每条切割道的延伸方向贯穿所述切割道；
所述对准标记在所述晶圆的金属层的图形化工艺中形成。
可选的，所述切割标记呈条形结构。
可选的，所述切割标记贯穿所述对位标记。
可选的，所述切割标记的宽度范围为0.5μm~2μm。
相应地，本发明还提供一种晶圆分片方法，包括：
提供一晶圆，所述晶圆上形成有金属层；
进行金属层的图形化工艺，在所述晶圆的切割道区域形成对准标记，所述对准标记包括对位标记和切割标记，其中，所述切割标记沿所述切割道区域内每条切割道的延伸方向贯穿所述切割道；
沿所述切割标记切割所述晶圆，得到若干个芯片。
可选的，所述对位标记和所述切割标记在同一图形化工艺中形成。
可选的，所述晶圆上还形成有层间介质层，所述金属层位于所述层间介质层上。
可选的，所述切割标记为形成在所述金属层内并暴露所述层间介质层的条形凹槽。
可选的，沿所述切割标记切割所述晶圆的过程包括：以所述条形凹槽为切口依次切割所述层间介质层及所述晶圆。
可选的，所述条形凹槽的宽度范围为0.5μm~2μm。
可选的，所述对位标记的中心位于所述切割标记的中心轴线上。
可选的，所述金属层的材料包括金属铝。
综上所述，本发明提供一种对准标记及晶圆分片方法，其中，所述对准标记包括对位标记和切割标记，所述对位标记和所述切割标记均位于一晶圆的切割道区域内，且所述切割标记沿所述切割道区域内每条切割道的延伸方向贯穿所述切割道；所述对准标记在所述晶圆的金属层的图形化工艺中形成；所述晶圆分片方法沿所述切割标记切割所述晶圆，得到若干个芯片。本发明在金属层的图形化工艺中形成的对准标记包括沿切割道的延伸方向贯穿的切割标记，以作为晶圆分片过程中的切割切口，减少甚至避免了晶圆分片过程中金属层被切割时，卷边或部分脱离产生的金属碎屑影响芯片性能，同时，减少金属层与其他材料层在分片过程中因应力不同而产生的微裂痕，提高芯片性能。
附图说明
本领域的普通技术人员应当理解，提供的附图用于更好地理解本发明，而不对本发明的范围构成任何限定。
图1为本发明一实施例提供的对准标记的结构示意图。
图2为图1中P区域放大后的结构示意图。
图3为图1中沿OO’方向的部分剖面结构示意图。
其中，附图标记如下：
100-衬底；200-层间介质层；300-金属层；X1-器件单元区；X2-切割道区域；A1-切割标记；A2-对位标记。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1~图3为本发明一实施例提供的对准标记的结构示意图，且图2为图1中P区域放大后的结构示意图，图3为图1中所述晶圆沿OO’方向的部分剖面结构示意图。参阅图1~图3，本实施例提供了一种对准标记，包括对位标记A2和切割标记A1，所述对位标记A2和所述切割标记A1均位于一晶圆的切割道区域X2内，且所述切割标记A1沿所述切割道区域X2内每条切割道的延伸方向（即图1中的Z1或Z2方向）贯穿所述切割道；所述对准标记在所述晶圆的金属层300的图形化工艺中形成。
继续参阅图1和图3，所述晶圆的切割道区域X2包括若干条横向切割道（即沿图1中Z1方向延伸的切割道）和若干条纵向切割道（即沿图1中Z2方向延伸的切割道），每条所述横向切割道和所述纵向切割道内均设置有所述切割标记A1，且所述切割标记A1呈条形结构。可选的，所述切割标记A1的宽度范围为0.5μm~2μm。
参阅图2，所述晶圆的切割道区域X2内，所述切割标记A1贯穿所述对位标记A2。本实施例中，所述对位标记A2的中心位于所述切割标记A1的中心轴线上，且所述对位标记A2与所述切割标记A1均位于所述切割道区域X2的中心轴线上，在本发明的其他实施例中，所述对位标记A2与所述切割标记A1在所述切割道区域X2内的位置可以分别根据实际需要进行调整，例如，所述对位标记A2与所述切割标记A1在所述切割道区域X2内相互分离，本发明对此不作限制。本实施例中，所述对位标记A2为ASML曝光机用标准对位标记，在本发明的其他实施例中，所述对位标记可以根据所述金属层300的图形化工艺所采用的曝光机类型进行调整，所述标准对位标记的具体形状也可以根据工艺要求进行选择，本发明对此不作限制。
需要说明的是，所述对位标记A2与所述切割标记A1均是通过刻蚀所述金属层300而成的两种图形化沟槽，因此，图2中所述对位标记A2与所述切割标记A1的重叠部分为两种图形化沟槽的连接处。
相应地，本发明还提供一种晶圆分片方法，包括：
步骤S01：提供一晶圆，所述晶圆上形成有金属层；
步骤S02：进行金属层的图形化工艺，在所述晶圆的切割道区域形成对准标记，所述对准标记包括对位标记和切割标记，其中，所述切割标记沿所述切割道区域内每条切割道的延伸方向贯穿所述切割道；
步骤S03：沿所述切割标记切割所述晶圆，得到若干个芯片。
下面结合图1-图3详细说明本实施例所述的晶圆分片方法。
首先，参阅图1和图3，执行步骤S01，提供一晶圆，所述晶圆上形成有金属层300。本实施例中，所述晶圆包括衬底100，所述衬底100包括器件单元区X1和切割道区域X2，所述衬底100和所述金属层300之间还形成有层间介质层200。所述衬底100为硅衬底，所述层间介质层200为氧化硅层，所述金属层300的材料包括金属铝，在本发明的其他实施例中，所述衬底100的材料还可以是锗硅衬底、Ⅲ-Ⅴ族元素化合物衬底、碳化硅衬底或其叠层结构，或绝缘体上硅结构，也可以是金刚石衬底或本领域技术人员公知的其他半导体材料衬底，所述层间介质层200的材料可以根据实际需要进行调整，所述衬底100和所述层间介质层200之间还可以包括其他半导体结构，本发明对此不作限制。
参阅图1，本实施例中，所述晶圆的切割道区域X2包括若干条横向切割道（即沿图1中Z1方向延伸的切割道）和若干条纵向切割道（即沿图1中Z2方向延伸的切割道），每条所述横向切割道和所述纵向切割道内均设置有所述切割标记A1。
随后，参阅1-图3，执行步骤S02，进行金属层的图形化工艺，在所述晶圆的切割道区域X2形成对准标记，所述对准标记包括对位标记A2和切割标记A1，其中，所述切割标记A1沿所述切割道区域X2内每条切割道的延伸方向贯穿所述切割道。具体的，所述金属层300的图形化工艺的过程包括：在所述金属层300表面形成图案化的光刻胶层（图中未示出）；以所述图案化的光刻胶层为掩模刻蚀所述金属层300至暴露部分层间介质层200，以形成所述对准标记。可选的，所述对位标记A2和所述切割标记A1在同一图形化工艺中形成，即所述对位标记A2和所述切割标记A1均形成于所述金属层300的图形化工艺。所述切割标记A1为形成在所述金属层300内并暴露所述层间介质层200的条形凹槽，可选的，所述条形凹槽的宽度范围为0.5μm~2μm。本实施例中，所述对位标记A2的中心位于所述切割标记A1的中心轴线上。
接着，执行步骤S03，沿所述切割标记A1切割所述晶圆，得到若干个芯片。由于所述切割标记A1为暴露所述层间介质层200的条形凹槽，且所述切割标记A1的延伸方向与其所在切割道的延伸方向相同，因此，沿所述切割标记A1切割所述晶圆的过程包括：以所述条形凹槽为切口依次切割所述层间介质层200及所述晶圆。在上述过程中，所述金属层300不会被切割，从而减少或避免所述金属层300出现卷边或部分脱离的情况，进而减少切割产生的金属碎屑因溅射到器件单元区X1而影响芯片电性能的情况。同时，在切割过程中，所述金属层300与所述层间介质层200之间因应力不同而产生的微裂痕也会减少，从而减少了微裂痕对芯片性能产生的负面影响。
综上，本发明提供一种对准标记及晶圆分片方法，其中，所述对准标记包括对位标记和切割标记，所述对位标记和所述切割标记均位于一晶圆的切割道区域内，且所述切割标记沿所述切割道区域内每条切割道的延伸方向贯穿所述切割道；所述对准标记在所述晶圆的金属层的图形化工艺中形成；所述晶圆分片方法沿所述切割标记切割所述晶圆，得到若干个芯片。本发明在金属层的图形化工艺中形成的对准标记包括沿切割道的延伸方向贯穿的切割标记，以作为晶圆分片过程中的切割切口，减少甚至避免了晶圆分片过程中金属层被切割时，卷边或部分脱离产生的金属碎屑影响芯片性能，同时，减少金属层与其他材料层在分片过程中因应力不同而产生的微裂痕，提高芯片性能。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (12)

1.一种对准标记，其特征在于，包括对位标记和切割标记，所述对位标记和所述切割标记均位于一晶圆的切割道区域内，且所述切割标记沿所述切割道区域内每条切割道的延伸方向贯穿所述切割道；
所述对准标记在所述晶圆的金属层的图形化工艺中形成。
2.根据权利要求1所述的对准标记，其特征在于，所述切割标记呈条形结构。
3.根据权利要求1或2所述的对准标记，其特征在于，所述切割标记贯穿所述对位标记。
4.根据权利要求1或2所述的对准标记，其特征在于，所述切割标记的宽度范围为0.5μm~2μm。
5.一种晶圆分片方法，其特征在于，包括：
提供一晶圆，所述晶圆上形成有金属层；
进行金属层的图形化工艺，在所述晶圆的切割道区域形成对准标记，所述对准标记包括对位标记和切割标记，其中，所述切割标记沿所述切割道区域内每条切割道的延伸方向贯穿所述切割道；
沿所述切割标记切割所述晶圆，得到若干个芯片。
6.根据权利要求5所述的晶圆分片方法，其特征在于，所述对位标记和所述切割标记在同一图形化工艺中形成。
7.根据权利要求6所述的晶圆分片方法，其特征在于，所述晶圆上还形成有层间介质层，所述金属层位于所述层间介质层上。
8.根据权利要求7所述的晶圆分片方法，其特征在于，所述切割标记为形成在所述金属层内并暴露所述层间介质层的条形凹槽。
9.根据权利要求8所述的晶圆分片方法，其特征在于，沿所述切割标记切割所述晶圆的过程包括：以所述条形凹槽为切口依次切割所述层间介质层及所述晶圆。
10.根据权利要求8所述的晶圆分片方法，其特征在于，所述条形凹槽的宽度范围为0.5μm~2μm。
11.根据权利要求5所述的晶圆分片方法，其特征在于，所述对位标记的中心位于所述切割标记的中心轴线上。
12.根据权利要求5所述的晶圆分片方法，其特征在于，所述金属层的材料包括金属铝。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI250635B (en) * 2004-11-08 2006-03-01 Siliconware Precision Industries Co Ltd Test method of singulation of semiconductor packages and circuit board of the semiconductor packages
CN101554756A (zh) * 2008-04-10 2009-10-14 中芯国际集成电路制造(上海)有限公司 一种可提高切割成品率的切割道
US20110089581A1 (en) * 2009-10-19 2011-04-21 Victor Pol Semiconductor wafer having scribe lane alignment marks for reducing crack propagation
CN105514150A (zh) * 2016-01-22 2016-04-20 英麦科（厦门）微电子科技有限公司 一种防止开裂的晶圆结构及划片方法
CN111584456A (zh) * 2020-05-08 2020-08-25 武汉华星光电半导体显示技术有限公司 覆晶薄膜
CN111900080A (zh) * 2019-05-05 2020-11-06 山东浪潮华光光电子股份有限公司 一种led芯片的切割方法
CN113097135A (zh) * 2019-12-23 2021-07-09 格科微电子（上海）有限公司 提高晶圆切割性能的方法及晶圆结构

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI250635B (en) * 2004-11-08 2006-03-01 Siliconware Precision Industries Co Ltd Test method of singulation of semiconductor packages and circuit board of the semiconductor packages
TW200616196A (en) * 2004-11-08 2006-05-16 Siliconware Precision Industries Co Ltd Test method of singulation of semiconductor packages and circuit board of the semiconductor packages
CN101554756A (zh) * 2008-04-10 2009-10-14 中芯国际集成电路制造(上海)有限公司 一种可提高切割成品率的切割道
US20110089581A1 (en) * 2009-10-19 2011-04-21 Victor Pol Semiconductor wafer having scribe lane alignment marks for reducing crack propagation
CN105514150A (zh) * 2016-01-22 2016-04-20 英麦科（厦门）微电子科技有限公司 一种防止开裂的晶圆结构及划片方法
CN111900080A (zh) * 2019-05-05 2020-11-06 山东浪潮华光光电子股份有限公司 一种led芯片的切割方法
CN113097135A (zh) * 2019-12-23 2021-07-09 格科微电子（上海）有限公司 提高晶圆切割性能的方法及晶圆结构
CN111584456A (zh) * 2020-05-08 2020-08-25 武汉华星光电半导体显示技术有限公司 覆晶薄膜

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