CN113535605A - 存储装置及其操作方法 - Google Patents

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Abstract

本公开涉及一种具有提高的操作速度的存储装置，该存储装置可以包括：主存储器，被配置为存储第一元数据至第N元数据；高速缓存存储器，包括分别与存储第一元数据至第N元数据的区域相对应的第一专用区域至第N专用区域；以及处理器，被配置为将第一元数据至第N元数据之中的、根据从主机提供的请求而访问的数据分别存储在第一专用区域至第N专用区域中。可以根据响应于请求访问第一元数据至第N元数据中的每一个的次数来确定第一专用区域至第N专用区域的大小。

Description

存储装置及其操作方法
相关申请的交叉引用
本申请要求于2020年4月13日向韩国知识产权局提交的申请号为10-2020-0044768的韩国专利申请的优先权，其全部公开内容通过引用并入本文。
技术领域
本公开涉及一种电子装置，且更特别地，涉及一种存储装置及操作该存储装置的方法。
背景技术
存储装置是在诸如计算机或智能电话的主机装置的控制下存储数据的装置。存储装置可以包括存储数据的存储器装置和控制该存储器装置的存储器控制器。存储器装置可以包括易失性存储器装置、非易失性存储器装置或这两者。
易失性存储器装置可以是仅在供应电力时存储数据并且在电源断开时丢失所存储的数据的装置。易失性存储器装置可以包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
非易失性存储器装置是即使断电也不丢失数据的装置。非易失性存储器装置包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器等。
发明内容
本公开的实施例提供一种具有提高的操作速度的存储装置及操作该存储装置的方法。
根据本公开的实施例的一种控制非易失性存储器的存储器控制器可以包括：主存储器，被配置为存储映射数据和有效页面表，该映射数据包括由主机提供的逻辑地址和存储器装置的物理地址之间的对应关系，并且该有效页面表包括在物理地址处存储的数据是否为有效数据的指示；高速缓存存储器，包括分别与该映射数据和该有效页面表相对应的第一专用区域和第二专用区域；以及处理器，被配置为从主存储器中请求与根据主机的请求而输入的逻辑地址相对应的映射数据和与根据主机的请求而输入的逻辑地址相对应的物理地址的有效页面表，其中与根据主机的请求而输入的逻辑地址相对应的映射数据被高速缓存在第一专用区域中，并且与根据主机的请求而输入的逻辑地址相对应的物理地址的有效页面表被高速缓存在第二专用区域中。
根据本公开的实施例的一种存储器控制器可以包括：主存储器，被配置为存储第一元数据和第二元数据；高速缓存存储器，包括分别对应于第一元数据和第二元数据的第一专用区域和第二专用区域；以及处理器，被配置为控制高速缓存存储器以将第一元数据和第二元数据之中的、响应于来自主机的请求而访问的数据分别存储在第一专用区域和第二专用区域中。
根据本公开的实施例的一种存储装置可以包括：主存储器，被配置为存储第一元数据至第N元数据；高速缓存存储器，包括分别与主存储器中存储第一元数据至第N元数据的区域相对应的第一专用区域至第N专用区域；以及处理器，被配置为将第一元数据至第N元数据之中的、根据从主机提供的请求而访问的数据分别高速缓存在第一专用区域至第N专用区域中，其中根据响应于请求将访问第一元数据至第N元数据中的每一个的次数来确定第一专用区域至第N专用区域的大小。
根据本技术，提供一种具有提高的操作速度的存储装置及操作该存储装置的方法。
附图说明
图1示出根据本公开的实施例的存储装置。
图2是存储装置的映射更新操作的流程图。
图3示出对图2的L2P映射数据的读取-修改-写入操作。
图4示出图2的旧物理地址的有效页面表(VPT)的读取-修改-写入。
图5示出图2的新物理地址的VPT的读取-修改-写入。
图6示出诸如可以在图1的存储装置中使用的高速缓存存储器。
图7示出根据第一实施例的图1的高速缓存存储器。
图8示出根据第二实施例的图1的高速缓存存储器。
图9示出根据第三实施例的图1的高速缓存存储器。
图10示出根据第四实施例的图1的高速缓存存储器。
图11示出图1的存储器装置。
图12示出图11的存储块中的任意一个的配置。
图13示出图1的存储器控制器的实施例。
图14示出应用根据本公开的实施例的存储装置的存储卡系统。
图15示出应用根据本公开的实施例的存储装置的固态驱动器(SSD)系统。
图16示出应用根据本公开的实施例的存储装置的用户系统。
具体实施方式
根据在本说明书或本申请中所公开的概念的实施例的具体结构或功能描述仅被示出以描述根据本公开的概念的实施例。根据本公开的概念的实施例可以以各种形式来实施，并且该描述不限于本说明书或本申请中描述的实施例。
图1是根据本公开的实施例的存储装置50的示图。
存储装置50可以包括存储器装置100和控制存储器装置的操作的存储器控制器200。存储装置50可以是在主机400的控制下存储数据的装置。主机400可以是例如蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐系统。
根据提供与主机400的通信的主机接口，存储装置50可以被制造为各种类型的存储装置的一种。例如，存储装置50可以被配置为以下任意一种：SSD，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型SD形式的安全数字卡，通用串行总线(USB)存储装置，通用闪存(UFS)装置，个人计算机存储卡国际协会(PCMCIA)卡型存储装置，外围组件互连(PCI)卡型存储装置，高速PCI(PCI-E)卡型存储装置，紧凑式闪存(CF)卡，智能媒体卡和记忆棒。
存储装置50可以被制造为各种类型的封装中的任意一种。例如，存储装置50可以被制造为以下任意一种：堆叠封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)以及晶圆级堆叠封装(WSP)。
存储器装置100可以存储数据。存储器装置100在存储器控制器200的控制下进行操作。存储器装置100可以包括存储器单元阵列(未示出)，该存储器单元阵列包括存储数据的多个存储器单元。
存储器单元中的每一个可以被配置为存储一个数据位的单层单元(SLC)、存储两个数据位的多层单元(MLC)、存储三个数据位的三层单元(TLC)或能够存储四个数据位的四层单元(QLC)。
存储器单元阵列(未示出)可以包括多个存储块。存储块可以包括多个页面。在实施例中，页面可以是用于将数据存储在存储器装置100中或读取存储在存储器装置100中的数据的单位。存储块可以是用于擦除存储器装置100中的数据的单位。
在实施例中，存储器装置100可以包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率第四代(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移力矩随机存取存储器(STT-RAM)等。在本说明书中，为了便于描述，假设存储器装置100包括NAND闪速存储器。
存储器装置100被配置为从存储器控制器200接收命令和地址，并访问存储器单元阵列中的由地址选择的区域。存储器装置100可以对由地址选择的区域执行由命令指示的操作。例如，存储器装置100可以执行写入操作(编程操作)、读取操作和擦除操作。在编程操作期间，存储器装置100可以将数据编程在由地址选择的区域中。在读取操作期间，存储器装置100可以从由地址选择的区域中读取数据。在擦除操作中，存储器装置100可以擦除由地址选择的区域中存储的数据。
存储器控制器200可以控制存储装置50的全部操作。
当向存储装置50施加电力时，存储器控制器200可以运行固件(FW)。当存储器装置100是闪速存储器装置时，固件(FW)可以包括控制与主机400的通信的主机接口层(HIL)、控制存储器控制器200和主机400之间的通信的闪存转换层(FTL)、以及控制与存储器装置100的通信的闪存接口层(FIL)。
在实施例中，存储器控制器200可以从主机300接收数据和逻辑块地址(LBA)，并且可以将LBA转换为指示存储或待存储存储器装置100中包括的数据的存储器单元的地址的物理块地址(PBA)。在本说明书中，LBA和“逻辑地址”可以具有相同的含义。在本说明书中，PBA和“物理地址”可以具有相同的含义。
存储器控制器200可以根据主机400的请求控制存储器装置100以执行编程操作、读取操作或擦除操作。在编程操作期间，存储器控制器200可以向存储器装置100提供写入命令、PBA和数据。在读取操作期间，存储器控制器200可以向存储器装置100提供读取命令和PBA。在擦除操作期间，存储器控制器200可以向存储器装置100提供擦除命令和PBA。
在实施例中，存储器控制器200可以生成命令、地址和数据，而与来自主机400的请求无关，并且将命令、地址和数据传输到存储器装置100。例如，存储器控制器200可以在执行损耗均衡、读取回收、垃圾收集等的过程中向存储器装置100提供用于执行读取操作和编程操作的命令、地址和数据。
在实施例中，存储器控制器200可以控制两个或更多个存储器装置100。在这种情况下，存储器控制器200可以根据交错方法来控制存储器装置100，以提高操作性能。交错方法可以是控制至少两个存储器装置100彼此重叠的操作的方法。
主存储器300可以临时存储从主机400提供的数据，或者可以临时存储从存储器装置100读取的数据。在实施例中，主存储器300可以是易失性存储器装置。例如，主存储器300可以是动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)。
在实施例中，主存储器300可以读取存储器装置100中存储的元数据并存储所读取的元数据。
元数据可以是包括控制存储装置50所需的各种设置信息的数据。例如，元数据可以包括坏块数据和待由存储器控制器200的处理器210运行的固件数据，该坏块数据是关于存储器装置100中包括的多个存储块之中的坏块的信息。
在实施例中，元数据可以包括指示由主机400提供的逻辑地址与存储器装置100中包括的存储器单元的物理地址之间的对应关系的映射数据(即，逻辑到物理(L2P)映射数据)，并且包括指示存储器装置100中包括的页面中存储的数据是否为有效数据的有效页面表(VPT)数据。在实施例中，有效页面表数据可以被包括在一个或多个有效页面表中，其中有效页面表可以是位图形式的数据，有效页面表的位分别指示以4KB为单位存储在存储器装置100的相应页面中的数据是否有效。
在实施例中，元数据还可以包括：读取计数数据，指示对存储器装置100中包括的存储块执行的读取操作的次数；循环数据，指示存储器装置100中包括的存储块的擦除次数；热/冷数据，指示存储器装置100中包括的页面中存储的数据是热数据还是冷数据；以及日志数据，指示映射数据的变更内容。
在实施例中，主存储器300中存储的元数据可以包括针对每种类型而具有不同类型的数据结构的数据块。例如，元数据对于其每种类型可以具有不同的数据大小。因此，主存储器300中存储的元数据的大小对于其每种类型可以是不同的。
在本公开的实施例中，存储器控制器200可以包括处理器210和高速缓存存储器220。
处理器210可以控制存储器控制器200的全部操作。处理器210可以运行固件(FW)。处理器210可以执行访问存储器装置100所需的操作。例如，处理器210可以向存储器装置100提供命令，并且控制存储器装置100和主存储器300以执行与该命令相对应的操作。
例如，当从主机400接收到写入请求时，处理器210可以将与该写入请求相对应的逻辑地址转换为物理地址，并且可以将指示该逻辑地址和该物理地址之间的对应关系的映射数据存储在主存储器300中。
为了存储映射数据，处理器210可以从主存储器300读取映射段，该映射段包括针对由主机400提供的逻辑地址的映射信息。此后，处理器210可以在映射段中记录与逻辑地址相对应的物理地址，并将记录有物理地址的映射段再次存储在主存储器300中。
在实施例中，可以更新主存储器300中存储的映射数据。例如，当接收到包括待写入到先前写入的逻辑地址的新数据的写入请求时，针对逻辑地址的先前存储的数据变为无效数据，与逻辑地址相对应的物理地址可以改变，并且映射数据必须相应地更新。进一步地，当通过诸如垃圾收集、读取回收和损耗均衡的各种后台操作来改变存储数据的位置时，可以更新映射数据。稍后将参照图2更详细地描述映射数据的更新，即映射更新。
高速缓存存储器220可以存储由处理器210从主存储器300访问的数据。高速缓存存储器220的容量可以小于主存储器300的容量。在实施例中，高速缓存存储器220可以是易失性存储器装置。例如，主存储器300可以是动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)。高速缓存存储器220可以是具有比主存储器300的操作速度更快的操作速度的存储器。
由于高速缓存存储器220的容量小于主存储器300的容量，因此高速缓存存储器220可以存储由处理器210从主存储器300中存储的元数据之中访问的元数据。将来自主存储器300中存储的数据之中的、存储在特定地址中的数据存储在高速缓存存储器220中被称为高速缓存。
当高速缓存存储器220存储待由处理器210从主存储器300访问的数据时，高速缓存存储器220可以将相应数据提供给处理器210。由于高速缓存存储器220的操作速度比主存储器300的操作速度快，因此当将待由处理器210访问的数据存储在高速缓存存储器220中时，处理器210可以比从主存储器300获得数据更快地获得数据。将待由处理器210访问的数据存储在高速缓存存储器220中的情况称为高速缓存命中，将待由处理器210访问的数据没有存储在高速缓存存储器220中的情况称为高速缓存未命中。随着高速缓存命中发生的次数增加，由处理器210处理的操作的速度可以提高。
高速缓存存储器220可以被分类为直接映射高速缓存、组相联高速缓存和全相联高速缓存中的一个。
在直接映射高速缓存中，主存储器300中的多个位置与高速缓存存储器220中的一个位置具有多对一(n:1)对应关系。即，在直接映射高速缓存中，预先映射并固定了可以高速缓存来自主存储器300的特定地址的数据的高速缓存存储器220的地址，并且主存储器300中的多个地址被预先映射并固定到高速缓存存储器220中的每个地址。需要直接映射高速缓存来搜索高速缓存存储器220中的仅一个地址，以确定是否已经发生高速缓存命中。
在全相联高速缓存中，在高速缓存存储器220的地址与主存储器的地址之间没有固定的映射，并且高速缓存存储器220的任何地址都可以高速缓存主存储器300的任何地址中存储的数据。需要全相联高速缓存来搜索高速缓存存储器220中的所有地址，以确定是否已经发生高速缓存命中。
组相联高速缓存是直接映射高速缓存和全相联高速缓存之间的中间形式，并且通过将高速缓存存储器220划分为多个高速缓存组来管理缓存存储器220。每个高速缓存组可以被划分为高速缓存通路，每个组的每个通路是待管理的高速缓存线。在n通路组相联高速缓存中，n>＝2，可以将主存储器300中的每个地址高速缓存在高速缓存存储器220中的n个位置中。需要n通路组相联高速缓存来搜索高速缓存存储器220中的n个地址，以确定是否已经发生高速缓存命中。
根据本公开的实施例，高速缓存存储器220可以包括分别与主存储器300中存储的元数据相对应的专用区域。根据本公开的实施例，特定元数据可以仅被高速缓存在相应专用区域中。因此，当主存储器300中存储的元数据具有不同的访问频率时，即在对元数据的每个地址具有非线性访问概率的情况下，可以防止仅高速缓存特定元数据的现象。因此，高速缓存命中率可以增加。
稍后将参照图6至图10更详细地描述根据本公开的高速缓存存储器220的各个实施例。
主机400可以使用诸如以下的各种通信方法中的至少一种来与存储装置50通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和低负载DIMM(LRDIMM)。
图2是用于描述存储装置的映射更新操作的流程图。
可以更新参照图1描述的主存储器300中存储的映射数据。例如，当针对与先前写入请求相对应的逻辑地址接收到新数据的写入请求时，先前存储的数据可能变为无效数据，并且可以改变与逻辑地址相对应的物理地址，并相应地更新映射数据。此外，当通过诸如垃圾收集、读取回收和损耗均衡的各种后台操作来改变存储数据的位置时，可以更新映射数据。映射数据的更新被称为映射更新。
参照图1和图2，主存储器300可以包括指示由主机400提供的逻辑地址与存储器装置100中包括的存储器单元的物理地址之间的对应关系的逻辑到物理映射数据(L2P映射数据)，并且可以包括指示存储器装置100中包括的页面中存储的数据是否为有效数据的有效页面表(VPT)。在实施例中，VPT可以是位图形式的数据，其指示以4KB为单位存储在相应页面中的数据是否有效，但是实施例不限于此。
L2P映射数据可以包括多个映射段。映射段中的每一个可包括多个映射条目。映射条目可以包括关于逻辑地址和物理地址之间的对应关系的信息。
在步骤S201中，处理器210可以读取和修改主存储器300中存储的映射数据之中的、包括针对待被更新的逻辑地址的映射条目的映射段，然后可以将映射段再次存储在主存储器300中(读取-修改-写入)。修改针对逻辑地址的映射条目可以包括将映射条目中的旧物理地址替换为新物理地址。此时，还需要更新VPT，以指示旧物理地址中存储的数据是无效数据，并且新物理地址中存储的数据是有效数据。
在步骤S203中，处理器210可以从主存储器300读取包括旧物理地址的有效性指示的VPT，可以修改VPT以指示旧物理地址中存储的数据是无效数据，然后可以将对应于旧物理地址的修改后的VPT再次存储在主存储器300中(读取-修改-写入)。
在步骤S205中，处理器210可以从主存储器300读取包括新物理地址的有效性指示的VPT，可以修改VPT以指示待存储在新物理地址中的数据是有效数据，然后可以将与新物理地址相对应的修改后的VPT再次存储在主存储器300中(读取-修改-写入)。
在图2中，步骤S201至S205被示为被顺序地执行，但是在各个实施例中，可以改变执行步骤S201至S205的顺序。例如，处理器210可以读取先前的L2P映射段，可以对旧物理地址的VPT执行读取-修改-写入，可以在新物理地址的VPT上执行读取-修改-写入，然后可以将新物理地址存储在L2P映射段中。进一步地，当发生高速缓存命中时，对读取主存储器300中的数据的引用实际上可以指从高速缓存存储器220中读取数据，当发生高速缓存命中时，对将数据存储在主存储器300中的引用实际上可以指将数据存储在高速缓存存储器220中(以及当高速缓存存储器220是直写式(write-through)高速缓存时将数据存储在主存储器300中)，但是实施例不限于此。
图3是用于描述对图2的L2P映射数据的读取-修改-写入操作的示图。
参照图1至图3，将描述更新第一逻辑块地址LBA1的映射数据的操作。
L2P映射数据可以包括多个映射段。映射段中的每一个可以包括多个映射条目。每个映射条目可以包括关于逻辑地址和物理地址之间的对应关系的信息。
处理器210可以从主存储器300中存储的映射数据之中读取映射段0，该映射段0是包括第一逻辑块地址LBA1的映射条目的映射段(等等)(1)。
之后，处理器210可以通过将与第一逻辑块地址LBA1相对应的物理地址从物理块地址PBA(old)改变为新物理块地址PBA(new)，来修改第一逻辑块地址LBA1的读取映射条目(2)。
处理器210可以将映射段0存储在主存储器300中，映射段0是包括修改后的第一逻辑块地址LBA1的映射条目的映射段(3)。
图4是用于描述图2的旧物理地址的VPT的读取-修改-写入的示图。
VPT可以是位图形式的数据，其中位中的每一个指示存储器装置100中包括的页面的数据是否是有效数据。VPT可以包括分别对应于多个页面的多个位，其中具有“set”状态的位可以指示相应页面中存储的数据是有效数据，而具有“clear”状态的位可以指示存储在相应页面中的数据是无效数据。
参照图1、图2和图4，在图4中示出包括旧物理块地址的VPT。由于第一位、第二位以及第七至第十位处于“set”状态，因此与第一、第二以及第七至第十位相对应的页面中存储的数据被指示为有效数据。由于第三至第六位处于“clear”状态，因此与第三至第六位相对应的页面中存储的数据被指示为无效数据。
出于本示例的目的，假设与旧物理块地址相对应的页面是第七位。处理器210可以读取包括旧物理块地址的VPT，并且将第七位从“set”状态修改为“clear”状态。在实施例中，位值“1”可以指示“set”状态，而位值“0”可以指示“clear”状态。在另一实施例中，位值“0”可以指示“set”状态，而位值“1”可以指示“clear”状态。处理器210可以将第七位已经从“set”状态改变为“clear”状态的修改后的VPT存储在主存储器300中。
图5是用于描述图2的新物理地址的VPT的读取-修改-写入的示图。
参照图1、图2和图5，在图5中示出包括新物理块地址的VPT。通常，当存储器控制器200将数据存储在存储器装置100中时，存储器控制器200擦除空闲块，使得该空闲块成为没有数据的存储块，然后顺序地将数据存储在该空闲块中包括的页面中。
因此，如图5的上部所示，包括新物理块地址的VPT的所有位可以处于指示尚未将有效数据写入相应页面的“clear”状态。
对于本示例，假设与新物理块地址的页面相对应的位是第一位，处理器210可以读取包括新物理块地址的VPT，并将第一位从“clear”状态修改为“set”状态。在实施例中，位值“1”可以指示“set”状态，而位值“0”可以指示“clear”状态。在另一实施例中，位值“0”可以指示“set”状态，而位值“1”可以指示“clear”状态。处理器210可以将第一位从“clear”状态改变为“set”状态的修改后的VPT存储在主存储器300中。
图6是示出可用作图1的高速缓存存储器220的高速缓存存储器220-1的示图。
参照图6，主存储器300-1可以包括系统数据SYS、L2P映射数据L2P、VPT数据VPT和其他元数据ETC。系统数据SYS、L2P映射数据L2P、VPT数据VPT和其他元数据ETC可以是参照图1描述的元数据。例如，系统数据SYS可以是固件(FW)数据。其他元数据ETC可以包括坏块数据、读取计数数据、循环数据、热/冷数据、指示映射数据的改变内容的日志数据等。
在主存储器300-1中存储的各种数据之中，L2P映射数据L2P和VPT数据VPT可以是处理器210最常访问的数据。就数据的大小而言，L2P映射数据L2P可以占据主存储器300-1的大部分容量，并且VPT数据VPT可以占据比L2P映射更小的容量。
高速缓存存储器220-1可以存储由处理器220从主存储器300-1访问的数据。由于高速缓存存储器220-1的速度比主存储器300的速度快，并且高速缓存存储器220-1的大小小于主存储器300的大小，因此当被频繁地访问或可能被访问的数据存储在高速缓存存储器220-1中时，高速缓存命中率可能增加。
在参照图2至图5描述的映射更新操作的情况下，L2P映射数据L2P被访问一次，但是VPT数据VPT被访问两次(分别访问旧/新VPT)。
图6所示的高速缓存存储器200-1以2通路/4组相联的方式高速缓存主存储器300-1的数据。因此，被更频繁地访问的数据的VPT数据VPT被更频繁地高速缓存，并且相对不被频繁地访问的L2P映射数据L2P比VPT数据VPT更不频繁地被高速缓存。因此，高速缓存存储器220-1中存储的大多数数据可以是VPT数据VPT。
如上所述，在未与数据大小成比例地被访问的非线性数据结构的情况下，如图6所示，当主存储器300-1的所有地址由一个高速缓存存储器220-1管理时，较高的高速缓存命中率不太可能发生。因此，图7至图10示出在未与数据大小成比例地被访问的非线性数据结构的情况下，可以具有比图6的高速缓存存储器220-1更高的高速缓存命中率的高速缓存存储器的实施例。
图7是示出根据实施例的可以包括在图1的高速缓存存储器220中的高速缓存存储器220-2的示图。
参照图7，主存储器300-2可以包括系统数据SYS、L2P映射数据L2P、VPT数据VPT和其他元数据ETC。系统数据SYS、L2P映射数据L2P、VPT数据VPT和其他元数据ETC可以是参照图1描述的元数据。例如，系统数据SYS可以是固件(FW)数据。其他元数据ETC可以包括坏块数据、读取计数数据、循环数据、热/冷数据、指示映射数据的改变内容的日志数据等。
高速缓存存储器220-2可以包括多个专用区域。具体地，高速缓存存储器220-2可以包括第一池高速缓存区域Pool1和第二池高速缓存区域Pool2。每个池高速缓存区域可以被分配为用于高速缓存L2P映射数据L2P的区域或者为用于高速缓存VPT数据VPT的区域。例如，L2P映射数据L2P可以仅被高速缓存在第一池高速缓存区域Pool1中，并且VPT数据VPT可以仅被高速缓存在第二池高速缓存区域Pool2中。即，第一池高速缓存区域Pool1和第二池高速缓存区域Pool2可以被定义为分别用于高速缓存L2P映射数据L2P和VPT数据VPT的专用区域。
在实施例中，可以在高速缓存存储器220-2中提供用于高速缓存系统数据SYS和/或其他元数据ETC的另一池高速缓存区域(未示出)。在另一实施例中，系统数据SYS和/或其他元数据ETC可以与L2P映射数据L2P一起被高速缓存在第一池高速缓存区域Pool1中，可以与L2P映射数据L2P一起被高速缓存在第二池高速缓存区域Pool2中，或两者皆有。在另一实施例中，系统数据SYS和/或其他元数据ETC可以不被高速缓存在高速缓存存储器220-2中。
在实施例中，高速缓存存储器220-2的专用区域可以相对于相应主存储器区域以全相联的方式操作。
在实施例中，与高速缓存存储器220-2的专用区域相关联的一个或多个地址比较值(诸如地址下限值、地址上限值或这两者)可以与对主存储器300-2的访问的地址进行比较，以确定该访问是否针对关于专用区域的相应主存储器区域。在实施例中，一个或多个比较值可以存储在可编程寄存器中。在实施例中，高速缓存存储器220-2中的每个专用区域可以具有相应一个或多个比较值。在另一实施例中，主存储器300-2可以在概念上被组织为多个相同大小的区域，并且具有分别与每个区域相关联的一个或多个位的硬件寄存器可以指示高速缓存存储器220-2的专用区域中的任意一个是否可以将数据高速缓存在该区域。例如，给定具有1024兆字节容量的主存储器300-2与包括第一专用区域和第二专用区域的高速缓存存储器220-2，主存储器300-2可以在概念上被组织为256个16兆字节的区域，并且区域映射可以包括针对每个区域的两个位，其中针对每个区域的两个位可以指示该区域可以是不可高速缓存、仅可在第一专用区域中高速缓存、仅可在第二专用区域中高速缓存以及可在任何区域中高速缓存中的一个。在实施例中，可以将区域映射存储在可编程寄存器中，并且使用用于访问主存储器300-2的地址的一些最高有效位来标识针对区域的位。然而，实施例不限于上述两个说明性实施例。
在实施例中，可以将高速缓存存储器220-2的专用区域的管理作为高速缓存存储器220-2的高速缓存未命中处置进程的一部分来执行。当在对主存储器300-2的访问发生高速缓存未命中时，可以识别与该访问的地址相对应的高速缓存存储器220-2的专用区域(诸如通过使用如上所述的地址比较值或区域映射)，并且可以根据高速缓存存储器220-2的替换策略，分配与所识别的专用区域相关联的高速缓存线之中的高速缓存线，以存储访问的数据。然而，实施例不限于此。
根据图7的实施例，可以从根本上防止对特定地址区域的频繁访问导致另一地址区域中的高速缓存未命中的现象。即，通过将存储对L2P映射数据L2P的访问的高速缓存区域和存储对VPT数据VPT的访问的高速缓存区域分开，可以消除每次访问对高速缓存命中率的影响，并且可以预期专用区域的每一个中的最大高速缓存命中率。
在实施例中，第一池高速缓存区域Pool1和第二池高速缓存区域Pool2的大小可以相同。
可选地，第一池高速缓存区域Pool1和第二池高速缓存区域Pool2的大小可以不同。当第一池高速缓存区域Pool1和第二池高速缓存区域Pool2的大小不同时，第一池高速缓存区域Pool1和第二池高速缓存区域Pool2的大小可以与对应于第一池高速缓存区域Pool1和第二池高速缓存区域Pool2中的每一个的主存储器300-2中的数据的访问次数成正比或成反比。可选地，第一池高速缓存区域Pool1和第二池高速缓存区域Pool2的大小可以与对应于第一池高速缓存区域Pool1和第二池高速缓存区域Pool2中的每一个的主存储器300-2中的数据的大小成正比或成反比。
图8是示出根据另一实施例的可以包括在图1的高速缓存存储器220中的高速缓存存储器220-3的示图。
参照图8，主存储器300-3可以存储多个元数据。具体地，主存储器300-3可以存储第一元数据META1至第N元数据META N。
在此，元数据META1至META N中的每一个可以分别是参照图1描述的坏块数据、固件数据、映射数据、VPT数据、读取计数数据、循环数据、热/冷数据和映射日志数据中的一个或多个。
每个元数据具有不同大小的数据，并且每个操作访问每个元数据的次数可以不同。因此，当每个元数据被高速缓存在一个高速缓存存储器中时，对于特定的元数据可能仅发生高速缓存未命中。
高速缓存存储器220-3可以包括多个专用区域。具体地，高速缓存存储器220-3可以包括第一池高速缓存区域Pool1至第N池高速缓存区域Pool N。第一池高速缓存区域Pool1至第N池高速缓存区域Pool N可以是分别与第一元数据META1至第N元数据META N相对应的专用区域。即，第一池高速缓存区域Pool1至第N池高速缓存区域Pool N可以操作为分别与存储第一元数据META1至第N元数据META N的地址相对应的专用高速缓存存储器。在实施例中，高速缓存存储器220-3可以使用类似于关于图7的高速缓存存储器220-2所描述的地址比较值或区域映射的技术来确定与对主存储器300-3的访问相对应的专用区域，并且可以将专用区域作为如关于图7的高速缓存存储器220-2所描述的高速缓存未命中处理的一部分来管理，但是实施例不限于此。
在实施例中，第一池高速缓存区域Pool1至第N池高速缓存区域Pool N中的每一个的大小可以相同。即，不管主存储器300-3中存储的第一元数据META1至第N元数据META N的大小如何，第一池高速缓存区域Pool1至第N池高速缓存区域Pool N的大小可以平均分配。
图9是示出根据实施例的可以包括在图1的高速缓存存储器220中的高速缓存存储器220-4的示图。
参照图9，主存储器300-4与参照图8描述的主存储器300-3相同，因此此处省略详细描述。
与图8的高速缓存存储器220-3不同，根据图9的实施例的高速缓存存储器220-4可以包括大小不同的第一池高速缓存区域Pool1至第N池高速缓存区域Pool N。
在实施例中，高速缓存存储器220-4的第一池高速缓存区域Pool1至第N池高速缓存区域Pool N的大小可以与分别对应于第一池高速缓存区域Pool1至第N池高速缓存区域Pool N的主存储器300-4的区域的大小成比例地分配。
图10是示出根据实施例的可以包括在图1的高速缓存存储器220中的高速缓存存储器220-5的示图。
参照图10，主存储器300-5与参照图8描述的主存储器300-3相同，因此此处省略详细描述。
与图8的高速缓存存储器220-3不同，根据图9的实施例的高速缓存存储器220-5可以包括大小不同的第一池高速缓存区域Pool1至第N池高速缓存区域Pool N。
在实施例中，高速缓存存储器220-5的第一池高速缓存区域Pool1至第N池高速缓存区域Pool N的大小可以与分别对应于第一池高速缓存区域Pool1至第N池高速缓存区域Pool N的主存储器300-5的区域的大小成反比地分配。
参照图1描述的存储器控制器200的处理器210可以将高速缓存存储器220配置为图8至图10的高速缓存存储器220-3至220-5中的一个。即，处理器210可以将高速缓冲存储器220配置为包括主存储器300-3中存储的具有不同数据结构的多个数据的专用区域，并且控制专用区域中的每一个操作为各个相应数据的专用高速缓存区域。在实施例中，专用区域的大小可以与主存储器300中的相应数据的访问频率成正比或成反比。可选地，专用区域的大小可以与主存储器300中的相应数据的大小成正比或成反比。
图11是用于描述图1的存储器装置100的示图。
存储器装置100可以包括存储器单元阵列110、电压生成器120、地址解码器130、输入/输出电路140和控制逻辑150。
存储器单元阵列110包括多个存储块BLK1至BLKi。多个存储块BLK1至BLKi通过行线RL连接到地址解码器130。多个存储块BLK1至BLKi可以通过列线CL连接到输入/输出电路140。在实施例中，行线RL可以包括字线、源极选择线和漏极选择线。在实施例中，列线CL可以包括位线。
多个存储块BLK1至BLKi中的每一个包括多个存储器单元。在实施例中，多个存储器单元可以是非易失性存储器单元。多个存储器单元之中的、连接到相同字线的存储器单元可以被定义为一个物理页面。即，存储器单元阵列110可以包括多个物理页面。存储器装置100的存储器单元中的每一个可以被配置为存储一个数据位的单层单元(SLC)、存储两个数据位的多层单元(MLC)、存储三个数据位的三层单元(TLC)或能够存储四个数据位的四层单元(QLC)。
在实施例中，电压生成器120、地址解码器130和输入/输出电路140可以被统称为外围电路。外围电路可以在控制逻辑150的控制下驱动存储器单元阵列110。外围电路可以驱动存储器单元阵列110以执行编程操作、读取操作和擦除操作。
电压生成器120被配置为使用供应到存储器装置100的外部电源电压来生成多个操作电压Vop。电压生成器120响应于控制逻辑150的控制而操作。
作为实施例，电压生成器120可以通过调节外部电源电压来生成内部电源电压。由电压生成器120生成的内部电源电压被用作存储器装置100的操作电压。
作为实施例，电压生成器120可以使用外部电源电压或内部电源电压来生成多个操作电压。电压生成器120可以被配置为生成存储器装置100中所需的各种电压。例如，电压生成器120可以生成多个擦除电压、多个编程电压、多个通过电压、多个选择读取电压和多个未选择读取电压。
电压生成器120可以包括接收内部电源电压以生成具有各种电压电平的多个操作电压的多个泵浦电容器(pumping capacitors)，并且可以响应于控制逻辑150的控制通过选择性地启用多个泵浦电容器来生成多个操作电压。
所生成的多个操作电压可以由地址解码器130供应到存储器单元阵列110。
地址解码器130通过行线RL连接到存储器单元阵列110。地址解码器130被配置为响应于控制逻辑150的控制而操作。地址解码器130可以从控制逻辑150接收地址ADDR。地址解码器130可以对所接收的地址之中的块地址进行解码。地址解码器130根据经解码的块地址选择存储块BLK1至BLKi之中的至少一个存储块。地址解码器130可以对所接收的地址ADDR之中的行地址进行解码。地址解码器130可以根据经解码的行地址选择所选择的存储块的字线之中的至少一个字线。在实施例中，地址解码器130可以对所接收的地址ADDR之中的列地址进行解码。地址解码器130可以根据经解码的列地址将输入/输出电路140和存储器单元阵列110彼此连接。
根据本公开的实施例，在读取操作期间，地址解码器130可以将读取电压施加到所选择的字线，并且将具有比读取电压的电平更高的电平的读取通过电压施加到未选择的字线。
例如，地址解码器130可以包括诸如行解码器、列解码器和地址缓冲器的组件。
输入/输出电路140可以包括多个页面缓冲器。多个页面缓冲器可以通过位线连接到存储器单元阵列110。在编程操作期间，根据多个页面缓冲器中存储的数据，可以将数据存储在所选择的存储器单元中。
在读取操作期间，可以通过位线感测所选择的存储器单元中存储的数据，并且可以将所感测的数据存储在页面缓冲器中。
控制逻辑150可以控制地址解码器130、电压生成器120和输入/输出电路140。控制逻辑150可以响应于从外部装置传输的命令CMD而操作。控制逻辑150可以响应于命令CMD和地址ADDR而生成各种信号以控制外围电路。
图12是用于描述图11的存储块BLKx的配置的示图。
存储块BLKx是图11的存储块BLK1至BLKi中的任意一个。
参照图11，可以将彼此平行布置的多个字线WL1至WL16连接在第一选择线和第二选择线之间。在此，第一选择线可以是源极选择线SSL，第二选择线可以是漏极选择线DSL。更具体地，存储块110可以包括连接在位线BL1至BLn与源极线SL之间的多个串ST。位线BL1至BLn可以分别连接到串ST，并且源极线SL可以共同连接到串ST。由于串ST可以被配置为彼此相同，因此，作为示例将具体描述连接到第一位线BL1的串ST。
串ST可以包括串联连接在源极线SL和第一位线BL1之间的源极选择晶体管SST、多个存储器单元MC1至MC16、以及漏极选择晶体管DST。一个串ST可以包括源极选择晶体管SST和漏极选择晶体管DST中的至少一个或多个，并且可以包括比图中所示的MC1至MC16数量更多的存储器单元。
源极选择晶体管SST的源极可以连接到源极线SL，并且漏极选择晶体管DST的漏极可以连接到第一位线BL1。存储器单元MC1至MC16可以在源极选择晶体管SST和漏极选择晶体管DST之间串联连接。不同串ST中包括的源极选择晶体管SST的栅极可以连接到源极选择线SSL，漏极选择晶体管DST的栅极可以连接到漏极选择线DSL，并且存储器单元MC1至MC16的栅极可以连接到多个字线WL1至WL16。可以将不同串ST中包括的存储器单元之中的、连接到相同字线的一组存储器单元称为页面PG。因此，存储块BLKi可以包括数量与字线WL1至WL16的数量相等的页面PG。
一个存储器单元可以存储一位数据。通常将该存储器单元称为单层单元(SLC)。在这种情况下，一个物理页面PG可以存储一个逻辑页面(LPG)数据。一个逻辑页面(LPG)数据可以包括与一个物理页面PG中包括的单元相同数量的数据位。
一个存储器单元可以存储两位或更多位数据。在这种情况下，一个物理页面PG可以存储两个或多个逻辑页面(LPG)数据。
图13是示出图1的存储器控制器的实施例的示图。
参照图1和图13，存储器控制器200可以包括处理器210、RAM 220、错误校正电路230、ROM 260、主机接口270和闪存接口280。
处理器210可以控制存储器控制器200的全部操作。RAM 220可以用作存储器控制器200的缓冲存储器、高速缓存存储器和操作存储器。例如，参照图1描述的高速缓存存储器220可以是RAM 220，并且在实施例中，可以是SRAM。
ROM 260可以存储存储器控制器200以固件形式操作所需的各种信息。
存储器控制器200可以通过主机接口270与外部装置(例如，主机400、应用处理器等)通信。
存储器控制器200可以通过闪存接口280与存储器装置100通信。存储器控制器200可以通过闪存接口280向存储器装置100传输命令CMD、地址ADDR和控制信号CTRL，并接收数据DATA。例如，闪存接口280可以包括NAND接口。
图14是示出应用根据本公开的实施例的存储装置的存储卡系统的框图。
参照图14，存储卡系统2000包括存储器控制器2100、存储器装置2200和连接器2300。
存储器控制器2100连接到存储器装置2200。存储器控制器2100被配置为访问存储器装置2200。例如，存储器控制器2100可以被配置成控制存储器装置2200的读取操作、写入操作、擦除操作和后台操作。存储器控制器2100被配置为提供存储器装置2200和主机之间的接口。存储器控制器2100被配置成驱动用于控制存储器装置2200的固件。存储器控制器2100可以与参照图1描述的存储器控制器200相同地实施。
例如，存储器控制器2100可以包括诸如随机存取存储器(RAM)、处理器、主机接口、存储器接口和错误校正器的组件。
存储器控制器2100可以通过连接器2300与外部装置通信。存储器控制器2100可以根据特定的通信标准与外部装置(例如，主机)进行通信。例如，存储器控制器2100被配置为通过诸如以下的各种通信标准中的至少一种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(MCM)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe。例如，连接器2300可以由上述各种通信标准中的至少一种来限定。
例如，存储器装置2200可以被配置为诸如以下的各种非易失性存储器装置：电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)和自旋转移力矩磁性RAM(STT-MRAM)。
存储器控制器2100和存储器装置2200可以集成到一个半导体装置中以配置存储卡。例如，存储器控制器2100和存储器装置2200可以集成到一个半导体装置中以配置诸如以下的存储卡：PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑式闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC、微型MMC或eMMC)、SD卡(SD、迷你SD、微型SD或SDHC)和通用闪存(UFS)。
图15是示出应用根据本公开的实施例的存储装置的固态驱动器(SSD)系统的框图。
参照图15，SSD系统3000包括主机3100和SSD 3200。SSD 3200通过信号连接器3001与主机3100交换信号SIG，并且通过电源连接器3002接收电力PWR。SSD 3200包括SSD控制器3210、多个闪速存储器3221至322n、辅助电源装置3230和缓冲存储器3240。
根据本公开的实施例，SSD控制器3210可以执行参照图1描述的存储器控制器200的功能。
SSD控制器3210可以响应于从主机3100接收的信号SIG来控制多个闪速存储器3221至322n。例如，信号SIG可以是基于主机3100和SSD 3200之间的接口的信号。例如，信号SIG可以是通过诸如以下的接口中的至少一种来限定的信号：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(MCM)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe。
辅助电源装置3230通过电源连接器3002连接到主机3100。辅助电源装置3230可以从主机3100接收电力PWR并且可以充电。当来自主机3100的电力供应不平稳时，辅助电源装置3230可以提供SSD 3200的电力。例如，辅助电源装置3230可以位于SSD 3200中或可以位于SSD 3200外部。例如，辅助电源装置3230可以位于主板上，并且可以向SSD 3200提供辅助电力。
缓冲存储器3240操作为SSD 3200的缓冲存储器。例如，缓冲存储器3240可以临时存储从主机3100接收的数据或从多个闪速存储器3221至322n接收的数据，或者可以临时存储闪速存储器3221至322n的元数据(例如，映射表)。缓冲存储器3240可以包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器，或诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
图16是示出应用根据本公开的实施例的存储装置的用户系统的框图。
参照图16，用户系统4000包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
应用处理器4100可以驱动用户系统4000中包括的组件、操作系统(OS)、用户程序等。例如，应用处理器4100可以包括控制用户系统4000中包括的组件的控制器、接口、图形引擎等。应用处理器4100可以被设置为片上系统(SoC)。
存储器模块4200可以操作为用户系统4000的主存储器、操作存储器、缓冲存储器或高速缓存存储器。存储器模块4200可以包括诸如DRAM、SDRAM、DDR SDRAM、DDR2 SDRM、DDR3 SDRAM、LPDDR SDRAM、LPDDR2 SDRAM和LPDDR3 SDRAM的易失性随机存取存储器，或诸如PRAM、ReRAM、MRAM和FRAM的非易失性随机存取存储器。例如，应用处理器4100和存储器模块4200可以基于堆叠封装(POP)而被封装并且被设置为一个半导体封装。
网络模块4300可以与外部装置通信。例如，网络模块4300可以支持诸如以下的无线通信：码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进、Wimax、WLAN、UWB、蓝牙和Wi-Fi。例如，网络模块4300可以包括在应用处理器4100中。
存储模块4400可以存储数据。例如，存储模块4400可以存储从应用处理器4100接收的数据。可选地，存储模块4400可以将存储模块4400中存储的数据传输到应用处理器4100。例如，存储模块4400可以被实施为诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、NAND闪存、NOR闪存和三维NAND闪存的非易失性半导体存储器元件。例如，存储模块4400可以被设置为诸如存储卡的可移动存储装置(可移动驱动器)，以及用户系统4000的外部驱动器。
例如，存储模块4400可以包括多个非易失性存储器装置，并且多个非易失性存储器装置可以与参照图1描述的存储器装置100相同地操作。存储模块4400可以与参照图1描述的存储装置50相同地操作。
用户接口4500可以包括用于将数据或指令输入到应用处理器4100或用于将数据输出到外部装置的接口。例如，用户接口4500可以包括用户输入接口，诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像机、麦克风、陀螺仪传感器、振动传感器和压电元件。用户接口4500可以包括用户输出接口，诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监视器。

Claims (20)

1.一种控制非易失性存储器的存储器控制器，所述存储器控制器包括：
主存储器，存储映射数据和有效页面表，所述映射数据包括由主机提供的逻辑地址与存储器装置的物理地址之间的对应关系，并且所述有效页面表包括在所述物理地址处存储的数据是否为有效数据的指示；
高速缓存存储器，包括分别与所述映射数据和所述有效页面表相对应的第一专用区域和第二专用区域；以及
处理器，从所述主存储器中请求与根据所述主机的请求而输入的所述逻辑地址相对应的所述映射数据和与根据所述主机的请求而输入的所述逻辑地址相对应的所述物理地址的所述有效页面表；
其中与根据所述主机的请求而输入的所述逻辑地址相对应的所述映射数据被高速缓存在所述第一专用区域中，并且与根据所述主机的请求而输入的所述逻辑地址相对应的所述物理地址的所述有效页面表被高速缓存在所述第二专用区域中。
2.根据权利要求1所述的存储器控制器，其中所述第一专用区域和所述第二专用区域具有相同的存储容量大小。
3.根据权利要求1所述的存储器控制器，其中所述第一专用区域和所述第二专用区域具有分别与所述映射数据和所述有效页面表的数据大小成比例的存储容量大小。
4.根据权利要求1所述的存储器控制器，其中所述第一专用区域和所述第二专用区域具有分别与所述映射数据和所述有效页面表的数据大小成反比的存储容量大小。
5.根据权利要求1所述的存储器控制器，其中所述第一专用区域和所述第二专用区域具有分别与所述处理器访问所述映射数据和所述有效页面表的次数成比例的存储容量大小。
6.根据权利要求1所述的存储器控制器，其中所述第一专用区域和所述第二专用区域具有分别与所述处理器访问所述映射数据和所述有效页面表的次数成反比的存储容量大小。
7.一种存储器控制器，包括：
主存储器，存储第一元数据和第二元数据；
高速缓存存储器，包括分别对应于所述第一元数据和所述第二元数据的第一专用区域和第二专用区域；以及
处理器，控制所述高速缓存存储器将所述第一元数据和所述第二元数据之中的、响应于来自主机的请求而访问的数据分别存储在所述第一专用区域和所述第二专用区域中。
8.根据权利要求7所述的存储器控制器，其中所述第一专用区域专用于将数据高速缓存在存储所述第一元数据的所述主存储器的地址处，并且
所述第二专用区域专用于将数据高速缓存在存储所述第二元数据的所述主存储器的地址处。
9.根据权利要求7所述的存储器控制器，其中所述第一元数据包括具有第一数据结构的数据块，并且
所述第二元数据包括具有第二数据结构的数据块。
10.根据权利要求7所述的存储器控制器，其中所述第一元数据对应的数据存储容量大于对应于所述第二元数据的数据存储容量。
11.根据权利要求7所述的存储器控制器，其中所述第一元数据和所述第二元数据的大小与所述第一元数据和所述第二元数据被访问的次数为非线性关系。
12.一种存储装置，包括：
主存储器，存储第一元数据至第N元数据；
高速缓存存储器，包括分别与所述主存储器中存储所述第一元数据至所述第N元数据的区域相对应的第一专用区域至第N专用区域；以及
处理器，将所述第一元数据至所述第N元数据之中的、根据从主机提供的请求而访问的数据分别高速缓存在所述第一专用区域至所述第N专用区域中，
其中根据响应于所述请求将访问所述第一元数据至所述第N元数据中的每一个的次数来确定所述第一专用区域至所述第N专用区域的大小。
13.根据权利要求12所述的存储装置，其中根据访问所述第一元数据至所述第N元数据的模式来确定所述第一专用区域至所述第N专用区域的大小。
14.根据权利要求12所述的存储装置，其中根据所述第一元数据至所述第N元数据中的每一个的访问概率来确定所述第一专用区域至所述第N专用区域的大小。
15.根据权利要求12所述的存储装置，其中所述第一专用区域至所述第N专用区域的大小与所述第一元数据至所述第N元数据中的每一个的访问次数成比例。
16.根据权利要求12所述的存储装置，其中所述第一专用区域至所述第N专用区域的大小与所述第一元数据至所述第N元数据中的每一个的访问次数成反比。
17.根据权利要求12所述的存储装置，其中所述第一专用区域至所述第N专用区域的大小分别与所述第一元数据至所述第N元数据的大小成比例。
18.根据权利要求12所述的存储装置，其中所述第一专用区域至所述第N专用区域的大小分别与所述第一元数据至所述第N元数据中的每一个的大小成反比。
19.根据权利要求12所述的存储装置，其中所述主存储器是动态随机存取存储器。
20.根据权利要求12所述的存储装置，进一步包括：
非易失性存储器，存储所述第一元数据至所述第N元数据，
其中所述非易失性存储器是NAND闪速存储器。
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