CN113454613B - 信息传输方法、控制装置、电磁信号收发装置及信号处理设备 - Google Patents

Abstract

一种信息传输方法、控制装置、电磁信号收发装置及信号处理设备，用于解决现有技术中例如毫米波雷达中双点故障的处理问题。该方法可应用于微处理单元MCU，MCU包括第一CPU和第二CPU，第一CPU通过第一通道获取单片微波集成电路MMIC的第一故障信息，第二CPU获取来自MMIC且经第二通道传输的第二故障信息，第一故障信息对应于第一故障，第二故障信息对应于第二故障。如此，第一CPU可对第一故障信息对应的第一故障进行及时处理，第二CPU可对第二故障信息对应的第二故障进行及时处理，从而可使得双点故障中的每个故障均被及时处理。该方案进一步可用于提升自动驾驶或高级驾驶辅助系统ADAS能力，可应用于车联网等。

Description

信息传输方法、控制装置、电磁信号收发装置及信号处理设备

技术领域

本申请涉及信息传输技术领域，尤其涉及一种信息传输方法、控制装置、电磁信号收发装置及信号处理设备。

背景技术

毫米波雷达系统由于成本较低、技术比较成熟，越来越受关注。毫米波雷达系统具有但不限于以下优势：带宽大，频域资源丰富，天线副瓣低，有利于实现成像或准成像；波长短，雷达设备体积和天线口径得以减小，重量减轻；波束窄，在相同天线尺寸下毫米波的波束要比微波的波束窄得多，雷达分辨率高；穿透强，相比于激光雷达和光学系统，更加具有穿透烟、灰尘和雾的能力，可全天候工作等。基于毫米波雷达系统的优势，毫米波雷达系统已被广泛应用于多个领域，例如车载领域，由于毫米波的波长介于1～10毫米(mm)，所对应的频率范围为30～200吉赫(GHz)，在这个频段，毫米波相关的特性非常适合应用于车载领域，通常，车载毫米波雷达系统的频率为24GHz和77GHz。

车载毫米波雷达系统中的电子电器系统中的故障处理是必不可少。电子电器系统的故障行为主要由随机硬件失效和系统性失效引起，而随机硬件失效又分为单点失效、双点失效(或称为双点故障)、三点及以上的多点失效(又称为安全失效)。其中，双点失效是指在同一任务周期内发生的两个故障；三点失效是指在同一任务周期内发生三个故障。由于三及以上的多点失效发生的几率非常小，基本可以忽略。对于双点失效，新的故障会得不到及时处理，可能会造成系统短路、或产生错误的数据等等。

发明内容

本申请提供一种信息传输方法、控制装置、电磁信号收发装置及信号处理设备，用于实现及时处理双点故障中的每个故障。

第一方面，本申请提供一种信息传输方法，该方法可应用于控制装置，该控制装置可包括第一处理器和第二处理器。该方法可包括：第一处理器通过第一通道获取电磁信号收发装置的第一故障信息，第二处理器获取来自电磁信号收发装置且经由第二通道传输的第二故障信息，其中，第一故障信息对应于第一故障，第二故障信息对应于第二故障。

基于该方案，第一处理器可通过第一通道获取到第一故障信息，第二处理器可通过第二通道获取到第二故障信息，如此，第一处理器可对第一故障信息对应的第一故障进行及时处理，第二处理器可对第二故障信息对应的第二故障进行及时处理。换言之，第二处理器处理第二故障可与第一处理器处理第一故障并行执行，从而可实现及时处理双点故障中的每个故障。

在一种可能的实现方式中，第一通道可为串行外设接口(serial peripheralinterface，SPI)，和/或，第二通道可为低电压差分信号(low voltage differentialsignaling，LVDS)通道。

进一步，可选地，第一通道可为SPI、且第二通道可为LVDS通道。

通过复用LVDS通道发送第二故障信息的方式属于异质冗余的方式，有助于避免都使用SPI单一的通信方式而导致通信通道都失效的情况。

在一种可能的实现方式中，控制装置还可包括第一存储器，第二故障信息存储于第一存储器；第二处理器可获取来自第一存储器的第二故障信息。

示例性地，第二处理器获取来自第一存储器的第二故障信息可通过如下两种可能的实现方式。

实现方式一，第二处理器定时查询第一存储器，从第一存储器中获取第二故障信息。

实现方式二，第二处理器检测到第二故障指示(fault indication，FI)硬线标志，从第一存储器中获取第二故障信息，第二FI硬线标志用于指示第二故障。

通过上述实现方式二，第二处理器检测到第二FI硬线标志后，说明第二故障已经发生，此时，第二处理器再从第一存储器中获取第二故障信息，有助于节省第二处理器的功耗。

在一种可能的实现方式中，第二处理器响应于第一故障未处理完成、第一指令或者检测到第二FI硬线标志中的至少一个，对第二故障进行处理，其中，第一指令用于指示第二处理器处理第二故障。

例如，第二处理器确定第一故障未处理完成、且检测到第二FI硬线标志，对第二故障进行处理。

在一种可能的实现方式中，第一处理器检测到第一FI硬线标志，并向第二处理器发送第一指令，第一指令用于指示第二处理器处理第二故障，第一FI硬线标志用于指示第一故障。

通过第一处理器向第二处理器发送第一指令，可使得第二处理器可以及时处理产生的第二故障，有助于避免因第二处理器处理其它任务而导致不能及时处理第二故障，从而有助于进一步提高双点故障的处理效率。

在一种可能的实现方式中，第二处理器向电磁信号收发装置发送第二指令，第二指令用于指示电磁信号收发装置清除第二FI硬线标志和/或第二故障信息。

通过在第二处理器对第二故障处理完成后，及时对第二故障对应的第二FI硬线标志以及第二故障信息进行了清除，以便于在下一个任务周期中可以及时处理新产生的故障。

在一种可能的实现方式中，第一处理器接收来自电磁信号收发装置的第一FI硬线标志，第一FI硬线标志用于指示第一故障，当第一处理器接收到第一FI硬线标志，说明电磁信号收发装置发生了第一故障；第一处理器向电磁信号收发装置发送第一请求消息，第一请求消息用于请求第一故障信息；第一处理器通过第一通道接收来自电磁信号收发装置的第一故障信息。

第二方面，本申请提供一种信息传输方法，该方法包括电磁信号收发装置检测到第一故障，通过第一通道向控制装置传输第一故障信息，第一故障信息对应于第一故障；电磁信号收发装置检测到第二故障，通过第二通道向控制装置传输第二故障信息，第二故障信息对应于第二故障。

基于该方案，电磁信号收发装置可通过两个不同的通道(即第一通道和第二通道)向控制装置传输不同的故障信息(即第一故障信息和第二故障信息)，如此，有助于提高电磁信号收发装置向控制装置传输故障信息的及时性，从而有助于进一步提高双点故障中每个故障的处理的及时性。

在一种可能的实现方式中，第一通道可为SPI；和/或，第二通道可为LVDS通道。

进一步，可选地，第一通道可为SPI、且第二通道可为LVDS通道。

通过复用LVDS通道发送第二故障信息的方式属于异质冗余的方式，有助于避免都使用SPI单一的通信方式而导致通信通道都失效的情况。

在一种可能的实现方式中，电磁信号收发装置可通过第二通道，向控制装置中的第一存储器传输第二故障信息。

当电磁信号收发装置发生第二故障时，可通过第二通道向第一存储器传输第二故障信息，此处，电磁信号收发装置不需要再等处理器的指令，可以直接向第一存储器传输第二故障信息，有助于提高电磁信号收发装置传输第二故障信息的效率，从而有助于提高第二故障处理的及时性。

在一种可能的实现方式中，电磁信号收发装置可向控制装置中的第二处理器发送第二FI硬线标志，第二FI硬线标志用于指示第二故障。

进一步，可选地，电磁信号收发装置检测到第二故障，可向控制装置中的第二处理器发送用于指示第二故障的第二FI硬线标志。

在一种可能的实现方式中，电磁信号收发装置可向控制装置中的第一处理器发送第一FI硬线标志，第一FI硬线标志用于指示产生第一故障。

进一步，可选地，电磁信号收发装置检测到第一故障，可向控制装置中的第一处理器发送用于指示产生第一故障第一FI硬线标志。

电磁信号收发装置检测到第一故障触发第一FI硬线标志，检测到第二故障触发第二FI硬线标志，如此，电磁信号收发装置在检测到两个故障后，均可及时通知控制装置，以便于控制装置可以及时处理故障。

在一种可能的实现方式中，电磁信号收发装置接收来自第二处理器的第二指令，并根据第二指令，清除第二FI硬线标志和/或第二故障信息。

通过电磁信号收发装置及时对第二故障对应的第二FI硬线标志和/或第二故障信息进行了清除，可以防止该对下一个任务周期中新产生的故障的影响。

在一种可能的实现方式中，电磁信号收发装置可接收来自控制装置中的第一处理器的第一请求消息，并根据第一请求消息，获得第一故障信息。示例性地，电磁信号收发装置可根据第一请求消息，查询故障寄存器，从故障寄存器中获得第一故障信息。

第三方面，本申请提供一种信息传输装置或者控制装置，该信息传输装置或者控制装置用于实现上述第一方面或第一方面中的任意一种方法，包括相应的功能模块，分别用于实现以上方法中的步骤。功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。硬件或软件包括一个或多个与上述功能相对应的模块。

该控制装置包括第一处理器、第二处理器、第一接口电路和第二接口电路；其中，第一处理器用于通过第一通道对应的第一接口电路获取电磁信号收发装置的第一故障信息，第一故障信息对应于第一故障；第二处理器用于获取电磁信号收发装置的第二故障信息，第二故障信息对应于第二故障；其中，第二故障信息来自电磁信号收发装置，且经由第二通道对应的第二接口电路传输。

在一种可能的实现方式中，第一通道为SPI；和/或，第二通道为LVDS通道。

在一种可能的实现方式中，控制装置还包括第一存储器，第二故障信息存储于第一存储器；第二处理器用于获取来自第一存储器的第二故障信息。

在一种可能的实现方式中，第二处理器用于定时查询第一存储器；从第一存储器中获取第二故障信息。

在一种可能的实现方式中，第二处理器用于检测到第二FI硬线标志，从第一存储器中获取第二故障信息，第二FI硬线标志用于指示第二故障。

在一种可能的实现方式中，第二处理器还用于响应于第一故障未处理完成、第一指令、或者检测到第二FI硬线标志，处理第二故障，其中，第一指令用于指示第二处理器处理第二故障。

在一种可能的实现方式中，控制装置还包括第三接口电路；第一处理器还用于检测到第一FI硬线标志，通过第三接口电路向第二处理器发送第一指令，第一指令用于指示第二处理器处理第二故障，第一FI硬线标志用于指示第一故障。

在一种可能的实现方式中，第二处理器还用于通过第一通道对应的第一接口电路向电磁信号收发装置发送第二指令，第二指令用于指示电磁信号收发装置清除第二FI硬线标志和/或第二故障信息。

在一种可能的实现方式中，第一处理器用于通过第一FI硬线引脚接收来自电磁信号收发装置的第一FI硬线标志，第一FI硬线标志用于指示第一故障；通过第一通道对应的第一接口电路向电磁信号收发装置发送第一请求消息，第一请求消息用于请求第一故障信息。

进一步，可选地，第一处理器可用于通过第一通道对应的接口电路接收来自电磁信号收发装置的第一故障信息。

第四方面，本申请提供一种信息传输装置或者电磁信号收发装置，该信息传输装置或电磁信号收发装置用于实现上述第二方面或第二方面中的任意一种方法，包括相应的功能模块，分别用于实现以上方法中的步骤。功能可以通过硬件实现，也可以通过硬件执行相应的软件实现。硬件或软件包括一个或多个与上述功能相对应的模块。

该电磁信号收发装置包括控制器、第四接口电路和第五接口电路。其中，控制器用于检测到第一故障，通过第一通道对应的第四接口电路向控制装置传输第一故障信息，第一故障信息对应于第一故障；控制器还用于检测到第二故障，通过第二通道对应的第五接口电路向控制装置传输第二故障信息，第二故障信息对应于第二故障。

在一种可能的实现方式中，第一通道可为SPI；和/或，第二通道可为LVDS通道。

进一步，可选地，第一通道可为SPI；和/或，第二通道可为LVDS通道。

在一种可能的实现方式中，控制器用于：通过第二通道对应的第五接口电路向控制装置的第一存储器传输第二故障信息。

在一种可能的实现方式中，控制器还用于：通过第二FI硬线引脚向控制装置的第二处理器发送第二FI硬线标志，第二FI硬线标志用于指示第二故障。

进一步，可选地，控制器用于：检测到第二故障，通过第二FI硬线引脚向控制装置的第二处理器发送用于指示第二故障的第二FI硬线标志。

在一种可能的实现方式中，控制器还用于：根据来自控制装置的第二处理器的第二指令，清除第二FI硬线标志和/或第二故障信息。

进一步，可选地，控制器可用于通过第一通道对应的第四接口电路接收来自控制装置的第二处理器的第二指令。

在一种可能的实现方式中，控制器还用于：通过第一FI硬线引脚向控制装置的第一处理器发送第一FI硬线标志，第一FI硬线标志用于指示产生第一故障。

进一步，可选地，控制器用于：在检测到第一故障，通过第一FI硬线引脚向控制装置的第一处理器发送用于指示产生第一故障的第一FI硬线标志。

在一种可能的实现方式中，控制器用于：根据来自控制装置的第一处理器的第一请求消息，获得故障寄存器中的第一故障信息。

进一步，可选地，控制器可用于通过第一通道对应的第四接口电路接收来自控制装置的第一处理器的第一请求消息。

第五方面，本申请提供一种信号处理设备，该信号处理设备包括上述第三方面或者上述第三方面任一可能的实现方式中所述的控制装置和/或上述第四方面或者上述第四方面任一可能的实现方式中所述的电磁信号收发装置。其中，控制装置可以用于执行上述第一方面或第一方面中的任意一种方法，电磁信号收发装置可以用于执行上述第二方面或第二方面中的任意一种方法。

第六方面，本申请提供一种终端设备，该终端设备可包括上述第五方面的信号处理设备。

在一种可能的实现方式中，该终端设备可以为智能运输设备(车辆或者无人机)、智能家居设备、智能制造设备或者机器人等。

该智能运输设备例如可以是自动导引运输车(automated guided vehicle，AGV)、或无人运输车。

第七方面，本申请提供一种计算机可读存储介质，计算机可读存储介质中存储有计算机程序或指令，当计算机程序或指令被控制装置执行时，使得该控制装置执行上述第一方面或第一方面的任意可能的实现方式中的方法；或者，当计算机程序或指令被电磁信号收发装置执行时，使得该电磁信号收发装置执行上述第二方面或第二方面的任意可能的实现方式中的方法。

第八方面，本申请提供一种计算机程序产品，该计算机程序产品包括计算机程序或指令，当计算机程序或指令被控制装置执行时，使得该控制装置执行上述第一方面或第一方面的任意可能的实现方式中的方法；或者，当计算机程序或指令被电磁信号收发装置执行时，使得该电磁信号收发装置执行上述第二方面或第二方面的任意可能的实现方式中的方法。

上述第三方面可以达到的技术效果可以参照上述第一方面中有益效果的描述，上述第四方面可以达到的技术效果可以参照上述第二方面中有益效果的描述，上述第五方面至第八方面可以达到的技术效果可以参见上述第一方面和第二方面中的有益效果的描述，此处不再重复赘述。

附图说明

图1为现有技术中的一种信息传输方法流程示意图；

图2为现有技术中的另一种信息传输方法流程示意图；

图3为本申请提供的一种毫米波雷达系统的示意图；

图4为本申请提供的一种信息传输方法流程示意图；

图5为本申请提供的另一种信息传输方法流程示意图；

图6为本申请提供的又一种信息传输方法流程示意图；

图7为本申请提供的又一种信息传输方法流程示意图；

图8为本申请提供的一种控制装置的结构示意图；

图9为本申请提供的一种电磁信号收发装置的结构示意图；

图10为本申请提供的一种信号处理设备的结构示意图。

具体实施方式

下面将结合附图，对本申请实施例进行详细描述。

以下，对本申请中的部分用语进行解释说明。需要说明的是，这些解释是为了便于本领域技术人员理解，并不是对本申请所要求的保护范围构成限定。

一、上升沿和下降沿

上升沿，数字电路中，把电压的高低用逻辑电平来表示。逻辑电平包括高电平和低电平这两种。不同的元器件形成的数字电路，电压对应的逻辑电平也不同。可规定为逻辑高电平，用数字1表示；逻辑低电平，用数字0表示。数字电平从低电平(数字“0”)变为高电平(数字“1”)的那一瞬间(时刻)叫作上升沿。数字电平从高电平(数字“1”)变为低电平(数字“0”)的那一瞬间叫作下降沿。

二、随机存取存储器(random access memory，RAM)

随机存取存储器也叫主存，是与CPU直接交换数据的内部存储器。它可以随时读写(刷新时除外)，而且速度很快，通常作为操作系统或其他正在运行中的程序的临时数据存储介质。RAM工作时可以随时从任何一个指定的地址写入(存入)或读出(取出)信息。RAM通电后，随时可在任意位置单元存取数据信息，断电后内部信息也随之消失。

三、寄存器

寄存器是CPU内部用来存放数据的一些小型存储区域，用来暂时存放参与运算的数据和运算结果。也可以理解为，寄存器通常是一种时序逻辑电路，但这种时序逻辑电路只包含存储电路。寄存器的存储电路是由锁存器或触发器构成的，因为一个锁存器或触发器能存储1位二进制数，所以由N个锁存器或触发器可以构成N位寄存器。寄存器是中央处理单元内的组成部分。寄存器是有限存储容量的高速存储部件，它们可用来暂存指令、数据和位址。对寄存器中的触发器只要求它们具有置1，置0的功能即可，因而无论是用电平触发的触发器，还是用脉冲触发或边沿触发的触发器，都可以组成寄存器。

四、串行外设接口(serial peripheral interface，SPI)

串行外设接口是一种同步外设接口，它可以使单片机(或单片微波集成电路)与各种外围设备以串行方式进行通信以交换信息。外围设备包括但不限于微处理单元(microcontroller unit，MCU)等。

SPI可以在软件的控制下应用于各种系统。如一个主控制器和几个从控制器、几个从控制器相互连接构成多主机系统(分布式系统)、一个主控制器和一个或几个从I/O设备所构成的各种系统等。在一些应用场景中，可以使用一个主控制器作为主控机来控制数据，并向一个或几个从外围器件传送该数据。从控制器只有在主控制器发命令时才能接收或发送数据，其数据的传输格式是高位(MSB)在前，低位(LSB)在后。

五、硬线引脚

硬线引脚是指两个引脚之间通过硬线连接，以用于传输高低电平。

请参阅图1，为现有技术中的一种信息处理方法流程示意图。该方法中的CPU为MCU中的CPU，控制单元为MMIC中包括的控制单元。该方法包括以下步骤：

步骤101，MMIC中的控制单元检测到MMIC发生故障，向MCU发送FI硬线标志。

此处，控制单元检测到MMIC发生故障，触发FI硬线标志。

步骤102，CPU检测到FI硬线标志，通过SPI向控制单元发送指令b。其中，指令b用于指示MMIC停止收发业务数据(即停止毫米波雷达系统的正常业务数据的采集)，并丢弃本任务周期内获得的业务数据。

步骤103，MMIC中的控制单元根据指令b，停止收发业务数据，并停止向MCU中的RAM传输业务数据，并丢弃(清除)MMIC中的RAM在本任务周期内获取到的业务数据。

步骤104，MMIC中的控制单元定时通过SPI向CPU发送指令b的执行进程。相应地，CPU接收来自控制单元的指令b的执行进程。此处，可用第一进程标志表示指令b的执行进程，第一进程标志可用0和1标识，0表示指令b未执行完成，1表示指令b已执行完成。

步骤105，CPU可根据第一进程标志，确定MMIC是否执行完成指令b；若完成，执行步骤106；若未完成，继续检测指令b的执行进程，即循环该步骤105。此处，当CPU接收到第一进程标志为0，则可确定指令b未执行完成；当CPU接收到第一进程标志为1，则可确定指令b执行完成。

步骤106，CPU清除(或称为丢弃)MCU中的RAM中本任务周期接收到的业务数据。

此处，清除MCU中的RAM中本任务周期接收到的业务数据指清空MCU中的RAM中存储的全部数据。

步骤107，CPU通过SPI向控制单元发送指令c。相应地，控制单元通过SPI接收来自CPU的指令c。其中，指令c用于指示控制单元查询故障寄存器。

步骤108，MMIC中的控制单元根据指令c，查询故障寄存器，得到故障寄存器的信息。

步骤109，MMIC中的控制单元通过SPI向CPU发送查询到的故障寄存器的信息。相应地，CPU可通过SPI接收来自控制单元的故障寄存器的信息。

步骤110，CPU根据故障寄存器的信息，识别出第一故障。例如，CPU接收到的故障寄存器的信息为0100000000000000000000000000000000，可识别出第2位为故障。

步骤111，CPU对识别出的第一故障进行处理。

通过该步骤111，CPU对该第一故障处理完成后，需要清除该第一故障对应的FI硬线标志以及该第一故障对应的故障信息。

步骤112，CPU通过SPI向控制单元发送指令d。相应地，控制单元通过SPI接收来自CPU的指令d。其中，指令d用于指示控制单元清除FI硬线标志位、以及该第一故障对应的故障信息。

步骤113，MMIC中的控制单元根据指令d，清除第一故障对应的故障信息，以及清除FI硬线标志。

步骤114，MMIC中的控制单元定时通过SPI向CPU发送响应d。相应地，CPU接收来自控制单元的响应d。此处，响应d包括指令d的执行进程，0表示指令d未执行完成，1表示指令d已执行完成。

步骤115，CPU根据接收到的响应d，确定MMIC执行完成指令d，退出故障处理任务。

基于上述图1，可实现单点故障处理。为了对双点故障进行处理，在现有技术中，CPU在处理完成第一故障后，主动查询第二个故障是否产生，并进行处理。如图2所示，为现有技术中的一种信息处理方法。该信息处理方法可以解决双点故障问题。

现有技术中，在双点故障处理中，先处理MMIC产生的第一个故障(称为第一故障)，具体的处理过程可参见前述图1的步骤101至步骤114，在上述步骤115CPU确定MMIC执行完成指令d之后，执行下述步骤201至步骤207。

步骤201，CPU通过SPI向控制单元发送指令e。相应地，控制单元通过SPI接收来自SPI的指令e。其中，指令e用于指示控制单元查询故障信息。

步骤202，MMIC中的控制单元可根据指令e，查询故障寄存器，得到故障寄存器的信息。此处，控制单元查询到故障寄存器的信息中包括两个故障的故障信息。例如，查询到的故障寄存器的信息为0100100000000000000000000000000000，表示第2位发生一个故障，第5位发生一个故障。

步骤203，MMIC中的控制单元通过SPI向CPU发送查询到的故障寄存器的信息。相应地，CPU可通过SPI接收来自控制单元的故障寄存器的信息。该步骤203可参见上述步骤109的介绍，此处不再重复赘述。

步骤204，CPU检测故障寄存器的信息中的第二故障是否为有效故障；若是，执行步骤205；若否，执行步骤206。

由于是CPU主动定时查询是否有故障，因此，CPU查询的时候MMIC可能未发生故障。因此，需要确定第二故障是否有效故障。此处，CPU需从故障寄存器的信息中识别出第二故障，例如，若查询到的故障寄存器的信息为0100000000000000000000000000000000，且可确定出第2位的故障已被处理完成，说明第二故障未发生，或者为无效故障；若查询到的故障寄存器的信息为0100100000000000000000000000000000，且可确定第2位的故障已被处理完成，说明第5位的故障为有效故障，即第二故障。

步骤205，CPU可对第二故障进行处理。

步骤206，CPU退出故障处理任务。

基于现有信息处理方法，MMIC产生故障后，会触发FI硬线标志位，并向MCU中的一个CPU发送FI硬线标志，当该CPU检测到FI硬线标志后，向MMIC发送查询故障寄存器的指令，MMIC将查询到的故障寄存器的信息发送至该CPU，该CPU对故障寄存器的信息进行识别，当识别到第一个故障后，对该第一个故障进行处理，直到该第一个故障被处理后才清除FI硬线标志。基于此，若在第一个故障处理的任务周期内MMIC又产生了一个新的故障，此时，第一个故障的FI硬线标志未被清除，该CPU无法获知新的故障，不会对新的故障进行处理，造成新的故障得不到及时处理，造成系统短路或产生错误的数据等。

鉴于上述问题，本申请提出一种信息传输方法，请参阅下述图4。该信息传输方法可使得双点故障中的每个故障尽量得到及时处理。

下面对本申请提出的信息传输方法可应用的系统架构进行介绍。

图3为本申请的一种可能的毫米波雷达系统的架构示意图。如图3所示，该毫米波雷达系统可包括微控制单元(microcontroller unit，MCU)301和单片微波集成电路(monolithic microwave integrated circuit，MMIC)302。MCU301可包括至少两个中央处理单元(central processing unit，CPU)(图3以包括CPU3011和CPU3012为例)、RAM3013、SPI模块3014和LVDS模块3015。MMIC302可包括控制单元(control unit)3021、LVDS模块3022、SPI模块3023、故障寄存器3024和故障寄存器3025等。其中，SPI模块3014与SPI模块3023对应，SPI模块3014、SPI模块3023、以及SPI模块3014和SPI模块3023间的物理连线(如电缆或PCB走线)可形成一个MCU301与MMIC302之间的一个通道，例如称为SPI；LVDS模块3015与LVDS模块3022对应，LVDS模块3015、LVDS模块3022、以及LVDS模块3015与LVDS模块3022间的物理连线(如电缆或PCB走线)也可形成一个MCU301与MMIC302之间的一个通道，例如可称为LVDS通道。其中，LVDS模块3015可以称为差分信号发送器，可用于将非平衡传输的TTL信号转换成平衡传输的LVDS信号；LVDS模块3022可称为差分信号接收器，可用于将平衡传输的LVDS信号转换为非平衡传输的TTL信号。应理解，SPI模块可以是接口电路，或称为输入输出接口；LVDS模块可以是接口电路，或称为输入输出接口。CPU3011(或者CPU3012)与控制单元3021可通过SPI通信，RAM3013与控制单元3021可通过LVDS通道通信，例如，可通过LVDS通道向RAM3013传输MMIC302接收到的电磁波等。MCU上可还可包括多个引脚，每个引脚的功能可通过软件控制实现某一功能。例如MCU的中断引脚，该引脚可通过软件控制实现中断功能。需要说明的是，MMIC302为被动器件，需要MCU301控制其执行任务。这里需要说明的是，该架构中包含的各种元器件仅是一种示例性说明，例如CPU、故障寄存器等均可以用其他具有等同功能的元器件替代，本申请不对具体的元器件类型做具体限定。

控制单元3021，用于控制MMIC302的工作。例如可控制MMIC302进行业务数据的检测、MMIC的故障检测等。控制单元3021可产生雷达信号(即电磁波)，进而通过发射器将雷达信号发出。雷达信号由一个或多个突发(burst)包组成，每个突发包括多个啁啾信号。雷达信号发出后，经一个或多个目标反射后形成回波信号，回波信号被接收器接收。MMIC302还用于对接收器接收到的回波信号进行变换和采样等处理，并将处理后的回波信号传输至MCU301。

CPU3011和CPU3012均配置用于故障处理，例如，对MMIC302的产生的故障进行处理。

RAM3013，用于暂时存储MMIC302传输过来的数据(例如电磁波)、和/或故障信息等。

进一步，可选地，该毫米波雷达系统还可包括发射器1031和接收器1032等。其中，发射器可以由发射天线与MMIC中的发射通道构成。接收器可以由接收天线与MMIC中的接收通道构成。其中，发射天线和接收天线可以位于印刷电路板(print circuit board，PCB)上，发射通道和接收通道可以位于芯片内，即AOB(antenna on PCB)；或者，发射天线和接收天线可以位于芯片封装内，发射通道和接收通道可以位于芯片内，即AIP(antenna inpackage)。本申请实施例中对于组合形式不做具体限定。

上述图3所示的毫米波雷达系统可以应用于多种领域，例如：车载雷达(即把毫米波雷达系统安装在汽车上)、路边交通雷达(即把毫米波雷达系统安装在路边交通设备上)、无人机雷达(即把毫米波雷达系统安装在无人机上)等。或者，上述图3所示的毫米波雷达系统也可以应用于终端设备、或设置于终端设备的部件中；该终端设备例如可以是智能家居设备、智能制造设备、机器人，或者智能运输设备，智能运输设备例如可以是自动导引运输车(automated guided vehicle，AGV)或者无人运输车等。

当该毫米波雷达系统应用车辆上，即车载毫米波雷达，该毫米波雷达系统还可包括连接器(connector)、控制区域网络(controller area network，CAN)、电磁兼容性(electromagnetic compatibility，EMC)保护和电源管理模块(power management ICs，PMIC)。其中，连接器可用于毫米波雷达系统与整车电子电器系统连接。控制区域网络可用于整车电子电器系统交互信息，例如，通过CAN可把故障信息上报给整车电子电器系统。控制区域网络是ISO国际标准化的串行通信协议，可用于直接与外部控制端通讯。电磁兼容保护可用于电源的电磁兼容保护。电源管理模块可用于将整车输入的电源转换为3.3V及1.25V，并供给CAN、MCU和MMIC等。

车载毫米波雷达系统可以测量从毫米波雷达系统到被测物体之间的距离、角度和相对速度等。具体地，车载毫米波雷达系统可通过发射器1031向外发射毫米波，通过接收器1032接收目标反射信号，经处理后可快速准确地获取车辆车身周围的物理环境信息(如车辆与其他物体之间的相对距离、相对速度、角度、运动方向等)，然后根据所探知的物体信息进行目标追踪和识别分类，进而结合车身动态信息进行数据融合。经合理决策后，以声、光及触觉等多种方式告知或警告驾驶员，或及时对汽车做出主动干预，从而保证驾驶过程的安全性和舒适性，减少事故发生几率。目前，车辆利用毫米波雷达系统可以实现自适应巡航控制(adaptive cruise control)，前向防撞报警(forward collision warning)，盲点检测(blind spot detection)，辅助停车(parking aid)，辅助变道(lane changeassistant)，等高级驾驶辅助系统(advanced driving assistant system，ADAS)功能。

需要说明的是，本申请所描述的系统架构以及可应用场景是为了更加清楚的说明本申请的技术方案，并不构成对本申请提供的技术方案的限定，本领域普通技术人员可知，随着系统架构的演变和新业务场景的出现，本申请提供的技术方案对于类似的下述技术问题，同样适用。

对于毫米波雷达系统中的电子电器的信息传输及处理是必不可少，特别是电子电器系统的故障信息传输及处理。电子电器系统的故障行为主要由随机硬件失效和系统性失效引起，而随机硬件失效又分为单点失效、双点失效(或称为双点故障)、三点及以上的多点失效(又称为安全失效)。其中，单点失效是指在同一个任务周期发生一个故障，其中，任务周期是指从一个故障发生到该故障被处理完成的时长。双点失效是指在同一任务周期内发生的两个故障；三点失效是指在同一任务周期内发生三个故障。由于多点失效发生的几率非常小，基本可以忽略。

为了保证毫米波雷达系统的各部件的功能安全，需要及时处理电子电器系统所产生的故障。如图4所示，为本申请提供的一种信息传输方法。该方法可以应用于图3所示的毫米波雷达系统，或者，所述毫米波雷达系统中相关装置。示例性的，该方法可以应用于电磁信号收发装置以及控制装置，所述控制装置包含第一处理器和第二处理器；可选的，还可以包含至少一个存储器。所述电磁信号收发装置包含控制器；可选的，还可以包含至少一个寄存器。该方法包括以下步骤：

步骤401，电磁信号收发装置检测到第一故障，可通过第一通道向控制装置传输对应第一故障的第一故障信息。相应地，所述控制装置通过第一通道获取电磁信号收发装置的第一故障信息。

上述步骤401进一步可选的设计中，通过第一通道向控制装置的第一处理器传输所述第一故障信息。和/或，控制装置的第一处理器通过第一通道获取所述第一故障信息。

在一种可能的实现方式中，第一通道可为控制通道，例如，SPI、或者集成电路总线(inter integrated circuit，IIC)接口、或者串行通信接口(serial communicationinterface，SCI)，或者，所述也可以称接口对应的通道为所述通道。可选的，控制装置为微控制单元，例如MCU301；电磁信号收发装置为单片微波集成电路，例如MMIC302。

在一种可能的实现方式中，电磁信号收发装置可在检测到第一故障，向所述控制装置的第一处理器发送用于指示产生所述第一故障的第一FI硬线标志。示例性地，电磁信号收发装置可在检测到第一故障，将FI硬线标志置为高电平(例如1)，并向控制装置发送置为高电平的FI硬线标志，该置为高电平的FI硬线标志即为第一FI硬线标志。可选的，FI硬线标志被触发后用1表示。应理解，FI硬线标志也可以是上升沿或下降沿。

相应地，控制装置的第一处理器接收来自所述电磁信号收发装置的第一FI硬线标志。进一步，所述第一处理器向所述电磁信号收发装置发送第一请求消息，其中，所述第一请求消息用于请求所述第一故障信息。在一种可能的实现方式中，所述电磁信号收发装置可根据所述第一请求消息，获得故障寄存器中的所述第一故障信息。具体地，电磁信号收发装置可根据第一请求消息，按故障寄存器的顺序，查询故障寄存器，进而得到故障寄存器的信息，故障寄存器的信息中包括第一故障信息。故障寄存器的信息可以为32位或64位，下面以故障寄存器的信息为32位为例，若未发生故障，则故障寄存器的信息为0000000000000000000000000000000000；若发生一个故障，则32位中的一位由0变为1，例如00000100000000000000000000000000；若发生两个故障，则32位中的两位由的0变为1，例如，00100100000000000000000000000000。也就是说，1表示发生故障，0表示未发生故障。

进一步，电磁信号收发装置可向控制装置发送故障寄存器的信息，该故障寄存器的信息中包括第一故障信息。相应地，控制装置可接收来自电磁信号收发装置的故障寄存器的信息。进一步，可选地，控制装置中的第一处理器可识别出故障寄存器的信息中的第一故障信息。例如，第一处理器接收的故障寄存器的信息为00000100000000000000000000000000，可识别出第6位为第一故障信息，即第一故障信息在第6位。再比如，第一处理器接收的故障寄存器的信息为00100100000000000000000000000000，第一处理器按顺序识别，识别出第3位是第一故障信息，即第一故障信息在第3位。

步骤402，电磁信号收发装置检测到第二故障，可通过第二通道向控制装置传输对应于第二故障的第二故障信息。相应地，所述控制装置通过所述第二通道获取第二故障信息。

上述步骤402进一步可选的设计中，通过第二通道向控制装置的第二处理器传输所述第二故障信息。和/或，控制装置中的第二处理器获取通过所述第二通道传输的第二故障信息。

此处，第二通道可为数据通道，例如，LVDS通道、或者移动行业处理器接口(mobileindustry processor interface，MIPI)。

一种可选的设计中，第一通道为SPI，第二通道为LVDS通道。如此，当该方案应用于毫米波雷达时，可兼容现有的毫米波雷达中的SPI和LVDS通道。

在一种可能的实现方式中，第二故障信息可存储于控制装置中的第一存储器中。或者说，电磁信号收发装置通过第二通道向控制装置中的第一存储器传输第二故障信息。

如下，示例性地的示出了第二处理器获取第二故障信息的两种可能的实现方式。

实现方式一，第二处理器检测到第二FI硬线标志，第二FI硬线标志用于指示电磁信号收发装置发生第二故障。第二处理器从第一存储器中获取第二故障信息。

实现方式二，第二处理器定时查询第一存储器，从第一存储器中获取第二故障信息。例如，第二处理器可以周期性查询第一存储器，并识别第二故障信息，可能的识别方式可参见下述图5中的步骤509的相关描述。此时，不需要FI硬线标志的触发。

基于上述实现方式一或实现方式二，电磁信号收发装置检测到第二故障，可通过LVDS通道向控制装置发送故障寄存器的信息。相应地，控制装置可通过LVDS通道接收来自电磁信号收发装置的故障寄存器的信息。进一步，控制装置中的第二处理器可获取(或称为识别)故障寄存器的信息，并从故障寄存器的信息中识别出第二故障信息。

例如，第二处理器从控制装置的第一存储器中获取的故障寄存器的信息为00100100000000000000000000000000，并向第一处理器的缓存中读取到故障寄存器信息的第6位(即第一故障信息)已被第一处理器处理，第二处理器在识别故障寄存器的信息00100100000000000000000000000000时，会屏蔽第6位，即不对第6位的第一故障信息进行识别，第二处理器识别到第3位，确定为第二故障信息。

再比如，第二处理器从控制装置的第一存储器中读取故障寄存器的信息为00000100010000000000000000000000，并向第一处理器的缓存中读取到故障寄存器信息的第6位的故障(即第一故障信息)已被第一处理器处理，第二处理器在识别故障寄存器的信息00000100010000000000000000000000时，会屏蔽第6位，即不对第6位的故障信息进行识别，会继续识别第6位以后的位，直到识别到第10位，确定为第二故障信息。

通过上述步骤401至步骤402可以看出，第二处理器处理第二故障可与第一处理器处理第一故障并行执行，从而可以尽可能的及时处理双点故障中的每个故障。而且，第一故障信息和第二故障信息是通过两个通道发送的，有助于避免都使用单一的通道而导致通信通道失效的情况。

控制装置获取到第二故障信息后，可对第二故障信息对应的第二故障进行处理，如下示例性示出了触发第二处理器处理第二故障的三种可能的方式。

方式一，第二处理器接收来自第一处理器的第一指令。

在一种可能的实现方式中，第一处理器在检测到第一FI硬线标志，还可向所述第二处理器发送第一指令，所述第一指令用于指示所述第二处理器处理所述第二故障。相应地，第二处理器可接收来自第一处理器的第一指令，响应于第一指令，处理第二故障。

应理解，控制装置中的第一处理器检测到FI硬线标志，说明电磁信号收发装置已经发生了一个故障(称为第一故障)，此时，第一处理器需要处理该第一故障。为了防止第一处理器在处理第一故障的任务周期中电磁信号收发装置产生新的故障得不到及时处理，因此，需要第二处理器启动故障处理中断任务，以及时处理电磁信号收发装置产生的新故障(称为第二故障)。基于此，第一指令可用于指示第二处理器处理第二故障。具体地，第一指令可以直接指示第二处理器处理第二故障；或者，第一指令间接的指示第二处理器处理第二故障，例如，第一指令指示出第一处理器被占用处理第一故障，或者，通知第二处理器启动故障处理任务，以便于产生第二故障时，第二处理器可以处理第二故障。

在一种可能的实现方式中，第一指令可以触发第二处理器中的一个软件标志位，第二处理器在该软件标志位对应的存储区域读取该软件标志位对应的故障处理任务。

方式二，第二处理器检测到第二FI硬线标志。

基于该方式二，第二处理器可以响应于检测到第二FI硬线标志，处理第二故障。应理解，第二处理器检测到第二FI硬线标志，说明第二故障已发生，此处可触发第二处理器处理第二故障。

方式三，第二处理器确定第一故障未处理完成。

基于该方式三，第二处理器可响应于第一故障未处理完成，处理第二故障。应理解，第一处理器未处理完成第一故障，此时，第一处理器需要处理该第一故障。为了防止第一处理器在处理第一故障的任务周期中电磁信号收发装置产生新的故障得不到及时处理，因此，需要第二处理器处理启动故障处理任务。

需要说明的是，也可以是上述三种方式的任意组合触发第二处理器处理第二故障。例如，第二处理器确定第一故障未处理完成且检测到第二FI硬线标志(即方式二和方式三的组合)，响应于第一故障未处理完成且检测到第二FI硬线标志，第二处理器处理第二故障。应理解，第二处理器检测到第二FI硬线标志，说明第二故障已发生；而且，第一处理器未处理完成第一故障，为了使得第一故障和第二故障尽可能的及时被处理，需要第二处理器处理第二故障。

在下文的介绍中，以第一FI硬线标志为FI硬线标志为例、第二FI硬线标志为第二故障指示(fault second indication，FSI)硬线标志为例、第一存储器为MCU中的RAM为例、电磁信号收发装置为MMIC为例、控制装置以MCU为例、第一处理器为第一CPU为例、第二处理器为第二CPU为例，第一通道为SPI为例，第二通道为LVDS通道为例进行介绍。也就是说，本申请后续所描述的RAM均可以替换为第一存储器，MMIC均可以替换为电磁信号收发装置，MCU均可以替换为控制装置，第一CPU均可以替换为第一处理器，第二CPU均可以替换为第二处理器，FI硬线标志均可以替换为第一FI硬线标志，FSI硬线标志均可以替换为第二FI硬线标志，SPI均可替换为第一通道，LVDS通道均可替换为第二通道。下文仅是为了阐述方便而进行的示例性说明。

如图5所示，为本申请提供的另一种信息传输方法，该信息传输方法可应用于上述图3所示的毫米波雷达系统。该方法可包括以下步骤：

步骤501，MMIC检测到第一故障，向第一CPU发送FI硬线标志。

结合上述图3，可以是MMIC302中的控制单元3021检测到第一故障，并通过与MCU301的引脚连接的FI硬线引脚，向CPU3011发送FI硬线标志。

应理解，MMIC可基于第一CPU发送的指令a开始进行故障检测。

步骤502，MCU中的第一CPU检测到FI硬线标志，向MCU中的第二CPU发送第一指令。相应地，第二CPU接收来自第一CPU的第一指令。

此处，MCU的每个引脚均有对应的标志，可将引脚对应的标志存储在MCU的寄存器中，其中，MCU上的一个引脚与FI硬线引脚连接，在寄存器中存储有与FI硬线引脚连接的引脚的标志位(称为FI硬线标志位)，第一CPU可定时检测MCU上的寄存器中FI硬线标志位，以确定MMIC是否发生了故障。例如，若CPU检测到FI硬线标志为1，说明MMIC发生了一个故障。关于第一指令的介绍可参见上述相关内容，此处不再重复赘述。

步骤503，MCU中的第一CPU向MMIC发送第一请求消息。相应地，MMIC接收来自MCU中的第一CPU的第一请求消息。

其中，第一请求消息用于请求第一故障信息。或者第一请求消息用于请求MMIC查询故障寄存器，以获得第一故障信息。

步骤504，MMIC根据第一请求消息，查询故障寄存器。

此处，MMIC可根据第一请求消息，查询故障寄存器的信息。需要说明的是，MMIC是被动器件，仅能确定出发生了故障，不能识别出故障寄存器中哪一位有故障。

步骤505，MMIC可向第一CPU发送故障寄存器的信息。相应地，第一CPU可接收来自MMIC的故障寄存器的信息并缓存。

此处，故障寄存器的信息中包括第一故障信息。

在一种可能的实现方式中，MMIC可通过SPI向第一CPU发送故障寄存器的信息。相应地，第一CPU可通过SPI接收来自MMIC的故障寄存器的信息并缓存。

当查询到的故障寄存器的信息的数据量较大时，MMIC可能需要分多次向第一CPU发送故障寄存器的信息，关于故障寄存器的信息可参见前述相关描述，此处不再重复赘述。

步骤506，MCU中的第一CPU确定(或称为识别)故障寄存器的信息中的第一故障信息。

此处，第一CPU识别故障寄存器的信息中的第一故障信息的过程可参见上述相关描述，此处不再重复赘述。需要说明的是，第一CPU识别到第一故障信息后，不会再继续识别后面的位，可执行下述步骤507。

步骤507，MCU中的第一CPU对第一故障进行处理。

在一种可能的实现方式中，第一CPU中部署的故障处理软件中包括故障处理策略，故障处理策略包括但不限于故障等级与处理方法的对应的关系。例如，若故障等级为一般故障，则对MMIC复位，若三次无法恢复正常，对MMIC断电；若故障等级为致命故障，则直接对MMIC断电。示例性地，第一CPU可先确定第一故障的等级，并根据第一故障的等级，对第一故障进行相应的处理。

步骤508，MMIC检测到第二故障，可通过LVDS通道向MCU发送故障寄存器的信息。相应地，MCU可通过LVDS通道接收来自MMIC的故障寄存器的信息。

此处，故障寄存器的信息可存储于MCU的RAM中，该故障寄存器的信息中包括第二故障信息。

结合上述图3，MMIC302检测到第二故障，可通过LVDS通道向MCU301中的RAM3013发送故障寄存器的信息。相应地，MCU301中的RAM3013存储有故障寄存器的信息。换言之，当MMIC302检测到第二故障，LVDS通道不再用于向MCU301中的RAM3013传输正常的业务数据，而是通过复用LVDS通道，向MCU301中的RAM3013传输故障寄存器的信息。

此处，MMIC检测到第二故障，仅能确定出发生了两个故障，不能确定出故障寄存器中哪两位有故障。例如，故障寄存器的信息为00100100000000000000000000000000，MMIC通过LVDS通道将故障寄存器的信息00100100000000000000000000000000发送给MCU的RAM中。相应地，MCU中的RAM可将00100100000000000000000000000000存储。再比如，故障寄存器的信息为00000100010000000000000000000000，MMIC通过LVDS通道将故障寄存器的信息00000100010000000000000000000000发送给MCU的RAM中。相应地，MCU中的RAM可将00000100010000000000000000000000存储。

在一种可能的实现方式中，MMIC检测到第一个故障后，一直在持续检测故障，第二个故障可能是在检测到第一个故障之后且在第一个故障的任务周期的任意时间检测的。

需要说明的是，上述步骤508可以在上述步骤501之后，下述步骤509之前的任意步骤。

步骤509，MCU中的第二CPU获取(或称为识别)故障寄存器的信息中的第二故障信息。

如下，示例性地的示出了MCU中的第二CPU获取故障寄存器的信息中的第二故障信息的两种可能的实现方式。

实现方式1，第二CPU检测到FSI硬线标志，从MCU中的RAM获取第二故障信息。

结合上述图3，CPU3011与控制单元3021通过FI硬线引脚连接，CPU3012与控制单元3021通过FSI硬线引脚连接。也就是说，在MMIC302和MCU301之间设置一个用于故障指示的FSI硬线标志。MMIC302中的控制单元3021检测到第二故障，通过与MCU301的引脚连接的FSI硬线引脚，向CPU3012发送FSI硬线标志。示例性地，MMIC中部署的固件中预先配置两个硬线标志位(即FI硬线标志位和FSI硬线标志位)，并通过软件控制FSI硬线引脚的功能、以及FI硬线引脚的功能。即，MMIC的部署的固件第一次检测到故障，触发FI硬线标志位；第二次检测到故障，触发FSI硬线标志位。

基于该实现方式1，MMIC检测到第二个故障后，触发FSI硬线标志位，例如，将FSI硬线标志位置为高电平(如1)。

此处，第二CPU会串行执行任务，检测FSI硬线标志为其中的一个任务。通常，处理FSI硬线标志中断的任务的优先级最高。例如，第二CPU需要执行任务1(即检测到FSI硬线标志)、任务2和任务3，第二CPU可按优先级顺序串行运行这三个任务，以任务1的优先级高于任务2的，任务2的优先级高于任务3的为例，第一CPU串行运行任务1、任务2和任务3，当第二CPU检测到任务1发生，则可进入任务1，即执行任务1的流程。

当MCU中的第二CPU检测到FSI硬线标志，从MCU中的RAM中读取故障寄存器的信息，并向第一CPU的缓存(cache)中读取到故障寄存器的信息中的第一故障信息，且确定第一故障已被第一CPU处理，第二CPU屏蔽该第一故障信息，并从该故障寄存器的信息中识别第二故障信息。

第二CPU从故障寄存器的信息中识别出第二故障信息的可能的实现可参见上述相关描述，此处不再重复赘述。

实现方式2，第二CPU定时查询MCU中的RAM，并从MCU中的RAM中获取第二故障信息。

基于该实现方式2，第二CPU定时从MCU中的RAM中读取故障寄存器的信息，并向第一CPU的缓存中读取到故障寄存器的信息中的第一故障信息，且确定第一故障已被第一CPU处理，第二CPU屏蔽该第一故障信息，从该故障寄存器的信息中识别出第二故障信息。

其中，第二CPU从读取到的故障寄存器的信息中识别第二故障信息的示例可参见上述实现方式1相关描述，此处不再重复赘述。

在一种可能的实现方式中，第二CPU可周期性查询MCU中的RAM，例如，每隔1ms查询一次。

步骤510，MCU中的第二CPU对第二故障进行处理。

该步骤510可参见上述步骤507，此处不再重复赘述。

通过上述步骤501至步骤510可以看出，第一CPU处理第一故障，第二CPU处理第二故障，可使得第一故障和第二故障可以得到及时处理。而且，复用LVDS通道发送故障寄存器的信息的方式属于异质冗余的方式，有助于避免都使用SPI单一的通信方式而导致通信通道都失效的情况。

在上述步骤502之后，即第二CPU接收到第一指令，响应于第一指令，可启动故障处理任务。请参阅图6，为本申请提供的另一种信息传输方法流程示意图。在该方法中，以FI硬线标志位为1表示FI硬线标志中断(即触发FI硬线标志)，以FSI硬线标志位为1表示FSI硬线标志中断(即触发FSI硬线标志)为例。

步骤601，第二CPU清除MCU中的RAM中的数据。

此处，可以是第二CPU向MCU中的RAM发送清除数据指令，MCU中的RAM根据清除数据的指令清除存储的数据。如此，可防止MCU中的RAM中原有数据干扰故障中断处理任务。

需要说明的是，第二CPU接收到第一指令后，MCU中的RAM中还未接收到来自MMIC的故障寄存器的信息。也就是说，在接收到故障寄存器的信息之前，先对MCU中的RAM中的数据进行清除，可使得MCU中的RAM接收到故障寄存器的信息后，只存储有故障寄存器的信息。

步骤602，第二CPU确定FI硬线标志是否为1；若是，执行步骤603；若否，执行步骤604。

此处，若FI硬线标志为1，说明第一CPU未处理完第一故障，如果MMIC发生第二故障，第一CPU不能及时处理第二故障，故需要第二CPU来处理第二故障。若确定FI硬线标志为0，说明第一CPU已经处理完第一故障，此时，如果MMIC发生第二故障，可以直接由第一CPU处理第二故障，不需要第二CPU来处理第二故障，此处，第二CPU可执行后续步骤604和步骤605。

步骤603，第二CPU确定FSI硬线标志是否为1；若是，执行下述步骤606；若否，返回执行步骤602。

此处，若FSI硬线标志为1，说明第二CPU未处理完第二故障，因此第二CPU需要对第二故障进行处理，即执行步骤606；若FSI硬线标志为0，说明第二故障已被处理完成，返回步骤602重新等待新的故障处理任务。

步骤604，第二CPU清除MCU中的RAM。该步骤604之后执行步骤605。

步骤605，第二CPU退出故障处理任务。

步骤606，第二CPU对第二故障进行处理。

若第二CPU是基于上述实现方式一获取的第二故障信息，在第二CPU对第二故障处理完成后，还需要对第二故障对应的FSI硬线标志和/或故障存储器的信息中的第二故障信息进行清除，可参见图7的介绍。

步骤701，第二CPU可向MMIC发送第二指令。相应地，MMIC通过SPI接收来自第二CPU的第二指令。

在一种可能的实现方式中，第二CPU可通过SPI向MMIC发送第二指令。

此处，第二指令用于指示MMIC清除FSI硬线标志和/或第二故障信息。结合上述图3，CPU1302可向MMIC302中的控制单元3021发送第二指令。其中，第二指令用于指示控制单元3021清除第二故障信息和/或清除FSI硬线标志。示例性地，控制单元3021可将第二故障信息1复原为0，将FSI硬线标志位置为低电平(如0)。

步骤702，MMIC可根据第二指令，清除故障寄存器的信息包括的第二故障信息和/或清除FSI硬线标志。

结合上述图5中的步骤509，例如，故障寄存器的信息为00100100000000000000000000000000，第二故障信息为故障寄存器的信息中的第3位，MMIC可根据第二指令，将第3位的1复原为0。再比如，故障寄存器的信息为00000100010000000000000000000000，第二故障信息为故障寄存器的信息中的第10位，MMIC可根据第二指令，将第10位的1复原为0。

此处，若FI硬线标志为1表示中断，MMIC可根据第二指令，将FI硬线标志恢复为0。

步骤703，MMIC可向第二CPU发送第三响应。

在一种可能的实现方式中，MMIC可通过SPI向第二CPU发送第三响应。

此处，第三响应包括第二指令的执行进程。示例性地，第二指令的执行进程可用0和1标识，0表示第二指令未执行完成，1表示第二指令已执行完成。需要说明的是，第二指令的执行也可以用其它标识表示，可以区分出第二指令完成或未完成的标识均可以，本申请对此不做限定。

应理解，第二CPU需要确定MMIC执行第二指令的进程，因此，MMIC会定时向第二CPU反馈第二指令执行的进程。例如，MMIC可每隔10us向第二CPU反馈一次第二指令的执行进程。

步骤704，第二CPU根据接收到的第三响应，确定MMIC是否执行完成第二指令；若完成，执行步骤705；若未完成，继续检测第二指令的执行进行，即循环指令该步骤704。

示例性地，第二CPU在t1时刻发送第二指令，在第t2时刻查看第三响应，t1时刻和t2时刻可以是预先设置的。也就是说，CPU通常按固定时长发送指令和接收响应。

步骤705，第二CPU退出故障处理任务。

通过上述步骤701至步骤705可以看出，在第二CPU对第二故障处理完成后，及时对第二故障对应的FSI硬线标志和/或第二故障信息进行了清除，以便于在下一个任务周期中可以及时处理新产生的故障。

需要说明的是，上述实施例中，第一CPU中的各步骤之间的执行过程是串行的，第二CPU中的各步骤之间的执行过程是串行的，第一CPU与第二CPU之间执行过程可以是串行的，也可以是并行的。需要说明的是，上述各个步骤的执行过程是为了清楚解释方案而阐述的，根据实际场景的需要，上述各个步骤中的某一个或者多个步骤可能无需执行，或者可能存在多个步骤可以合并执行，以实际场景中的具体执行为准。

可以理解的是，为了实现上述实施例中功能，控制装置包括了执行各个功能相应的硬件结构和/或软件模块。本领域技术人员应该很容易意识到，结合本申请中所公开的实施例描述的各示例的模块及方法步骤，本申请能够以硬件或硬件和计算机软件相结合的形式来实现。某个功能究竟以硬件还是计算机软件驱动硬件的方式来执行，取决于技术方案的特定应用场景和设计约束条件。

基于上述内容和相同构思，图8为本申请的提供的可能的控制装置的结构示意图。这些控制装置可以用于实现上述方法实施例中控制装置的功能，因此也能实现上述方法实施例所具备的有益效果。在本申请中，该控制装置可以是如图3所示MCU301。

如图8所示，该控制装置800包括第一处理器801、第二处理器802。进一步，所述控制装置800还可以包括第一接口电路803和第二接口电路804。可选地，控制装置800还可包括第一存储器805和/或第二存储器806，第一存储器805可用于存储第一处理器801和第二处理器802执行的指令；第二存储器806可用于存储控制装置800接收到的第二故障信息。控制装置800可用于实现上述图4、图5、图6或图中所示的方法实施例中控制装置或者MCU的功能。需要说明的是，第一接口电路803也可以称为第一输入输出接口803，第二接口电路804也可以称为第二输入输出接口804。这里的接口电路的引入是为了更好的阐述产品的硬件结构，本领域技术人员可以理解，接口电路可以为实现相应通道的硬件电路或者逻辑电路。下文中所出现的“通过通道对应的接口电路”也可以直接理解或替换为“通过通道”。

当控制装置800用于实现图4所示的方法实施例的控制装置的功能时：第一处理器801用于通过第一通道对应的第一接口电路803获取电磁信号收发装置的第一故障信息，第一故障信息对应于第一故障；第二处理器802用于获取电磁信号收发装置的第二故障信息，第二故障信息对应于第二故障；其中，第二故障信息来自电磁信号收发装置，且经由第二通道对应的第二接口电路804传输。

有关上述第一处理器801和第二处理器802更详细的描述可以参考图4所示的方法实施例中相关描述直接得到，此处不再一一赘述。

基于上述内容和相同构思，图9为本申请的提供的可能的电磁信号收发装置的结构示意图。这些电磁信号收发装置可以用于实现上述方法实施例中电磁信号收发装置的功能，因此也能实现上述方法实施例所具备的有益效果。在本申请中，该电磁信号收发装置可以是如图3所示MMIC302。

如图9所示，该电磁信号收发装置900包括控制器901。进一步，还包括第四接口电路902和第五接口电路903。可选地，控制装置900还可包括存储器904，存储器904可用于存储故障信息。需要说明的是，控制器901执行的指令通常是固件(firmware)程序，即控制器901执行的指令通常固化于电磁信号收发装置900中。电磁信号收发装置900用于实现上述图4、图5、图6或图中所示的方法实施例中电磁信号收发模块或者MMIC的功能。需要说明的是，第四接口电路902也可以称为第四输入输出接口902，第五接口电路903也可以称为第五输入输出接口903。这里接口电路的解释参考上文。进一步，可选地，存储器904可包括寄存器。

当电磁信号收发装置900用于实现图4所示的方法实施例的电磁信号收发装置的功能时：控制器901用于检测到第一故障，通过第一通道对应的第四接口电路902向控制装置传输第一故障信息，第一故障信息对应于第一故障；控制器901还用于检测到第二故障，通过第二通道对应的第五接口电路903向控制装置传输第二故障信息，第二故障信息对应于第二故障。

有关上述控制器901更详细的描述可以参考图4所示的方法实施例中相关描述直接得到，此处不再一一赘述。

基于上述内容和相同构思，如图10所示，本申请还提供一种信号处理设备1000。该信号处理设备1000包括可包括控制装置800或电磁信号收发装置900中的至少一个。控制装置800可参见上述图8相关描述，电磁信号收发装置900可参见上述图9相关描述。

当该信号处理设备1000用于实现图4所示的方法时，控制装置800用于执行上述控制装置的功能，电磁信号收发装置900用于执行上述电磁信号收发装置的功能。

可以理解的是，本申请的实施例中的处理器可以是中央处理单元(centralprocessing unit，CPU)，还可以是其它通用处理器、数字信号处理器(digital signalprocessor，DSP)、专用集成电路(application specific integrated circuit，ASIC)、现场可编程门阵列(field programmable gate array，FPGA)或者其它可编程逻辑器件、晶体管逻辑器件，硬件部件或者其任意组合。通用处理器可以是微处理器，也可以是任何常规的处理器。控制器例如可以是毫米波雷达系统中的控制单元(control unit)、专用集成电路(application specific integrated circuits，ASIC)，现场可编程门阵列(fieldprogrammable gate array，FPGA)或者其他可编程逻辑器件、晶体管逻辑器件、硬件部件或者其任意组合。

本申请的实施例中的方法步骤可以通过硬件的方式来实现，也可以由处理器执行软件指令的方式来实现。软件指令可以由相应的软件模块组成，软件模块可以被存放于随机存取存储器(random access memory，RAM)、闪存、只读存储器(read-only memory，ROM)、可编程只读存储器(programmable ROM，PROM)、可擦除可编程只读存储器(erasable PROM，EPROM)、电可擦除可编程只读存储器(electrically EPROM，EEPROM)、寄存器、硬盘、移动硬盘、CD-ROM或者本领域熟知的任何其它形式的存储介质中。一种示例性的存储介质耦合至处理器，从而使处理器能够从该存储介质读取信息，且可向该存储介质写入信息。当然，存储介质也可以是处理器的组成部分。处理器和存储介质可以位于ASIC中。另外，该ASIC可以位于控制装置或电磁信号收发装置中。当然，处理器和存储介质也可以作为分立组件存在于网络设备或终端设备中。

在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。计算机程序产品包括一个或多个计算机程序或指令。在计算机上加载和执行计算机程序或指令时，全部或部分地执行本申请实施例的流程或功能。计算机可以是通用计算机、专用计算机、计算机网络、网络设备、用户设备或者其它可编程装置。计算机程序或指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，计算机程序或指令可以从一个网站站点、计算机、服务器或数据中心通过有线或无线方式向另一个网站站点、计算机、服务器或数据中心进行传输。计算机可读存储介质可以是计算机能够存取的任何可用介质或者是集成一个或多个可用介质的服务器、数据中心等数据存储设备。可用介质可以是磁性介质，例如，软盘、硬盘、磁带；也可以是光介质，例如，数字视频光盘(digital video disc，DVD)；还可以是半导体介质，例如，固态硬盘(solid statedrive，SSD)。

在本申请的各个实施例中，如果没有特殊说明以及逻辑冲突，不同的实施例之间的术语和/或描述具有一致性、且可以相互引用，不同的实施例中的技术特征根据其内在的逻辑关系可以组合形成新的实施例。

本申请中，“示例的”一词用于表示作例子、例证或说明。本申请中被描述为“示例”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。或者可理解为，使用示例的一词旨在以具体方式呈现概念，并不对本申请构成限定。

可以理解的是，在本申请的实施例中涉及的各种数字编号仅为描述方便进行的区分，并不用来限制本申请的实施例的范围。上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定。术语“第一”、“第二”等类似表述，是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或模块。方法、系统、产品或设备不必限于清楚地列出的那些步骤或模块，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或模块。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的保护范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (34)

1.一种信息传输方法，其特征在于，应用于控制装置，所述控制装置应用于毫米波雷达，所述控制装置包括第一处理器和第二处理器；所述方法包括：

所述第一处理器通过第一通道获取电磁信号收发装置的第一故障信息，所述第一故障信息对应于第一故障；

所述第二处理器获取所述电磁信号收发装置的第二故障信息，所述第二故障信息对应于第二故障，所述第一故障与所述第二故障产生于同一个任务周期；

其中，所述第二故障信息来自所述电磁信号收发装置，且经由第二通道传输。

2.如权利要求1所述的方法，其特征在于，所述第一通道为串行外设接口SPI；和/或，所述第二通道为低电压差分信号LVDS通道。

3.如权利要求1或2所述的方法，其特征在于，所述控制装置还包括第一存储器，所述第二故障信息存储于所述第一存储器；

所述第二处理器获取所述电磁信号收发装置的第二故障信息，包括：

所述第二处理器获取来自所述第一存储器的所述第二故障信息。

4.如权利要求3所述的方法，其特征在于，所述第二处理器获取来自所述第一存储器的所述第二故障信息，包括：

所述第二处理器定时查询所述第一存储器；

所述第二处理器从所述第一存储器中获取所述第二故障信息。

5.如权利要求3所述的方法，其特征在于，所述第二处理器获取来自所述第一存储器的所述第二故障信息，包括：

所述第二处理器检测到第二FI硬线标志，从所述第一存储器中获取所述第二故障信息，所述第二FI硬线标志用于指示所述第二故障。

6.如权利要求5所述的方法，其特征在于，所述方法还包括：

所述第二处理器响应于所述第一故障未处理完成、第一指令或者检测到所述第二FI硬线标志中的至少一个，处理所述第二故障，所述第一指令用于指示所述第二处理器处理所述第二故障。

7.如权利要求1或2所述的方法，其特征在于，所述方法还包括：

所述第一处理器检测到第一FI硬线标志，所述第一FI硬线标志用于指示所述第一故障；

所述第一处理器向所述第二处理器发送第一指令，所述第一指令用于指示所述第二处理器处理所述第二故障。

8.如权利要求5所述的方法，其特征在于，所述方法还包括：

所述第二处理器向所述电磁信号收发装置发送第二指令，所述第二指令用于指示所述电磁信号收发装置清除所述第二FI硬线标志和/或所述第二故障信息。

9.如权利要求1或2所述的方法，其特征在于，所述第一处理器通过第一通道获取电磁信号收发装置的第一故障信息，包括：

所述第一处理器接收来自所述电磁信号收发装置的第一FI硬线标志，所述第一FI硬线标志用于指示所述第一故障；

所述第一处理器向所述电磁信号收发装置发送第一请求消息，所述第一请求消息用于请求所述第一故障信息；

所述第一处理器通过所述第一通道接收来自所述电磁信号收发装置的所述第一故障信息。

10.一种信息传输方法，其特征在于，包括：

电磁信号收发装置检测到第一故障，通过第一通道向控制装置传输第一故障信息，所述第一故障信息对应于所述第一故障，所述电磁信号收发装置应用于毫米波雷达；

所述电磁信号收发装置检测到第二故障，通过第二通道向所述控制装置传输第二故障信息，所述第二故障信息对应于所述第二故障，所述第一故障与所述第二故障产生于同一个任务周期。

11.如权利要求10所述的方法，其特征在于，所述第一通道为串行外设接口SPI；和/或所述第二通道为低电压差分信号LVDS通道。

12.如权利要求10或11所述的方法，其特征在于，所述电磁信号收发装置通过第二通道向所述控制装置传输第二故障信息，包括：

所述电磁信号收发装置通过所述第二通道，向所述控制装置的第一存储器传输所述第二故障信息。

13.如权利要求10或11所述的方法，其特征在于，所述方法还包括：

所述电磁信号收发装置向所述控制装置中的第二处理器发送第二FI硬线标志，所述第二FI硬线标志用于指示所述第二故障。

14.如权利要求13所述的方法，其特征在于，所述方法还包括：

所述电磁信号收发装置接收来自所述第二处理器的第二指令；

所述电磁信号收发装置根据所述第二指令，清除所述第二FI硬线标志和/或所述第二故障信息。

15.如权利要求10或11所述的方法，其特征在于，所述方法还包括：

所述电磁信号收发装置向所述控制装置的第一处理器发送第一FI硬线标志，所述第一FI硬线标志用于指示产生所述第一故障。

16.如权利要求10或11所述的方法，其特征在于，所述电磁信号收发装置检测到第一故障，通过第一通道向控制装置传输第一故障信息，包括：

所述电磁信号收发装置接收来自所述控制装置的第一处理器的第一请求消息；

所述电磁信号收发装置根据所述第一请求消息，获得故障寄存器中的所述第一故障信息。

17.一种控制装置，其特征在于，所述控制装置应用于毫米波雷达，所述控制装置包括第一处理器、第二处理器、第一接口电路和第二接口电路；

所述第一处理器，用于通过所述第一通道对应的第一接口电路获取电磁信号收发装置的第一故障信息，所述第一故障信息对应于第一故障；

所述第二处理器，用于获取所述电磁信号收发装置的第二故障信息，所述第二故障信息对应于第二故障，所述第一故障与所述第二故障产生于同一个任务周期；

其中，所述第二故障信息来自所述电磁信号收发装置，且经由所述第二通道对应的第二接口电路传输。

18.如权利要求17所述的装置，其特征在于，所述第一通道为串行外设接口SPI；和/或，所述第二通道为低电压差分信号LVDS通道。

19.如权利要求17或18所述的装置，其特征在于，所述控制装置还包括第一存储器，所述第二故障信息存储于所述第一存储器；

所述第二处理器，用于：

获取来自所述第一存储器的所述第二故障信息。

20.如权利要求19所述的装置，其特征在于，所述第二处理器，用于：

定时查询所述第一存储器；

从所述第一存储器中获取所述第二故障信息。

21.如权利要求19所述的装置，其特征在于，所述第二处理器，用于：

检测到第二FI硬线标志，从所述第一存储器中获取所述第二故障信息，所述第二FI硬线标志用于指示所述第二故障。

22.如权利要求21所述的装置，其特征在于，所述第二处理器，还用于：

响应于所述第一故障未处理完成、第一指令或者检测到所述第二FI硬线标志中的至少一个，处理所述第二故障，所述第一指令用于指示所述第二处理器处理所述第二故障。

23.如权利要求17或18所述的装置，其特征在于，所述控制装置还包括第三接口电路；

所述第一处理器，还用于：

检测到第一FI硬线标志，通过所述第三接口电路向所述第二处理器发送第一指令，所述第一指令用于指示所述第二处理器处理所述第二故障，所述第一FI硬线标志用于指示所述第一故障。

24.如权利要求21所述的装置，其特征在于，所述第二处理器，还用于：

通过所述第一通道对应的第一接口电路向所述电磁信号收发装置发送第二指令，所述第二指令用于指示所述电磁信号收发装置清除所述第二FI硬线标志和/或所述第二故障信息。

25.如权利要求17或18所述的装置，其特征在于，所述第一处理器，用于：

通过第一FI硬线引脚接收来自所述电磁信号收发装置的第一FI硬线标志，所述第一FI硬线标志用于指示所述第一故障；

通过所述第一通道对应的第一接口电路向所述电磁信号收发装置发送第一请求消息，所述第一请求消息用于请求第一故障信息。

26.一种电磁信号收发装置，其特征在于，应用于毫米波雷达，所述电磁信号收发装置包括控制器、第四接口电路和第五接口电路；

所述控制器，用于检测到第一故障，通过第一通道对应的第四接口电路向控制装置传输第一故障信息，所述第一故障信息对应于所述第一故障；

所述控制器，还用于检测到第二故障，通过第二通道对应的第五接口电路向所述控制装置传输第二故障信息，所述第二故障信息对应于所述第二故障，所述第一故障与所述第二故障产生于同一个任务周期。

27.如权利要求26所述的装置，其特征在于，所述第一通道为串行外设接口SPI；和/或所述第二通道为低电压差分信号LVDS通道。

28.如权利要求26或27所述的装置，其特征在于，所述控制器，用于：

通过所述第二通道对应的第五接口电路向所述控制装置的第一存储器传输所述第二故障信息。

29.如权利要求26或27所述的装置，其特征在于，所述控制器，还用于：

通过第二FI硬线引脚向所述控制装置的第二处理器发送第二FI硬线标志，所述第二FI硬线标志用于指示所述第二故障。

30.如权利要求29所述的装置，其特征在于，所述控制器，还用于：

根据来自所述控制装置的第二处理器的第二指令，清除所述第二FI硬线标志和/或所述第二故障信息。

31.如权利要求26或27所述的装置，其特征在于，所述控制器，还用于：

通过第一FI硬线引脚向所述控制装置的第一处理器发送第一FI硬线标志，所述第一FI硬线标志用于指示产生所述第一故障。

32.如权利要求26或27所述的装置，其特征在于，所述控制器，用于：

根据来自所述控制装置的第一处理器的第一请求消息，获得故障寄存器中的所述第一故障信息。

33.一种信号处理设备，其特征在于，包括权利要求17至25任一项的控制装置，和/或，权利要求26至32任一项的电磁信号收发装置。

34.如权利要求33所述的设备，其特征在于，所述设备为毫米波雷达。

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