CN104539466A - 数据发送方法和设备 - Google Patents
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Abstract
本发明实施例公开了一种数据发送方法和设备。所述方法包括：第一主控设备的检测单元检测到所述第一主控设备运行故障，并生成故障码数据；所述检测单元将所述故障码数据发送给所述第一主控设备的第一控制逻辑电路；所述第一控制逻辑电路将所述故障码数据发送给第二主控设备的第二控制逻辑电路，其中，所述第一控制逻辑电路和所述第二控制逻辑电路通过现场可编程门阵列FPGA实现。本发明实施例中，第一主控设备和第二主控设备通过串行通道传送故障信息，从而在硬件上实现了第一主控设备故障监控功能，不受上层软件故障的影响，性能稳定。
Description
技术领域
本发明涉及通信技术领域，尤其涉及一种数据发送方法和设备。
背景技术
在传输设备中，主控设备系统主要由中央处理器(Central ProcessingUnit，CPU)控制单元和控制逻辑单元两部分组成，CPU控制单元与控制逻辑单元共同完成告警和硬件检测、单板控制、开销处理、设备管理等功能。控制逻辑单元提供CPU控制单元与板内其他芯片的接口，主要实现芯片工作状态设定、芯片初始化、寄存器操作等功能。
为了实现冗余保护机制，通常传输设备具备主主控设备和备主控设备两个主控设备，控制逻辑单元实现主主控设备和备主控设备倒换控制逻辑，本板工作状态监控，系统其他单板状态检测等。主主控设备和备主控设备间通过本地控制模块(local control module，LCM)进行通讯以交互单板状态信息，当出现通讯故障(如通道故障、CPU故障、单板未注册)时，主主控设备无法传递本板的故障信息给备主控设备，导致现网无法定位单板故障。
发明内容
本发明提供了一种数据发送方法和设备，可以通过硬件实现单板故障定位，不受软件故障影响，性能稳定。
第一方面，本发明提供了一种数据发送方法，所述方法包括：
第一主控设备的检测单元检测到所述第一主控设备运行故障，并生成故障码数据；
所述检测单元将所述故障码数据发送给所述第一主控设备的第一控制逻辑电路；
所述第一控制逻辑电路将所述故障码数据发送给第二主控设备的第二控制逻辑电路，
其中，所述第一控制逻辑电路和所述第二控制逻辑电路通过现场可编程门阵列FPGA实现。
结合第一方面，在第一方面的第一种可能的实现方式中，所述第一主控设备的检测单元检测到所述第一主控设备运行故障，并生成故障码数据具体包括：
所述第一主控设备在初始化时出现故障，所述检测单元检测到所述第一主控设备运行故障，并生成第一故障码数据，用以定位所述第一主控设备故障原因；或者，
所述第一主控设备在初始化后出现故障，所述检测单元检测到所述第一主控设备运行故障，并生成第二故障码数据，用以定位所述第一主控设备故障原因。
结合第一方面或第一方面的第一种可能的实现方式，在第二种可能的实现方式中，所述第一控制逻辑电路将所述故障码数据发送给第二主控设备的第二控制逻辑电路具体为：
所述第一控制逻辑电路定时通过串行通道将所述故障码数据发送给所述第二控制逻辑电路。
结合第一方面或第一方面的第一种、第二种可能的实现方式，在第三种可能的实现方式中，所述检测单元将所述故障码数据发送给所述第一主控设备的第一控制逻辑电路具体为：
所述检测单元通过本地总线将所述故障码数据发送给所述第一控制逻辑电路。
第二方面，本发明提供了一种数据发送方法，所述方法包括：
第二主控设备的第二控制逻辑电路接收第一主控设备的第一控制逻辑电路发送的故障码数据；
所述第二控制逻辑电路将所述故障码数据存储到第二逻辑寄存器；
所述第二控制逻辑电路从所述第二逻辑寄存器读取所述故障码数据。
结合第二方面，在第二方面的第一种可能的实现方式中，所述第二主控设备的第二控制逻辑电路接收第一主控设备的第一控制逻辑电路发送的故障码数据具体包括：
所述第二控制逻辑电路接收第一控制逻辑电路发送的所述第一主控设备在初始化时出现故障时生成的第一故障码数据，用以定位所述第一主控设备故障原因；或者，
所述第二控制逻辑电路接收第一控制逻辑电路发送的所述第一主控设备在初始化后出现故障时生成的第二故障码数据，用以定位所述第一主控设备故障原因。
结合第二方面或第二方面的第一种可能的实现方式，在第二种可能的实现方式中，所述第二控制逻辑电路从所述第二逻辑寄存器读取所述故障码数据具体为：
所述第二控制逻辑电路定时从所述第二逻辑寄存器读取所述故障码数据，并将所述故障码数据生成日志并保存。
第三方面，本发明提供了一种第一主控设备，所述第一主控设备包括：
检测单元，用于检测所述第一主控设备是否出现故障；
生成单元，用于在所述测单元检测到所述第一主控设备运行故障时，生成故障码数据；
发送单元，用于将所述故障码数据发送给所述第一主控设备的第一控制逻辑电路，并将所述故障码数据发送给第二主控设备的第二控制逻辑电路；
其中，所述第一控制逻辑电路和所述第二控制逻辑电路通过现场可编程门阵列FPGA实现。
结合第三方面，在第三方面的第一种可能的实现方式中，所述生成单元具体用于：
所述检测单元检测到所述第一主控设备在初始化时出现故障，生成所述故障码数据，所述故障码数据用以定位所述第一主控设备故障原因；或者，
所述检测单元检测到所述第一主控设备在初始化后出现故障，生成所述故障码数据，所述故障码数据用以定位所述第一主控设备故障原因。
结合第三方面或第三方面的第一种可能的实现方式，在第二种可能的实现方式中，所述发送单元包括：
第一发送单元，用于通过本地总线将所述故障码数据发送给所述第一控制逻辑电路；
第二发送单元，用于定时通过串行通道将所述故障码数据发送给所述第二控制逻辑电路。
第四方面，本发明提供了一种第二主控设备，所述第二主控设备包括：
接收单元，用于接收第一主控设备的第一控制逻辑电路发送的故障码数据；
存储单元，用于将所述故障码数据存储到第二逻辑寄存器；
处理单元，用于从所述第二逻辑寄存器读取所述故障码数据，并进行数据码处理。
结合第四方面，在第四方面的第一种可能的实现方式中，接收第一控制逻辑电路发送的所述第一主控设备在初始化时出现故障时生成的第一故障码数据，所述第一故障码数据用以定位所述第一主控设备故障原因；或者，
接收第一控制逻辑电路发送的所述第一主控设备在初始化后出现故障时生成的第二故障码数据，所述第二故障码数据用以定位所述第一主控设备故障原因。
结合第四方面或第四方面的第一种可能的实现方式，在第二种可能的实现方式中，所述处理单元具体用于：
定时从所述第二逻辑寄存器读取所述故障码数据，并根据所述故障码数据生成日志并保存，所述日志用于对所述第一主控设备进行故障原因分析。
本发明实施例提供的的数据发送方法和设备，第一主控设备和第二主控设备通过串行通道传送故障信息，从而在硬件上实现了第一主控设备故障监控功能，不受软件故障的影响，性能稳定。
附图说明
图1为本发明实施例一提供的数据发送方法的流程图；
图2为本发明实施例二提供的数据发送方法的流程图；
图3为本发明实施例三提供的数据发送方法的流程图；
图4为本发明实施例四提供的应用本发明数据发送方法的系统示意图；
图5为本发明实施例五提供的第一主控设备的示意图；
图6为本发明实施例六提供的第二主控设备的示意图；
图7为本发明实施例七提供的第一主控设备的示意图；
图8为本发明实施例八提供的第二主控设备的示意图。
具体实施方式
下面通过附图和实施例，对本发明实施例的技术方案做进一步的详细描述。
本发明实施例提供的数据发送方法，应用于通信的传输设备的控制系统中，传输设备的控制系统包括第一主控设备和第二主控设备两个主控设备，其中第一主控设备作为正常运行的主控设备，第二主控设备为当第一主控设备出现故障时的备用主控设备。本发明提供的数据发送方法，是在第一主控设备发生故障时，与第二主控设备进行交互通信的方法。图1为本发明实施例一提供的数据发送方法，如图1所示，所述方法包括如下步骤：
步骤110，第一主控设备的检测单元检测到所述第一主控设备运行故障，并生成故障码数据。
具体的，第一主控设备具体为传输设备中的控制装置，包括中央处理器(Central Processing Unit,CPU)和第一控制逻辑电路，它们之间通过本地总线(Local Bus，LBUS)进行数据传输。
在启动第一主控设备时，第一主控设备的CPU中的检测单元对初始化过程以及设备运行过程中是否发生故障进行持续检测。
如果第一主控设备在初始化时出现故障，第一主控设备的CPU中的检测单元检测到第一主控设备初始化故障，生成对应的第一故障码数据。根据第一故障码数据可以定位初始化过程中第一主控设备出现故障的具体原因。如果初始化过程中没有出现故障，则返回设定值，如返回零，第一主控设备进入运行过程。
如果第一主控设备在初始化后出现故障，CPU中的检测单元检测到第一主控设备运行故障，生成对应的第二故障码数据。根据第二故障码数据可以定位初始化后第一主控设备出现故障的具体原因。
步骤120，所述检测单元将所述故障码数据发送给所述第一主控设备的第一控制逻辑电路。
具体的，如果第一主控设备在初始化时出现故障，CPU中的检测单元通过LBUS向第一控制逻辑电路发送第一故障码数据；
如果第一主控设备在初始化后出现故障，CPU中的检测单元通过本地总线LBUS向第一控制逻辑电路发送第二故障码数据。
第一控制逻辑电路中的驱动模块将检测单元发送的故障码数据存储到第一逻辑寄存器。
例如，第一逻辑寄存器的地址为：0x7c,第一逻辑寄存器为8位寄存器。第一控制逻辑电路中的驱动模块根据第一逻辑寄存器的地址0x7c将故障码数据存储到第一逻辑寄存器。
其中，第一控制逻辑电路的功能通过现场可编程门阵列(FieldProgrammable Gate Array，FPGA)实现。
步骤130，所述第一控制逻辑电路将所述故障码数据发送给第二主控设备的第二控制逻辑电路。
具体的，所述第一控制逻辑电路定时通过串行通道将所述故障码数据发送给所述第二控制逻辑电路。
例如，串行通道为数据通信通道(Data Conmunacation Channel，DCC)二根线。
其中，第二控制逻辑电路的功能通过FPGA实现。
本发明实施例提供的数据发送方法，第一主控设备和第二主控设备通过串行通道传送故障信息，从而在硬件上实现了第一主控设备故障监控功能，不受软件故障的影响，性能稳定。
图2为本发明实施例二提供的数据发送方法，如图2所示，所述方法包括如下步骤：
步骤210，第二主控设备的第二控制逻辑电路接收第一主控设备的第一控制逻辑电路发送的故障码数据。
具体的，如果第一主控设备在初始化时出现故障，第一主控设备的CPU中的检测单元检测到第一主控设备初始化故障，生成对应的第一故障码数据。根据第一故障码数据可以定位初始化过程中第一主控设备出现故障的具体原因。如果初始化过程中没有出现故障，则返回设定值，如返回零，第一主控设备进入运行过程。
第一主控设备在初始化后出现故障，第二主控设备的第二控制逻辑电路通过串行通道接收所述第一控制逻辑电路发送的第二故障码数据。第二主控设备根据第二故障码数据可以定位第一主控设备初始化后出现故障的具体原因。
步骤220，所述第二控制逻辑电路将所述故障码数据存储到第二逻辑寄存器。
具体的，第二逻辑寄存器的地址为：0x78,第二逻辑寄存器为8位寄存器。第二控制逻辑电路接收到故障码数据之后，第二控制逻辑电路根据第二逻辑寄存器的地址0x78将故障码数据存储到第二逻辑寄存器。
步骤230，所述第二控制逻辑电路从所述第二逻辑寄存器读取所述故障码数据。
具体的，所述第二控制逻辑电路定时从所述第二逻辑寄存器读取所述故障码数据，并将所述故障码数据生成日志并保存。
其中，第二控制逻辑电路的功能通过FPGA实现。
本发明实施例提供的数据发送方法，第一主控设备和第二主控设备通过串行通道传送故障信息，从而在硬件上实现了第一主控设备故障监控功能，不受软件故障的影响，性能稳定。
图3为本发明实施例三提供的数据发送方法示意图，如图3所示，所述方法包括如下步骤：
步骤310，第一主控设备的检测单元检测到所述第一主控设备运行故障，并生成故障码数据。
具体的，如果第一主控设备在初始化时出现故障，第一主控设备的CPU中的检测单元检测到第一主控设备初始化故障，生成对应的第一故障码数据。根据第一故障码数据可以定位初始化过程中第一主控设备出现故障的具体原因。如果初始化过程中没有出现故障，则返回设定值，如返回零，第一主控设备进入运行过程。
第一主控设备在初始化后出现故障，CPU中的检测单元检测到第一主控设备运行故障，生成对应的第二故障码数据。根据第二故障码数据可以定位初始化后第一主控设备出现故障的具体原因。
步骤320，所述检测单元将所述故障码数据发送给所述第一主控设备的第一控制逻辑电路。
具体的，第一主控设备在初始化时出现故障，CPU中的检测单元通过本地总线LBUS向第一控制逻辑电路发送第一故障码数据；
第一主控设备在初始化后出现故障，CPU中的检测单元通过本地总线LBUS向第一控制逻辑电路发送第二故障码数据。
第一控制逻辑电路中的驱动模块将检测单元发送的故障码数据存储到第一逻辑寄存器。
例如，第一逻辑寄存器的地址为：0x7c,第一逻辑寄存器为8位寄存器。第一控制逻辑电路中的驱动模块根据第一逻辑寄存器的地址0x7c将故障码数据存储到第一逻辑寄存器。
其中，第一控制逻辑电路的功能通过现场可编程门阵列FPGA实现。
步骤330，所述第一控制逻辑电路将所述故障码数据发送给第二主控设备的第二控制逻辑电路。
具体的，所述第一控制逻辑电路定时通过串行通道将所述故障码数据发送给所述第二控制逻辑电路。
例如，串行通道为数据通信通道DCC二根线。
其中，第二控制逻辑电路的功能通过现场可编程门阵列FPGA实现。
步骤340，第二主控设备的第二控制逻辑电路接收第一主控设备的第一控制逻辑电路发送的故障码数据。
具体的，第一主控设备在初始化时出现故障，第二控制逻辑电路通过串行通道接收所述第一控制逻辑电路发送的第一故障码数据；第二主控设备根据第一故障码数据可以定位初始化过程中第一主控设备的出现故障的具体原因。
第一主控设备在初始化后出现故障，第二主控设备的第二控制逻辑电路通过串行通道接收所述第一控制逻辑电路发送的第二故障码数据。第二主控设备根据第二故障码数据可以定位第一主控设备初始化后出现故障的具体原因。
步骤350，所述第二控制逻辑电路将所述故障码数据存储到第二逻辑寄存器。
具体的，第二逻辑寄存器的地址为：0x78,第二逻辑寄存器为8位寄存器。第二控制逻辑电路接收到故障码数据之后，第二控制逻辑电路根据第二逻辑寄存器的地址0x78将故障码数据存储到第二逻辑寄存器。
步骤360，所述第二控制逻辑电路从所述第二逻辑寄存器读取所述故障码数据。
具体的，所述第二控制逻辑电路定时从所述第二逻辑寄存器读取所述故障码数据，并将所述故障码数据生成日志并保存。
其中，第二控制逻辑电路的功能通过FPGA实现。
本发明实施例的故障码数据的处理系统，第一主控设备和第二主控设备通过串行通道传送故障信息，从而在硬件上实现了第一主控设备故障监控功能，不受软件故障的影响，性能稳定。
图4为本发明实施例四提供的应用本发明数据发送方法的系统示意图，如图4所示，所述系统包括：第一主控设备410、第二主控设备420。
第一主控设备410包括CPU411和第一控制逻辑电路412；第二主控设备420包括第二控制逻辑电路421和CPU422。
第一主控设备410在初始化时出现故障，CPU411中的检测单元检测故障并生成第一故障码数据，通过本地总线向第一控制逻辑电路412发送第一故障码数据。
第一控制逻辑电路412中的驱动模块将第一故障码数据存储到第一逻辑寄存器。第一控制逻辑电路412将第一故障码数据通过串行通道发送到第二主控设备420的第二控制逻辑电路421。第二控制逻辑电路421将所述第一故障码数据存储到第二逻辑寄存器，第二控制逻辑电路421定时从所述第二逻辑寄存器读取所述第一故障码数据，并将所述第一故障码数据生成日志并保存。根据第一故障码数据可以定位初始化过程中第一主控设备410出现故障的具体原因。
如果初始化过程中第一主控设备410没有出现故障，则返回设定值，例如零，第一主控设备410进入运行过程。
第一主控设备410在初始化后出现故障，CPU411中的检测单元检测故障并生成第二故障码数据，通过本地总线向第一控制逻辑电路412发送第二故障码数据。
第一控制逻辑电路412中的驱动模块将第二故障码数据存储到第一逻辑寄存器。第一控制逻辑电路412将第一故障码数据通过串行通道发送到第二主控设备420的第二控制逻辑电路421。第二控制逻辑电路421将所述第一故障码数据存储到第二逻辑寄存器，第二控制逻辑电路421定时从所述第二逻辑寄存器读取所述第二故障码数据，并将所述第二故障码数据生成日志并保存。根据第二故障码数据可以定位初始化过程中第一主控设备410出现故障的具体原因。
可选地，串行通道为数据通信通道二根线。
可选地，第一控制逻辑电路和第二控制逻辑电路的功能通过FPGA实现。
可选地，第一逻辑寄存器的地址为：0x7c,第一逻辑寄存器为8位寄存器。第二逻辑寄存器的地址为：0x78,第二逻辑寄存器为8位寄存器。
本发明实施例提供的数据发送系统，第一主控设备和第二主控设备通过串行通道传送故障信息，从而在硬件上实现了第一主控设备故障监控功能，不受软件故障的影响，性能稳定。
图5为本发明实施例四提供的第一主控设备的示意图，如图5所示，所述第一主控设备包括：检测单元501、生成单元502、发送单元503。
检测单元501，用于检测所述第一主控设备是否出现故障；
生成单元502，用于在所述检测单元检测到所述第一主控设备运行故障时，生成故障码数据；
发送单元503，用于将所述故障码数据发送给所述第一主控设备的第一控制逻辑电路，并将所述故障码数据发送给第二主控设备的第二控制逻辑电路；
可选地，生成单元502具体用于：
所述检测单元检测到所述第一主控设备在初始化时出现故障，生成所述故障码数据，所述故障码数据用以定位所述第一主控设备故障原因；或者，
所述检测单元检测到所述第一主控设备在初始化后出现故障，生成所述故障码数据，所述故障码数据用以定位所述第一主控设备故障原因。
可选地，发送单元503包括：
第一发送单元，用于通过本地总线将所述故障码数据发送给所述第一控制逻辑电路；
第二发送单元，用于定时通过串行通道将所述故障码数据发送给所述第二控制逻辑电路。
可选地，第一控制逻辑电路的功能和第二控制逻辑电路的功能通过FPGA实现。
本发明实施例中，第一主控设备和第二主控设备通过串行通道传送故障信息，从而在硬件上实现了第一主控设备故障监控功能，不受软件故障的影响，性能稳定。
图6为本发明实施例五提供的第二主控设备的示意图，如图6所示，所述第二主控设备包括：接收单元601、存储单元602和处理单元603。
接收单元601，用于接收第一主控设备的第一控制逻辑电路发送的故障码数据；
存储单元602，用于将所述故障码数据存储到第二逻辑寄存器；
处理单元603，用于从所述第二逻辑寄存器读取所述故障码数据，并进行数据码处理。
可选地，接收单元601具体用于：
接收第一控制逻辑电路发送的所述第一主控设备在初始化时出现故障时生成的第一故障码数据，所述第一故障码数据用以定位所述第一主控设备故障原因；或者，
接收第一控制逻辑电路发送的所述第一主控设备在初始化后出现故障时生成的第二故障码数据，所述第二故障码数据用以定位所述第一主控设备故障原因。
可选地，处理单元603具体用于：
定时从所述第二逻辑寄存器读取所述故障码数据，并根据所述故障码数据生成日志并保存，所述日志用于对所述第一主控设备进行故障原因分析。
可选地，串行通道为数据通信通道二根线。
可选地，第一控制逻辑电路的功能和第二控制逻辑电路的功能通过FPGA实现。
可选地，第一逻辑寄存器的地址为：0x7c,第一逻辑寄存器为8位寄存器。第二逻辑寄存器的地址为：0x78,第二逻辑寄存器为8位寄存器。
本发明实施例中，第一主控设备和第二主控设备通过串行通道传送故障信息，从而在硬件上实现了第一主控设备故障监控功能，不受软件故障的影响，性能稳定。
图7为本发明实施例提供第一主控设备的示意图。如图所示，所述第一主控设备包括：处理器71、发送器72和第一控制逻辑电路73。系统总线74用于连接处理器71、发送器72和第一控制逻辑电路73。
第一控制逻辑电路73通过FPGA实现。
所述设备还可以包括存储器75，存储器75可以是永久存储器，例如硬盘驱动器和闪存，存储器75中具有软件模块和设备驱动程序。软件模块能够执行本发明上述方法的各种功能模块；设备驱动程序可以是网络和接口驱动程序。
处理器71，用于检测到所述第一主控设备运行故障，并生成故障码数据；
发送器72，用于将所述故障码数据发送给第一控制逻辑电路；
第一控制逻辑电路73，用于将所述故障码数据发送给第二主控设备的第二控制逻辑电路。
可选地，处理器71检测到所述第一主控设备运行故障，并生成故障码数据具体包括：
所述第一主控设备在初始化时出现故障，处理器71检测到所述第一主控设备运行故障，并生成第一故障码数据，用以定位所述第一主控设备故障原因；或者，
所述第一主控设备在初始化后出现故障，处理器71检测到所述第一主控设备运行故障，并生成第二故障码数据，用以定位所述第一主控设备故障原因。
可选地，第一控制逻辑电路73将所述故障码数据发送给第二主控设备的第二控制逻辑电路具体为：
第一控制逻辑电路73定时通过串行通道将所述故障码数据发送给所述第二控制逻辑电路。
可选地，处理器71将所述故障码数据发送给所述第一主控设备的第一控制逻辑电路具体为：
处理器71通过本地总线将所述故障码数据发送给所述第一控制逻辑电路73。
本发明实施例提供的第一主控设备可以与第二主控设备通过串行通道传送故障信息，从而在硬件上实现了第一主控设备故障监控功能，不受软件故障的影响，性能稳定。
图8为本发明实施例提供第二主控设备的示意图。如图所示，所述第二主控设备包括：第二控制逻辑电路81和存储器82。系统总线83用于连接第二控制逻辑电路81和存储器82。
第二控制逻辑电路81通过FPGA实现。
存储器82可以是永久存储器，例如硬盘驱动器和闪存，存储器82中具有软件模块和设备驱动程序。软件模块能够执行本发明上述方法的各种功能模块；设备驱动程序可以是网络和接口驱动程序。
第二控制逻辑电路81，用于接收第一主控设备的第一控制逻辑电路发送的故障码数据；
第二控制逻辑电路81，还用于将所述故障码数据存储到存储器82；
第二控制逻辑电路81，还用于从存储器82读取所述故障码数据。
可选地，第二控制逻辑电路81接收第一主控设备的第一控制逻辑电路发送的故障码数据具体包括：
第二控制逻辑电路81接收第一控制逻辑电路发送的所述第一主控设备在初始化时出现故障时生成的第一故障码数据，用以定位所述第一主控设备故障原因；或者，
第二控制逻辑电路81接收第一控制逻辑电路发送的所述第一主控设备在初始化后出现故障时生成的第二故障码数据，用以定位所述第一主控设备故障原因。
可选地，第二控制逻辑电路81从存储器82读取所述故障码数据具体为：
第二控制逻辑电路81定时从存储器82读取所述故障码数据，并将所述故障码数据生成日志并保存。
通过本发明实施例提供的第二主控设备，第一主控设备和第二主控设备通过串行通道传送故障信息，从而在硬件上实现了第一主控设备故障监控功能，不受软件故障的影响，性能稳定。
专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (13)
1.一种数据发送方法，其特征在于，所述方法包括：
第一主控设备的检测单元检测到所述第一主控设备运行故障，并生成故障码数据；
所述检测单元将所述故障码数据发送给所述第一主控设备的第一控制逻辑电路；
所述第一控制逻辑电路将所述故障码数据发送给第二主控设备的第二控制逻辑电路，其中，所述第一控制逻辑电路和所述第二控制逻辑电路通过现场可编程门阵列FPGA实现。
2.根据权利要求1所述的方法，其特征在于，所述第一主控设备的检测单元检测到所述第一主控设备运行故障，并生成故障码数据具体包括：
所述第一主控设备在初始化时出现故障，所述检测单元检测到所述第一主控设备运行故障，并生成第一故障码数据，用以定位所述第一主控设备故障原因；或者，
所述第一主控设备在初始化后出现故障，所述检测单元检测到所述第一主控设备运行故障，并生成第二故障码数据，用以定位所述第一主控设备故障原因。
3.根据权利要求1或2所述的方法，其特征在于，所述第一控制逻辑电路将所述故障码数据发送给第二主控设备的第二控制逻辑电路具体为：
所述第一控制逻辑电路定时通过串行通道将所述故障码数据发送给所述第二控制逻辑电路。
4.根据权利要求1至3任一权利要求所述的方法，其特征在于，所述检测单元将所述故障码数据发送给所述第一主控设备的第一控制逻辑电路具体为：
所述检测单元通过本地总线将所述故障码数据发送给所述第一控制逻辑电路。
5.一种数据发送方法，其特征在于，所述方法包括：
第二主控设备的第二控制逻辑电路接收第一主控设备的第一控制逻辑电路发送的故障码数据；
所述第二控制逻辑电路将所述故障码数据存储到第二逻辑寄存器；
所述第二控制逻辑电路从所述第二逻辑寄存器读取所述故障码数据。
6.根据权利要求5所述的方法，其特征在于，所述第二主控设备的第二控制逻辑电路接收第一主控设备的第一控制逻辑电路发送的故障码数据具体包括：
所述第二控制逻辑电路接收第一控制逻辑电路发送的所述第一主控设备在初始化时出现故障时生成的第一故障码数据，用以定位所述第一主控设备故障原因；或者，
所述第二控制逻辑电路接收第一控制逻辑电路发送的所述第一主控设备在初始化后出现故障时生成的第二故障码数据，用以定位所述第一主控设备故障原因。
7.根据权利要求5或6所述的方法，其特征在于，所述第二控制逻辑电路从所述第二逻辑寄存器读取所述故障码数据具体为：
所述第二控制逻辑电路定时从所述第二逻辑寄存器读取所述故障码数据，并将所述故障码数据生成日志并保存。
8.一种第一主控设备，其特征在于，所述第一主控设备包括：
检测单元，用于检测所述第一主控设备是否出现故障；
生成单元，用于在所述测单元检测到所述第一主控设备运行故障时，生成故障码数据；
发送单元，用于将所述故障码数据发送给所述第一主控设备的第一控制逻辑电路，并将所述故障码数据发送给第二主控设备的第二控制逻辑电路；
其中，所述第一控制逻辑电路和所述第二控制逻辑电路通过现场可编程门阵列FPGA实现。
9.根据权利要求8所述的第一主控设备，其特征在于，所述生成单元具体用于：
所述检测单元检测到所述第一主控设备在初始化时出现故障，生成所述故障码数据，所述故障码数据用以定位所述第一主控设备故障原因；或者，
所述检测单元检测到所述第一主控设备在初始化后出现故障，生成所述故障码数据，所述故障码数据用以定位所述第一主控设备故障原因。
10.根据权利要求8或9所述的第一主控设备，其特征在于，所述发送单元包括：
第一发送单元，用于通过本地总线将所述故障码数据发送给所述第一控制逻辑电路；
第二发送单元，用于定时通过串行通道将所述故障码数据发送给所述第二控制逻辑电路。
11.一种第二主控设备，其特征在于，所述第二主控设备包括：
接收单元，用于接收第一主控设备的第一控制逻辑电路发送的故障码数据；
存储单元，用于将所述故障码数据存储到第二逻辑寄存器；
处理单元，用于从所述第二逻辑寄存器读取所述故障码数据，并进行故障码数据处理。
12.根据权利要求11所述的第二主控设备，其特征在于，所述接收单元具体用于：
接收第一控制逻辑电路发送的所述第一主控设备在初始化时出现故障时生成的第一故障码数据，所述第一故障码数据用以定位所述第一主控设备故障原因；或者，
接收第一控制逻辑电路发送的所述第一主控设备在初始化后出现故障时生成的第二故障码数据，所述第二故障码数据用以定位所述第一主控设备故障原因。
13.根据权利要求11或12所述的第二主控设备，其特征在于，所述处理单元具体用于：
定时从所述第二逻辑寄存器读取所述故障码数据，并根据所述故障码数据生成日志并保存，所述日志用于对所述第一主控设备进行故障原因分析。
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