CN113451305A - 具有掩埋偏置焊盘的半导体器件 - Google Patents

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Abstract

本公开涉及具有掩埋偏置焊盘的半导体器件。一种集成电路包括位于掩埋氧化物层内的偏置焊盘。半导体材料层位于掩埋氧化物层上方。半导体材料层包括用于晶体管的掺杂区域。层间电介质(ILD)材料覆盖半导体材料层和晶体管的栅极电极。该集成电路包括一个或多个偏置接触件，延伸穿过半导体材料层中的隔离区域内的ILD材料。偏置接触件电连接到第一偏置焊盘。隔离结构使一个或多个偏置接触件与半导体材料层内的晶体管的掺杂区域绝缘。一个或多个偏置接触件电连接到集成电路的互连结构，该互连结构被配置为将电压源连接到偏置焊盘。

Description

具有掩埋偏置焊盘的半导体器件
技术领域
本公开总体涉及具有掩埋偏置焊盘的半导体器件。
背景技术
集成电路的击穿电压与衬底和集成电路的晶体管之间的掩埋氧化物层的厚度有关。增加集成电路的晶体管的击穿电压会增加集成电路的工作电压窗口，并且会延长集成电路的功能寿命。
发明内容
根据本公开的一个实施例，提供了一种半导体器件，包括：掩埋氧化物层，位于衬底上方；半导体材料层，位于所述掩埋氧化物层上方，该半导体材料层包括多个掺杂区域；晶体管，其中，所述晶体管包括栅极电极和所述多个掺杂区域；隔离区域，位于所述半导体材料层中；层间电介质(ILD)材料，位于所述半导体材料层和所述栅极电极上方；第一偏置接触件，延伸穿过所述ILD材料和所述隔离区域到达所述掩埋氧化物层；以及互连结构，通过所述第一偏置接触件电连接到所述掩埋氧化物层。
根据本公开的另一实施例，提供了一种半导体器件，包括：掩埋氧化物层，位于衬底上方；半导体材料层，位于所述掩埋氧化物层上方；晶体管，具有位于所述半导体材料层中的源极阱和漏极阱；第一偏置焊盘，位于所述源极阱和所述衬底之间的所述掩埋氧化物层内；第二偏置焊盘，位于所述漏极阱和所述衬底之间的所述掩埋氧化物层内；第一深沟槽隔离结构(DTI)环，其中，所述第一偏置焊盘在所述掩埋氧化物层内被所述第一DTI环围绕；以及第二DTI环，在所述掩埋氧化物层内围绕所述第二偏置焊盘，所述第一DTI环和所述第二DTI环共享中央DTI区段。
根据本公开的又一实施例，提供了一种制造半导体器件的方法，包括：用电介质材料围绕第一偏置焊盘；向所述第一偏置焊盘上方的半导体材料层添加掺杂剂；在所述半导体材料层的顶表面上方沉积栅极电介质材料和栅极电极材料；蚀刻所述栅极电介质材料和所述栅极电极材料，以隔离所述半导体材料层上方的第一栅极电极；在所述第一栅极电极和所述半导体材料层上方沉积层间电介质(ILD)材料；蚀刻至少一个偏置接触件开口，该至少一个偏置接触件开口向下到达所述第一偏置焊盘；用偏置接触件材料填充所述至少一个偏置接触件开口；以及将至少一个偏置接触件电连接到所述半导体器件的互连结构。
附图说明
图1A是根据一些实施例的根据衬底电压的集成电路的击穿电压的图表。
图1B是根据一些实施例的制造集成电路的方法的流程图。
图2是根据一些实施例的集成电路的截面图。
图3是根据一些实施例的集成电路的截面图。
图4是根据一些实施例的集成电路的截面图。
图5是根据一些实施例的集成电路的截面图。
图6A是根据一些实施例的集成电路的顶视图。
图6B是根据一些实施例的集成电路的截面图。
图7A是根据一些实施例的集成电路的顶视图。
图7B是根据一些实施例的集成电路的截面图。
图8A是根据一些实施例的集成电路的顶视图。
图8B是根据一些实施例的集成电路的截面图。
图9是根据一些实施例的集成电路的截面图。
图10是根据一些实施例的集成电路的截面图。
图11A-图11H是根据一些实施例的制造工艺期间的集成电路的截面图。
图12A-图12D是根据一些实施例的制造工艺期间的集成电路的截面图。
具体实施方式
下面的公开内容提供了用于实现所提供主题的不同特征的许多不同的实施例或示例。下文描述了组件、值、操作、材料、布置等的具体示例以简化本公开。当然，这些仅仅是示例而不旨在是限制性的。其他组件、值、操作、材料、布置等是可能的。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征以使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可以在各种示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。
此外，在本文中可能使用空间相关术语(例如“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另一个(多个)要素或特征的关系。这些空间相关术语旨在涵盖器件在使用或操作中除了图中所示朝向之外的不同朝向。装置可以以其他方式定向(旋转90度或处于其他朝向)，并且本文使用的空间相对描述符同样可以被相应地解释。
晶体管下方的衬底中的瞬态电压或不受控制的电压影响晶体管的开关速度，并将噪声引入集成电路产生的信号中。在一些集成电路中，晶体管的开关速度还受到电路结构的影响，该电路结构调节到衬底的电压以防止晶体管下方的衬底中的瞬态或不受控制的电压变化。在本公开的一些实施例中，使用偏置焊盘(bias pad)来调节电压，该偏置焊盘被嵌入在集成电路的晶体管与集成电路的衬底之间的掩埋氧化物层中。通过将偏置焊盘材料层(例如，半导体材料层、金属层或导电材料)划分为符合下列项的区域来形成偏置焊盘：集成电路中的晶体管的横向尺寸、集成电路中的晶体管的阱、或集成电路的具有多个晶体管或其他电路元件的单元区域。偏置焊盘电连接到集成电路互连结构。在一些实施例中，偏置焊盘电连接到集成电路的参考电压(Vss)。在一些实施例中，偏置焊盘电连接到具有在参考电压和地之间的值的电压。偏置焊盘通过偏置接触件连接到集成电路的互连结构。偏置接触件延伸穿过半导体材料层(其具有用于晶体管源极和漏极区域的掺杂阱)，并穿过掩埋氧化物层的一部分，直到偏置焊盘。偏置接触件向偏置焊盘传输或施加电压，并从而对偏置焊盘上方的晶体管上产生或施加特征化电环境。在一些实施例中，所施加的电压是固定电压。在一些实施例中，偏置焊盘电连接到地。在一些实施例中，衬底和偏置焊盘二者都接收所施加的电压，如本文所述，以将特征化电环境施加到偏置焊盘上方的晶体管。偏置接触件、偏置焊盘、以及偏置接触件和偏置焊盘的制造方法如下。
图1A是根据一些实施例的根据衬底电压的集成电路的击穿电压的图表100。在图表100中，绘制了N型掺杂晶体管的击穿电压趋势线104与P型掺杂晶体管的击穿电压趋势线102的比较。沿图表100的水平轴绘制了施加到衬底的电压，水平轴的左侧为较低值并且右侧为较高电压值。在图表100的Y轴或垂直轴上绘制了晶体管和集成电路的击穿电压，较低击穿电压在垂直轴的底部，并且较高击穿电压在轴的顶部。在图表100中，击穿电压趋势线上的最高点表明，两种类型的晶体管(例如，P型或PMOS以及N型或NMOS)各自的击穿电压最大值出现在不同的衬底电压处。为了增加整个集成电路上的集成电路的整体击穿电压性能，本公开描述了一种结构，该结构包括位于掩埋氧化物层内的各个偏置焊盘，对于这些偏置焊盘，偏置电压(例如，所施加的电压，类似于图1A中的衬底电压)按照个体晶体管来被调节。在一些实施例中，多个偏置焊盘位于晶体管的不同侧下方的掩埋氧化物层中，以分别适应晶体管结构中的N阱或P阱的不同的偏压击穿值。
图1B是根据一些实施例的制造集成电路的方法140的流程图。方法140包括操作142，其中，在集成电路的衬底上方沉积第一氧化物层。操作142的执行对应于图11A中的第一氧化物层1106的沉积，如下所述。在一些实施例中，衬底是半导体材料(例如，硅、掺杂的硅、GaAs、或另一种半导体材料)。在一些实施例中，衬底是P掺杂衬底。在一些实施例中，衬底是N掺杂衬底。在一些实施例中，衬底是并非半导体材料的刚性晶体材料(例如，金刚石、蓝宝石、氧化铝(Al2O3)等)，集成电路被制造在该材料上。在一些实施例中，衬底在晶体管的阱或集成电路的其他元件之间经受泄漏电流；在这些实施例中，在半导体材料上方沉积绝缘层(例如，掩埋氧化物层)，以使衬底与集成电路的晶体管电隔离。通过在衬底上方制造掩埋氧化物层来减少泄漏电流，减小了电路工作期间、以及集成电路空闲时间段期间的集成电路功耗。在一些集成电路中，掩埋氧化物层是衬底的顶表面上方的单层绝缘材料。在本公开中，掩埋氧化物层包括在单独的绝缘材料沉积步骤中沉积的至少两层绝缘材料。通过在两个单独的绝缘材料沉积步骤中沉积掩埋氧化物层，导电材料(例如，偏置焊盘材料)层被沉积在第一氧化物层上方并在第二氧化物层下方(参见下文，操作150)。第一氧化物层将偏置焊盘材料(或者制造之后的偏置焊盘，参见下文的操作158，制造隔离结构)与衬底以及集成电路的其他组件电隔离。
根据一些实施例，第一氧化物层是二氧化硅(SiO2)层。在一些实施例中，第一氧化物层是衬底上方的无机氮化物层(例如，氮化硅(SixNy)等)。在一些实施例中，第一氧化物层沉积在衬底的顶表面上方。在一些实施例中，第一氧化物层通过例如氩(Ar)、硅烷(SiH4)、以及氧(O2)或水(H2O)的组合，通过化学气相沉积(CVD)沉积在衬底的顶表面上方。CVD沉积的氧化物不含掺杂剂，除非故意地将其包括在用于形成CVD沉积的氧化物的掺杂剂反应气体混合物中。在一些实施例中，通过例如快速热处理(RTP)从衬底的顶表面生长第一氧化物层。在一些实施例中，第一氧化物层的RTP生长包括在大于300摄氏度(℃)的温度下，在包括氩、氧或水蒸气中的一种或多种的环境空气中处理半导体材料的衬底。通过RTP进行的氧化物生长形成致密且均匀的氧化物层，以使衬底与偏置焊盘和集成电路电隔离。RTP生长的氧化物层包括在衬底的靠近顶表面的上部区域存在的掺杂剂，这是因为衬底材料(半导体材料，例如，硅、掺杂的硅、GaAs等)被结合到RTP生长的氧化物中。在一些实施例中，通过沉积和固化液体材料以形成氧化物(例如，旋涂玻璃(SOG)、BPSG(硼磷旋涂玻璃)、或FSG(氟化石英玻璃))来在集成电路的顶表面上形成第一氧化物层。
在一些实施例中，第一氧化物层的厚度在约50埃
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至约50纳米(nm)的范围内，但其他厚度也在本公开的范围内。基于一些在半导体材料层上生长或沉积氧化物的方法，厚度小于约50埃的第一氧化物层不能提供足够的电绝缘能力或覆盖。较薄第一氧化物层的不完全覆盖会导致到衬底中的泄漏电流。通过将绝缘体材料沉积(通过例如化学气相沉积、物理气相沉积(PVD)等的形式)到具有良好覆盖和良好绝缘特性的衬底上，获得具有约50nm的膜厚度的第一氧化物层，以减少和/或消除从晶体管阱到衬底中的泄漏电流。
方法140包括可选操作144，其中，第一氧化物层的一部分被修改(modify)，以具有与操作142完成时的第一氧化物层的厚度相比减小的厚度。操作142的执行对应于如上所述在操作140中沉积的第一氧化物层1106的减薄。在一些实施例中，操作142的执行在例如第一晶体管1103A上执行，而不在第二晶体管1103B上执行，反之亦然。在方法140的一些实施例中，在制造工艺期间施加到晶体管的电环境在整个集成电路或半导体衬底(或半导体晶圆)上是均匀(homogeneous)的，这些实施例省略可选操作144，因为第一氧化物层、偏置焊盘、以及偏置焊盘的顶部上方的第二氧化物层(见下文)的厚度在整个集成电路或半导体衬底上是相似的。在方法140的一些实施例中，施加到晶体管的电环境在整个集成电路或半导体衬底上是不均匀(heterogeneous)的，这些实施例包括一个或多个膜厚度修改操作，例如以下所述的操作144、操作148、和/或操作152。根据一些实施例，第一氧化物层的厚度在可选操作144之后不小于100埃，以避免在将电压施加到偏置焊盘以及偏置焊盘下方的衬底时击穿第一氧化物层。在一些实施例中，向衬底和偏置焊盘施加具有相反符号的电压(例如，对于偏置焊盘为正，并且对于衬底为负)，这使得在第一氧化物层过薄时击穿第一氧化物层。
在一些实施例中，第一氧化物在集成电路的单元中的整个晶体管下方被减薄，而在同一单元中的另一晶体管下方未修改第一氧化物厚度。在一些实施例中，第一氧化物在晶体管的一个阱下方被减薄，而在晶体管的不同阱下方的第一氧化物未修改第一氧化物厚度。在一些实施例中，第一氧化物层的减薄部分以及第一氧化物层的未修改部分在晶体管下方相交，并且通过形成隔离结构而分开。
方法140包括操作146，其中，在第一氧化物层上方沉积偏置焊盘材料层。操作146的执行对应于偏置焊盘材料层1108的沉积，如下面图11A所示。如上所述，偏置焊盘材料层包括导电材料。在一些实施例中，导电材料是金属膜。在一些实施例中，金属膜包括钨、钴、钛、钽、镍、或其合金等。根据一些实施例，用于偏置焊盘材料层的金属膜是形成从偏置焊盘穿过半导体材料层和掩埋氧化物层的上部的偏压接触件的相同材料。根据一些实施例，偏置焊盘材料层是半导体材料。在一些实施例中，半导体材料是多晶硅。在一些实施例中，半导体材料是III-V型半导体材料，例如，砷化镓(GaAs)等。
在方法140的一些实施例中，偏置焊盘材料层是金属膜，在这些实施例中通过例如在第一氧化物层的顶表面上方从靶(target)溅射材料层来沉积金属膜。其中偏置焊盘材料层是半导体材料的方法140的实施例中，通过例如原子层沉积(ALD)、化学气相沉积(CVD)等来沉积半导体材料。根据一些实施例，偏置焊盘材料是纯的(未掺杂的)半导体材料。根据一些实施例，偏置焊盘材料在沉积期间被掺杂。根据一些实施例，偏置焊盘材料是这样的半导体材料：通过在半导体材料层上沉积金属原子并进行退火以使金属和硅(或其他半导体材料)原子相互扩散，而在该半导体材料上生长金属硅烷层。根据一些实施例，金属硅烷层能够在整个偏置焊盘上传输施加到偏置焊盘的电压，并因此比偏置焊盘的未掺杂的或轻微掺杂的半导体材料更快地在晶体管下方产生期望的电环境。
根据一些实施例，偏置焊盘材料层的厚度在约10nm至约100nm的范围内，但其他厚度也在本公开的范围内。厚度小于约10nm的偏置焊盘材料易于不完全覆盖在第一氧化物层上方，从而在具有晶体管阱的半导体材料层下方产生非均匀电场。厚度大于约100nm的偏置焊盘材料层在向半导体材料层施加电场方面未提供增加的益处。然而，随着偏置焊盘材料层的厚度增加(例如，大于100nm)，延伸穿过偏置焊盘材料层的隔离结构的填充变得更加困难，并有时在隔离结构材料中产生空隙或间隙。
方法140包括可选操作148，其中，偏置层材料的一部分被修改。可选操作148的执行调节偏置焊盘材料层1108的厚度，如下面图11A所示。在一些实施例中，可选操作148的执行使一个晶体管(例如，第一晶体管1103A或第二晶体管1103B，如图11B所示)的偏置焊盘材料减薄。在一些实施例中，可选操作148的执行使多个相邻晶体管(例如，第一晶体管1103A和第二晶体管1103B两者，如下面图11B所示)的偏置焊盘材料减薄。在一些实施例中，该修改是为了减小偏置焊盘材料层的一部分的厚度。在一些实施例中，该修改是为了在沉积第二氧化物层之前，从偏置焊盘材料层形成隔离偏置焊盘(参见下文，操作150)。在一些实施例中，该修改包括减小偏置焊盘材料层的一部分的厚度以及从偏置焊盘材料层形成隔离偏置焊盘二者。
在本公开的一些实施例中，通过改变偏置焊盘层的厚度，而不是减小掩埋氧化物的一部分的厚度，来修改晶体管的阱下方的电特性。根据一些实施例，通过在偏置焊盘材料层的顶表面上方施加图案化材料层并将图案转移到图案化材料层，来修改偏置焊盘材料层的厚度。根据一些实施例，图案化材料层是光致抗蚀剂层。根据一些实施例，图案化材料能够使用电子束或极紫外(EUV)光刻来进行图案化。在一些实施例中，施加到图案化材料层的图案包括与图案化材料层中的开口相对应的图案，该开口对应于偏置焊盘材料层将被减薄的位置。
通过蚀刻来使偏置焊盘材料层减薄。在一些实施例中，通过执行干法或等离子体蚀刻工艺以各向异性地去除偏置焊盘材料的暴露部分，而保持偏置焊盘材料的覆盖部分未被修改，来使偏置焊盘材料层减薄。被配置为去除金属或含金属的偏置焊盘材料的干法蚀刻或等离子蚀刻工艺包括卤化反应物，例如，盐酸(HCl)、氢氟酸(HF)、溴化氢(HBr)、氯(Cl2)、氟(F2)等。
各向异性的干法刻蚀或等离子刻蚀工艺具有比各向同性刻蚀工艺更垂直的轮廓，从而保留图案化材料层下方的偏置焊盘材料的尺寸，并避免图案化材料层的底切(undercut)。底切会在制造工艺期间导致集成电路中的大量空隙。在一些实施例中，底切变得足够明显，以影响偏置焊盘和到偏置焊盘的偏置接触件之间的电连接。
在一些实施例中，使用湿蚀刻剂来使偏置焊盘材料层减薄。根据一些实施例，湿蚀刻剂在减薄工艺期间提供更大的去除均匀性。在一些实施例中，通过修改(缩小)图案化材料层中的开口的尺寸以使开口更小，来补偿在偏置焊盘材料层的减薄期间的图案化材料层的底切。在一些实施例中，有意地结合了在湿法蚀刻减薄工艺期间通过各向同性蚀刻对图案化材料层的底切，以实现经减薄的偏置焊盘、或偏置焊盘材料层中的凹槽的期望尺寸(例如，在通过偏置焊盘材料层形成隔离结构之前)。
在一些实施例中，湿蚀刻剂用于图案材料层中的较大开口或较大减薄区域，因为湿蚀刻剂更不易在图案化材料层的顶面上留下减薄工艺的残留物。在偏置焊盘材料层是金属或含金属的材料的实施例中，湿法蚀刻降低了金属残留物污染集成电路的可能性。
在该方法的一些实施例中，该修改是为了在沉积第二氧化物层之前，从偏置焊盘材料层形成隔离偏置焊盘(参见下文，操作150)。执行将偏置焊盘材料层分开成各个偏置焊盘以便在集成电路设计放置隔离结构靠近容易损坏的电路元件时避免损坏电路组件(例如，如下面图10的集成电路1000中的晶体管)，或者部分地或完全地掩蔽或阻挡集成电路的各个偏置焊盘之间的隔离特征。在集成电路1000中，深沟槽隔离结构(DTI)1022A和DTI1022C与晶体管(或者与阱1012A、1012B和1012C)分开，并且延伸穿过半导体材料层1012和第二氧化物层1010到达第一氧化物层1006。然而，DTI 1022B位于栅极电极1014G的正下方，并且仅从第二氧化物层1010延伸至第一氧化物层1006。由于不可能在不破坏晶体管区域中的半导体材料层1012的情况下形成DTI 1022B，因此在沉积第二氧化物层(参见下文的操作150)或沉积半导体材料层(参见下文的操作154)之前，将偏置焊盘材料层划分为各个焊盘。
方法140包括操作150，其中，在偏置层材料上方沉积第二氧化物层。操作150的执行对应于第二氧化物层1110的沉积，如下面图11A所示。通过诸如低压CVD(LPCVD)、等离子体增强CVD(PECVD)等之类的化学气相沉积(CVD)工艺在偏置焊盘材料上方沉积第二氧化物层。由于偏置焊盘材料层并不总是半导体材料，所以未生长第二氧化物层，有时也未生长第一氧化物层。第二氧化物层的厚度在约10nm至约100nm的范围内，但是其他厚度也在本公开的范围内。第二氧化物层是掩埋氧化物层，其与包含集成电路的晶体管的阱的半导体材料层直接接触(参见下面的操作154)。第二氧化物层足够厚，以使得偏置板和晶体管的阱之间的电势保护晶体管的阱以及晶体管的沟道区域不受衬底中的瞬态或不受控制的电压的影响，同时不抑制载流子运动或不引起第二氧化物层的击穿。小于约10nm的第二氧化物层的厚度易于击穿，而大于约100nm的厚度更可能导致填充延伸穿过第二氧化物层的DTI的问题，以及填充用于在下面的操作164中形成的偏置接触件和衬底接触件的开口的问题。
根据一些实施例，方法140包括可选操作152，其中，第二氧化物层的厚度被修改。可选操作152的执行对应于在如下所述的操作154中沉积半导体材料层1112之前，减小第二氧化物层(参见第二氧化物层1110)的厚度，如下面图11A所示。在一些实施例中，第二氧化物层具有不平坦顶表面，因为对偏置焊盘材料层和/或第一氧化物层的厚度的修改被转移通过第二氧化物层。在一些实施例中，在可选操作152中执行化学机械抛光(CMP)步骤，以使第二氧化物层的顶表面变平(并且顺带地变薄第二氧化物层的位于第一氧化物或偏置焊盘材料层上方的“厚”部分上方的一些区域)。当第二氧化物层的不平坦顶表面进一步平移到具有集成电路的阱的半导体材料层的不平坦顶表面时，执行可选操作152。半导体材料层的不平坦表面更可能导致不均匀的切换速度或不可预测的沟道长度，因为半导体材料层的顶表面不是均匀平坦的，而是根据下面的层而纹理化。
方法140包括操作154，其中，在第二氧化物层上方沉积半导体材料层。操作154的执行对应于半导体材料层(例如，半导体材料层1112)的沉积，如下面的图11A等所述。在一些实施例中，半导体材料层包括例如纯硅、掺杂硅、硅锗(SiGe)、或III-V型半导体，如砷化镓(GaAs)。在一些实施例中，使用例如硅烷气体，通过半导体材料的原子层沉积或化学气相沉积(CVD)来沉积半导体材料层。在一些实施例中，通过沉积硅层来形成半导体层，随后沉积富含掺杂剂的半导体材料，并对膜进行热处理以使掺杂剂和硅相互扩散以在集成电路的顶表面处形成富含掺杂剂的区域，以用于晶体管的源极、漏极和沟道。
根据一些实施例，方法140包括操作156，其中，将掺杂剂添加到半导体材料层。在一些实施例中，将掺杂剂添加到半导体材料层以形成用于集成电路的晶体管的沟道的N阱、P阱和漂移区域。在非限制性示例中，将掺杂剂添加到第一晶体管1103A中的N阱(例如，N阱1112C)，或添加到第二晶体管1103B中的N阱1112D。在非限制性示例中，将掺杂剂添加到第一晶体管1103A中的P阱(例如，P阱1112A)或第二晶体管1103B中的P阱1112F。在一些实施例中，通过例如以下工艺来将掺杂剂添加到半导体材料层：施加图案化材料层以掩蔽半导体材料层的将要保持未掺杂的部分(例如，集成电路的源极、漏极或HVNW(高压N阱)之外的区域)，将图案转移到图案化材料层以暴露半导体层的将接收掺杂剂的部分，以及从离子源注入工具注入掺杂剂。在一些实施例中，沉积图案化材料层、将图案转移到图案化材料层、以及通过离子源注入工具添加掺杂剂的步骤针对半导体材料层中的每个掺杂区域被单独地执行。在一些实施例中，将一些掺杂区域与相同图案化材料层一起添加到半导体材料层，但是将衬底保持在不同的倾斜或倾斜度以将注入的掺杂剂引导至半导体材料层的暴露区域的不同区域。在一些实施例中，添加掺杂剂以形成晶体管的源极或漏极的N阱。在一些实施例中，添加掺杂剂以形成晶体管的漏极或源极的P阱。在一些实施例中，添加N型掺杂剂以在半导体材料层中的晶体管阱之间形成HVNW(高压N阱)。在一些实施例中，以低注入能量添加掺杂剂，以在晶体管源极或晶体管漏极的接触件正下方的晶体管阱的顶表面形成轻掺杂区域(LDD区域)。晶体管的阱的顶表面处的LDD区域增加了载流子密度，降低了将晶体管切换到“导通”或激活状态所需的电势，并降低了工作期间通过晶体管的电流(Ion)。在一些实施例中，将掺杂剂注入到P阱1112A中的LDD区域中，例如，LDD区域1115A，如图11F所示。
方法140包括操作158，其中，制造集成电路的隔离结构。如下所述，通过沉积在衬底(参见元件1102)上方的一些膜蚀刻用于隔离结构的开口(参见图11B的元件1121A和1121B)。一些开口1121B用于浅隔离结构(参见图11C的元件1122B、1122D)，并且一些开口1121A用于深沟槽隔离结构(参见图11C的元件1120A、1120C，1120F)。如上所述的深沟槽隔离结构(DTI)是隔离结构，其延伸穿过半导体材料层、第二氧化物层、偏置焊盘材料层，并进入第一氧化物层。在一些实施例中，DTI延伸穿过第一氧化物层并进入第一氧化物层下方的衬底。在一些实施例中，DTI对应于集成电路中单元边界的位置。在一些实施例中，DTI对应于围绕半导体层的隔离区域(在该区域中，偏置接触件延伸穿过半导体材料层，并且该区域将晶体管阱与偏置接触件、或和延伸穿过隔离区域的偏置接触件直接接触的半导体材料电隔离)的隔离壁。在一些实施例中，DTI将一个单元中的偏置焊盘(具有第一电压)与第二(邻接)单元中的偏置焊盘(具有第二电压)电隔离。在一些实施例中，DTI将单元中的一个晶体管下方的偏置焊盘与同一单元中的第二晶体管下方的第二偏置焊盘电隔离，使得每个偏置焊盘具有与同一单元中的另一偏置焊盘不同的电压。在一些实施例中，DTI电隔离单个晶体管下方的多个偏置焊盘，并且DTI在沉积半导体材料层之前制造。
浅沟槽隔离结构(STI)形成在半导体材料层的顶部部分上，并且部分地(但不完全地)延伸穿过半导体材料层。在集成电路中使用STI，以增加导电材料(例如，源极接触件)和晶体管的沟道上方的栅极电极之间的间隔。STI与集成电路的单元中的DTI对齐。
通过以下工艺来制造STI或DTI：在集成电路制造工艺的给定阶段在膜堆叠的顶表面上方沉积图案化材料层(光致抗蚀剂、EUV抗蚀剂、电子束掩模材料)，将图案转移到图案化材料层，并在图案化材料层中的开口内形成隔离结构(STI或DTI)。在一些实施例中，通过使用干法或等离子体蚀刻工艺来蚀刻膜堆叠而在膜堆叠中形成用于隔离结构的开口。随着开口加深，蚀刻等离子体的化学性质根据被蚀刻的(一种或多种)材料而变化。在一些实施例中，用于掩埋氧化物层的绝缘材料(例如，二氧化硅)包括碳氟化合物，例如，CF4、三氟甲烷(CHF3)、二氟甲烷(CH2F2)和气态HF。在一些实施例中，在蚀刻等离子体中包括氧以，以去除蚀刻工艺期间累积的聚合物。在分离和蚀刻期间，使用诸如氩之类的载气来调整化学活性蚀刻剂分子的总浓度，以平衡集成电路表面上的聚合物形成并控制隔离结构开口的轮廓。隔离结构开口是利用各向异性蚀刻工艺(例如，高方向性，与强轰击能量或大加速电压相关联)形成的，以保持直的隔离结构侧壁，并减少隔离结构填充材料中的空隙或袋(packet)的可能性。
在一些实施例中，在制造STI之前，在单元中制造DTI。在一些实施例中，在沉积半导体材料层和在半导体材料层中形成晶体管阱之后，制造DTI和STI。在一些实施例中，制造工艺包括制造STI和DTI的多次迭代，以便产生用于晶体管的偏置焊盘，并适应与偏置焊盘相关联的晶体管设计中的变化。
根据一些实施例，方法140包括操作160，其中，在半导体材料层上方制造栅极电极。栅极电极的非限制性示例在图11E中示出，其中，元件1114G1和1114G2覆盖集成电路1100的第一晶体管和第二晶体管的漂移区域和阱。在操作160中，作为制造栅极电极(例如，图11E的栅极电极1114G1和1114G2)的一部分，在半导体材料层的顶表面上方沉积薄栅极氧化物层，以将沟道区域(在栅极氧化层下方，并在源极阱和漏极阱之间)与栅极电极电隔离。在一些实施例中，栅极氧化物是二氧化硅层(介电常数κ为约3.7至3.9)。在一些实施例中，栅极氧化物包括二氧化铪(HfO2，介电常数κ>12)。在一些实施例中，栅极氧化物是除二氧化铪之外的高k电介质(κ＞3.9)(例如，ZrO2等)。
在一些实施例中，通过虚设栅极制造工艺来制造栅极电极，其中，第一层间电介质(ILD)材料毯式层(blanket layer)被沉积在半导体材料层上方的栅极氧化物层上方，在第一ILD材料中形成开口以暴露栅极氧化物层的一部分，并且在开口中沉积虚设栅极材料以及多个衬里材料。在虚设栅极制造工艺的一些实施例中，在形成与晶体管的源极阱(源极区域)和漏极阱(漏极区域)的接触件之前，虚设栅极材料被去除并用栅极电极材料填充。在虚设栅极制造工艺的一些实施例中，在通过第一ILD材料形成源极和漏极接触件之后，虚设栅极材料被去除并用栅极电极材料填充。
在一些实施例中，栅极电极材料毯式层被沉积在栅极氧化物层上方，图案化材料层被沉积在栅极电极材料上方，并且利用与集成电路中的晶体管的通道上方的栅极电极的位置相对应的剩余线或剩余特征进行图案化。在一些实施例中，蚀刻栅极电极材料层以去除未保护的栅极电极材料和未保护的栅极氧化物材料，并暴露其中具有晶体管阱(源极、漏极、HVNW等)的半导体材料层。在一些实施例中，一个或多个间隔件层被沉积在栅极电极堆叠(栅极电极材料的剩余部分和栅极氧化物的剩余部分)上方，并且被回蚀以在栅极电极材料的剩余部分和栅极氧化物的剩余部分的侧部留下间隔件层的剩余部分。
在一些实施例中，栅极电极是鳍式场效应晶体管(FinFET)的一部分，并且栅极电极在电介质材料的鳍(其中具有源极阱、漏极阱和沟道)的顶部和侧部上连续延伸。在一些实施例中，鳍式场效应晶体管包括由电介质材料层制成的多个鳍，这些鳍通过绝缘材料(例如，上文参考虚设栅极制造工艺描述的第一ILD)彼此分开。在一些实施例中，栅极电极是通过栅极电介质层的剩余部分与平坦半导体材料层或平面半导体材料层分开的材料线。
方法140包括操作162，其中，在集成电路的栅极电极和阱上方沉积层间电介质(ILD)膜。在集成电路的栅极电极和阱上方沉积ILD膜对应于ILD膜的沉积。在一些实施例中，ILD膜包括至少一种绝缘材料，例如，二氧化硅、旋涂玻璃、硼磷硅玻璃、或介电常数κ约为4的一些其他电介质或绝缘材料。在一些实施例中，ILD膜是介电常数κ小于约2.5的低κ电介质材料，例如，
Figure BDA0002572746930000141
等。在一些实施例中，ILD膜通过CVD工艺的变型来沉积，例如，PECVD(等离子体增强CVD)、LPCVD(低压CVD)、LACVD(激光辅助CVD)等。在一些实施例中，通过以下工艺形成ILD膜：在晶圆或衬底的顶部上方沉积液体材料，旋转晶圆或衬底以产生液体材料的膜厚度的减小，以及固化液体材料以触发例如ILD膜内部的交联、或液体材料的聚合，或随着溶剂或液体成分蒸发而产生脱气效果，而固体材料在后面保留以形成ILD膜。
方法140包括操作164，其中，通过ILD制造接触部。通过ILD制造接触部的非限制性示例在图11G中描述，其中，接触部1118A-1118C向下制造至偏置焊盘1108A-1108C，漏极接触部1116D1向下制造至漏极阱1112A，源极接触部1116S1向下制造至N阱1112C，以及栅极接触部1116G1被制造至栅极电极1114G1。晶体管被形成为不同的组，以便促进在接触件开口蚀刻工艺期间相对于接触件开口的底部或侧部上的材料的轮廓控制和蚀刻工艺的选择性。蚀刻接触件涉及操作162中的在所沉积的ILD膜的顶表面上方沉积图案化材料层的步骤。蚀刻接触件还涉及将图案转移到图案化材料层的步骤，其中，图案化材料中的开口对应于接触件在被蚀刻的(一种或多种)材料中的位置。蚀刻接触件还涉及至少一个蚀刻步骤，其中，通过液体或等离子型蚀刻剂去除在图案化材料中的开口的底部暴露的材料，以将下面的材料暴露预定时间量，或者直到特定材料或膜在蚀刻的开口的底部暴露为止。
在一些实施例中，接触件是晶体管接触件，其电连接到半导体器件中的晶体管的源极阱、漏极阱、或栅极电极。在一些实施例中，接触件是偏置接触件，其从第一ILD膜的顶表面向下延伸到偏置焊盘，该偏置焊盘嵌入在掩埋氧化物层内或夹在第一氧化物层和第二氧化物层之间，并通过深沟槽隔离结构包围在掩埋氧化物层内，该深沟槽隔离结构环绕在偏置焊盘周围。在一些实施例中，接触件是衬底接触件，其从第一ILD膜的顶表面向下延伸到衬底。在一些实施例中，衬底接触件相交，并与掩埋氧化物层中的偏置焊盘电连接。在一些实施例中，衬底接触件与偏置焊盘分开，并且偏置接触件在掩埋氧化物层中。
接触件填充有金属或含金属化合物，例如，钨、钴、镍、钛、钽等、及其合金。通过溅射金属或含金属化合物，或者通过在接触件开口的暴露侧壁和底部上原子层沉积含金属化合物，并允许含金属化合物生长并填充接触件开口，来填充接触件。在填充接触件开口之后，执行化学机械抛光步骤以从第一ILD膜的顶表面去除接触件金属，并使接触件的顶端彼此隔离。在一些实施例中，顺序地执行形成接触件开口的蚀刻工艺，以使得例如较浅接触件(例如，晶体管接触件)与较深接触件(例如，偏置接触件和衬底接触件)分开。
根据一些实施例，方法100包括操作166，其中，晶体管接触件被连接到集成电路的互连结构。在一些实施例中，晶体管接触件电连接到互连结构中的其他接触件或通孔。在一些实施例中，晶体管接触件电连接到包含晶体管接触件的电介质材料层上方的ILD层中的导电线。在图11H中所述的非限制性示例中，导电线1124A电连接偏置接触件1118B和漏极接触件1116D1，并且导电线1124B将源极接触件1116S2电连接到偏置接触件1118C，并且导电线1124A和1124B在ILD层1119内。
根据一些实施例，上述操作以与上面呈现的顺序不同的顺序执行。在一些实施例中，上述操作是在其中混合了其他操作的情况下执行的。在一些实施例中，一些上述操作从该方法中省略，同时仍然产生下文所述的结构。上述方法中的此类变化不限制本公开的范围，并且本领域技术人员应将其理解为在对本文公开的结构做出变化时，在本公开的范围内发生的、但不会影响本公开的范围的自然变化。
图2是根据一些实施例的集成电路200的截面图。集成电路200包括衬底204，其中，集成电路的第一单元201A邻接第二单元201B。单元边界202指示第一单元201A和第二单元201B之间的过渡点。在一些实施例中，第一单元201A是高压单元，并且第二单元201B是低压单元。第一氧化物层206已经沉积在衬底204的顶表面上。偏置焊盘材料层208在第一氧化物层206上方。偏置焊盘材料层208已经划分成各个偏置焊盘208A、208B、208C和208D。偏置焊盘208A在第二单元201B中。偏置焊盘208B、208C和208D在第一单元201A中。各个偏置焊盘由沟槽隔离结构(DTI)分开，如下所述。
第二氧化物层210在各个偏置焊盘208A-208D的顶表面上方。半导体材料层212在第二氧化物层210上方。半导体材料层212包括用于集成电路200的晶体管的多个阱。第一晶体管203A是PMOS器件，其中，源极阱212C是N掺杂阱212C，漏极阱212A是P掺杂阱，并且沟道区域包括P漂移区域212B。在第一晶体管203A中，源极阱212C包括两个LDD区域215B和215C。LDD区域215B具有净P型掺杂轮廓，并且LDD区域215C的N型掺杂剂浓度大于阱212C中的N型掺杂剂浓度。漏极阱212A包括P型掺杂LDD区域215A。在源极阱212C和漏极阱212A中包括LDD区域促进在LDD区域与LDD区域位于其中的阱之间的边界处的载流子密度的增加。在源极阱212C中包括P型掺杂LDD区域215B促进与栅极电极214G1正下方的沟道区域相邻的高载流子浓度。
第二晶体管203B是NMOS器件，具有P掺杂源极阱212F、N型掺杂漏极阱212D、以及沟道区域，该沟道区域包括N型掺杂漂移区域212E，该N型掺杂漂移区域212E在源极阱212F和漏极阱212D之间。第二晶体管203B包括位于漏极阱212D中的LDD区域215D、位于P掺杂源极阱212F中的LDD区域215E、以及位于源极阱212F中的LDD区域215F。与在P掺杂阱212F中的掺杂相比，LDD区域215F具有更高浓度的P型掺杂剂。LDD区域215E具有净N型掺杂剂浓度。源极阱212F中的LDD区域215E在P/N结处生成高载流子浓度，在该P/N结处，LDD区域215E与LDD区域215F和P掺杂源极阱212E相遇。P/N结处的源极阱212F中的高载流子浓度增强了第二晶体管203B快速导通的能力。
浅沟槽隔离结构(STI)部分地延伸穿过半导体材料层212。深沟槽隔离结构(DTI)完全延伸穿过半导体材料层212。一些深沟槽隔离结构还延伸穿过第二氧化物层210和偏置衬垫材料层208，以创建各个偏置焊盘208A-208D。
第一层间电介质(ILD)膜214在半导体材料层212的顶表面上方。如上面在方法140中所述，第一ILD膜214将第一单元201A中的晶体管与第二单元201B中的晶体管电隔离，并且在每个晶体管中，将源极、漏极、栅极电极(以及电连接于它们的接触件)彼此电隔离。在集成电路200中，两种不同类型的接触件延伸穿过第一ILD膜214。偏置接触件218A、218B和218C延伸穿过第一ILD膜214、半导体材料层212和第二氧化物层210，以与各个偏置焊盘电连接。偏置接触件218A与第二单元201B中的偏置焊盘218A电连接。偏置接触件218B与第一单元201A中的偏置焊盘208B电连接。偏置接触件218C与第一单元201A中的偏置焊盘208C电连接。偏置接触件将电势从集成电路200的互连结构向下传导到晶体管下方的偏置焊盘，以修改集成电路中的晶体管的源极阱和沟道区域周围的电环境。在集成电路200中，偏置焊盘208A、偏置焊盘208B和偏置焊盘208C被配置为修改单个晶体管下方的电环境。在一些实施例中，每个偏置接触件向与该偏置接触件连接的偏置焊盘传导不同的电势。在一些实施例中，各个偏置接触件将相同的电势传导至与其连接的偏置焊盘。
偏置接触件218A延伸穿过第一ILD膜214、半导体材料层212和第二氧化物层210，并向下延伸到偏置焊盘208A。在一些实施例中，偏置接触件抵靠偏置焊盘208A的顶表面。在一些实施例中，偏置接触件218A向下延伸到偏置焊盘208A中。偏置接触件218A与STI 220A和STI 220B横向分开。
以类似的方式，偏置接触件218B和偏置接触件218C延伸穿过第一ILD膜214、半导体材料层212和第二氧化物层210，并向下延伸到偏置焊盘。偏置接触件218B与STI 220B和STI 220C横向分开。偏置接触件218C与STI 220G和STI 220H横向分开。
集成电路200包括晶体管接触件，该晶体管接触件穿过第一ILD膜214向下延伸至每个晶体管的源极、漏极和电极。例如，在第一晶体管203A中，源极接触件216S1穿过第一ILD膜214向下延伸至N阱212C的顶表面，与N阱212C的顶端处的LDD区域215B和215C进行连接。漏极接触件216D1穿过ILD膜214向下延伸至漏极阱212A的顶端处的LDD区域215A。栅极接触件216G1穿过第一ILD膜向下延伸至栅极电极214G1的顶表面。栅极电极214G1抵靠N阱212C的顶表面、漂移区212B的顶表面和STI 220D的顶表面。STI 220D将栅极电极214G1与P掺杂漏极阱212A、以及与漏极阱212A顶端处的P掺杂LDD区域215A分开。
第二晶体管203B中的晶体管接触件如下。漏极接触件216D2穿过第一ILD膜214向下延伸至N阱212D的顶端处的LDD区域215D。源极接触件216S2穿过第一ILD膜214向下延伸至源极阱212F的顶端处的LDD区域215E和215F。栅极接触件216G2穿过第一ILD膜向下延伸至栅极电极214G2的顶表面。栅极电极214G2在STI 220F、N掺杂漂移区域212和源极阱212F的顶表面上延伸。根据一些实施例，栅极电极在源极阱中的LDD区域的顶表面上方延伸。
图3是根据一些实施例的集成电路300的截面图。集成电路300的与集成电路200的上述元件的结构和功能相匹配的元件被赋予增加100的相同的标识附图标记。下面在本文中描述集成电路300和集成电路200之间的差异。
在集成电路300中，第二单元301B包括偏置接触件318A，其穿过第一ILD膜314、半导体材料层312和第二氧化物层310向下延伸至偏置焊盘308A。偏置接触件318A与STI 320A和STI 320B横向分开。在第一单元301A中，偏置接触件318B和318C位于与集成电路200中的偏置接触件218B和218C不同的位置。偏置接触件318B在到达偏置焊盘308B之前，延伸穿过第一ILD膜314、STI 320C、DTI 322C和第二氧化物层310。类似地，偏置接触件318C在到达偏置焊盘308C之前，延伸穿过第一ILD膜314、半导体材料层312、第二氧化物层310。偏置接触件318B和偏置接触件318C表示与半导体材料层312的半导体材料电隔离的偏置接触件。根据本公开的一些实施例，延伸穿过半导体材料层的偏置接触件与半导体材料层的隔离区域内的晶体管隔离。参见例如集成电路200中的隔离区域227A和227B。在诸如集成电路300之类的一些实施例中，通过将偏置接触件定位成使得它们延伸穿过隔离结构并通过深沟槽隔离结构的周围绝缘材料与半导体材料横向分开，来将偏置接触件与集成电路的晶体管电隔离。根据一些实施例，制造商选择将偏置接触件定位在深沟槽隔离结构内，以便通过消除隔离区域(参见集成电路200中的隔离区域227B)来节省集成电路内的空间，以减小集成电路的管芯面积。根据一些实施例，集成电路的单元中的每个偏置接触件被定位在深沟槽隔离结构内并延伸穿过深沟槽隔离结构。根据一些实施例，单元中的一些偏置接触件延伸穿过深沟槽隔离结构，并且一些偏置接触件延伸穿过半导体材料层中的隔离区域。偏置接触件在集成电路的单元内的定位与可用于定位偏置接触件的空间量以及用于制造偏置接触件的工艺窗口有关，即蚀刻工艺对第一ILD膜的电介质材料、在第一ILD膜下方暴露的半导体材料、以及偏置焊盘上方的第二氧化物层的半导体材料层厚度选择性。
图4是根据本公开的一些实施例的集成电路400的截面图。在集成电路400中，具有与上述关于集成电路200的元件相似的功能和结构的元件被赋予增加200的相同的标识附图标记，下面讨论上述集成电路200和集成电路400之间的差异。在集成电路200中，衬底204与集成电路的互连结构电隔离。在集成电路400中，衬底通过衬底接触件424电连接到集成电路的互连结构。衬底接触件424从第一ILD膜的顶表面向下延伸到衬底404。在一些实施例中，衬底接触件424抵靠衬底404的顶表面。在一些实施例中，衬底接触件424向下延伸到衬底404中。衬底接触件424通过DTI 422F和STI 420H的电介质材料与半导体材料层412中的半导体材料分开。DTI 422F和STI 420H用作衬底接触件424的绝缘套筒。由于衬底接触件424与偏置接触件418C电隔离，因此衬底404以及偏置焊盘408B和408C被配置用于施加三个独立的电压。
图5是根据本公开的一些实施例的集成电路500的截面图。在集成电路400中，与具有相似结构和/或功能的集成电路400的元件相对应的集成电路的元件被赋予增加100的相同的标识附图标记。下面描述集成电路500和集成电路400之间的差异。在集成电路500中，偏置接触件524从第一ILD膜514的顶表面向下延伸到衬底504。与集成电路400中的衬底接触件424(与半导体材料层412电隔离)不同，衬底接触件524在到达衬底504之前，从第一ILD膜514的顶表面向下延伸穿过半导体材料层512、第二氧化物层510、偏置焊盘508D和第一氧化物层506。偏置接触件524与偏置接触件518C电隔离，并且通过DTF 522F与晶体管(第一晶体管503A和第二晶体管503B)电隔离，该DTF 522F与衬底接触件524和偏置接触件518C二者横向分开。在一些实施例中，衬底接触件与偏置焊盘分开，但也延伸穿过半导体材料层。在一些实施例中，衬底接触件延伸穿过半导体材料层，并且偏置接触件延伸穿过用作绝缘套筒的DTI结构。在一些实施例中，所有偏置接触件和衬底接触件都延伸穿过隔离结构，并且与半导体材料层分开。
图6A是根据一些实施例的集成电路600的顶视图。在一些实施例中，图6A对应于集成电路的单元的单个晶体管(参见例如图2中的第一晶体管203A或图2中的第二晶体管203B)。在集成电路600中，截面线A-A’延伸穿过隔离结构604、单元区域602、隔离区域606和偏置接触件608。隔离区域606包括多个偏置接触件。偏置接触件608是具有圆柱状或圆柱形结构的柱型或列型偏置接触件。单元区域602是半导体材料层的包括集成电路600的晶体管的源极阱、漏极阱和沟道的一部分。隔离区域606是半导体材料层的通过隔离结构604与单元区域602隔离的一部分。
图6B是集成电路640的截面图，其结构与上述集成电路600的结构相对应。集成电路640包括衬底644、第一氧化物层646、偏置焊盘材料层648、第二氧化物层650、半导体材料层652和第一ILD膜654。偏置接触件658在到达偏置焊盘648A之前，向下延伸穿过第一ILD膜654，穿过隔离区域656(对应于集成电路600中的隔离区域606)、第二氧化物层650。偏置焊盘648A在DTI 662B(在晶体管阱659的一侧)和DTI662C(在晶体管阱659的相对侧)内的整个晶体管阱659的下方延伸。偏置接触件658相当于上述接触件，例如，图2中的偏置接触件218B。在一些实施例中，DTI 662A、662B和662C围绕例如隔离区域606和单元区域602(相当于晶体管阱659)的周边形成环，并遵循与隔离结构604的形状相类似的轮廓，如上面结合图6A所述。将集成电路600与集成电路640进行比较，集成电路中的隔离结构604对应于半导体材料层652内的浅沟槽隔离结构和深沟槽隔离结构，如下：STI 660A和DTI 662A对应于位于隔离区域606的距离单元区域602的远侧的隔离结构604，STI 660B和DTI 662B对应于隔离区域606和单元区域602之间的隔离区域604，并且STI 660C和DTI 662C对应于位于单元区域602的距离集成电路600中的隔离区域606的远侧的隔离结构604。
图7A是根据一些实施例的集成电路700的顶视图。具有与集成电路600的元件相似的功能的集成电路700的元件具有增加100的相同的标识附图标记。截面线B-B’在与截面线A-A’在集成电路600中的位置相似的位置处延伸穿过集成电路700。以下将描述集成电路700和集成电路600之间的差异。在集成电路700中，偏置接触件708是条型(bar-type)偏置接触件。与集成电路600中的列型偏置接触件608不同，偏置接触件708具有深沟槽结构，该深沟槽结构填充有导电材料以将施加的电压传送到集成电路的单元区域中的偏置焊盘晶体管。在一些实施例中，包括条型偏置接触件而不是列型偏置接触件取决于用于制造偏置接触件的工艺窗口。在集成电路的一些实施例中，与用于偏置接触件的深开口的蚀刻工艺相关联的加载问题(loading issues)优先度较低，这些实施例中包括条型接触件，因为集成电路的偏置焊盘和互连结构之间的接触件数量较大。当将电连接从互连结构向下定位到偏置接触件时，条型接触件具有更大的灵活性。列型偏置接触件通常在对于列型偏置接触件定位电连接的方面需要较高精度，并且具有更严格的工艺窗口，以确保电连接到列型偏置接触件的尺寸不会增加集成电路的单元区域下方的互连结构与偏置焊盘之间的电阻。
图7B是集成电路740的截面图，其结构与上述集成电路700的结构相对应。集成电路740包括衬底744、第一氧化物层746、偏置焊盘材料层748、第二氧化物层750、半导体材料层752和第一ILD膜754。偏置接触件758在到达偏置焊盘748A之前，向下延伸穿过第一ILD膜754，穿过隔离区域756(对应于集成电路600中的隔离区域606)、第二氧化物层750。将集成电路700与集成电路740进行比较，集成电路中的隔离结构704对应于半导体材料层752内的浅沟槽隔离结构和深沟槽隔离结构，如下：STI 760A和DTI 762A对应于位于隔离结构706的距离单元区域702的远侧的隔离结构704，STI 760B和DTI 762B对应于隔离区域706和单元区域702之间的隔离区域704，并且STI 760C和DTI 762C对应于位于单元区域702的距离集成电路700中的隔离区域706的远侧的隔离结构704。
图8A是根据一些实施例的集成电路800的顶视图。截面线C-C’在与截面线A-A’延伸穿过集成电路600的相同位置处延伸通过集成电路800。截面线C-C’延伸穿过隔离结构804A和隔离结构804B、隔离区域806、单元区域802，并到达偏置接触件808。在集成电路800中，偏置接触件808是类似于集成电路600中的偏置接触件608的柱型偏置接触件。单元区域802完全被隔离区域806所包围。隔离结构804A完全被半导体材料层内的隔离区域806所包围，位于单元区域802和隔离区域806之间。单元区域802包括半导体材料层的一部分，晶体管的源极阱、漏极阱和沟道区域在部分中制造。隔离区域806包括半导体材料层的在单元区域之外的一部分，偏置接触件和/或衬底接触件延伸穿过该部分，以便在集成电路的互连结构和单元区域802下方的偏置焊盘或衬底之间进行电连接。
图8B是根据一些实施例的集成电路840的截面图。具有与集成电路640的元件相同的结构或功能的集成电路840的元件具有增加200的相同的标识附图标记。
在集成电路840中，衬底844具有沉积在其上的第一氧化物层846。偏置焊盘材料层848在第一氧化物层846上方并且在第二氧化物层850之下。半导体材料层852在第二氧化物层850与第一ILD膜854之间。偏置接触件808A和808B延伸穿过隔离区域56内的半导体材料层852。隔离区域856通过下列项与单元区域802分开：位于单元区域的最靠近偏置接触件808A的一侧的STI 860B和DTI 862B，以及位于单元区域802的最靠近偏置接触件808B的一侧的STI 860D和STI 862D。隔离区域856通过下列项与半导体材料层852的其余部分分开：紧接偏置接触件808A的STI860A和DTI 862A，以及紧接偏置接触件808B的STI 860C和DTI862C。因此，单元区域802的所有侧都被电介质材料(底部的第二氧化物层850、半导体材料层852内的STI和DTI结构、以及顶部侧的第一ILD膜854)所包围，晶体管接触件穿过此电介质材料延伸。在集成电路840中，DTI862A延伸穿过半导体材料层852、第二氧化物层850和偏置焊盘材料层848，向下直到第一氧化物层846。DTI 862C以类似于DTI 862A的方式延伸穿过集成电路840的膜堆叠。DTI 862A和DTI 862C包括集成电路800中的隔离结构804B的掩埋部分，并将偏置焊盘848A与偏置焊盘材料层848的其余部分隔离。
图9是根据一些实施例的集成电路900的截面图。具有与集成电路200的元件相似的结构或功能的集成电路900的元件具有增加700的相同的标识附图标记。下面描述集成电路900与集成电路200的元件之间的差异。
在集成电路900中，第一晶体管903A和第二晶体管903B具有不同形状的偏置焊盘。对于第一晶体管903A，第二氧化物层910具有第一厚度908，偏置焊盘908B具有偏置焊盘厚度930B，并且氧化物层906具有第一氧化物层厚度930C。对于第二晶体管903B，第二氧化物层910具有第二氧化物层厚度932A，小于第一晶体管903A下方的第二氧化物层厚度930A。对于第二晶体管903B，偏置焊盘908C具有偏置焊盘厚度932B，大于偏置焊盘厚度930B。在第二晶体管903B下方，第一氧化物层906具有第一氧化物层厚度932C。在集成电路900中，第一氧化物层厚度930C与第一氧化物层厚度932C相同。改变晶体管下方的偏置焊盘的厚度或第二氧化物层的厚度为制造商提供了机会，以修改晶体管的阱所经历的、由偏置接触件传输至偏置焊盘的电压所施加的电场的强度。在一些实施例中，第二氧化物层具有相同的厚度(例如，第二氧化物层930A和第二氧化物层932A是相同的厚度)，并且第一氧化物层在不同的晶体管之间具有不同的厚度。根据一些实施例，与减小晶体管下方的膜堆叠的厚度相关联的步骤在沉积偏置焊盘材料之后并在沉积第二氧化物层之前执行(这些步骤尤其为沉积图案化材料层，将图案转移到图案化材料，其中，图案中的开口对应于偏置焊盘材料将被减薄的位置，以及使用液体蚀刻剂或等离子蚀刻来蚀刻掉偏置焊盘材料的暴露部分)。为了在沉积半导体材料层之前提供光滑且平坦的表面，根据方法140的一些版本来沉积第二氧化物层，使得执行化学机械抛光步骤，以将第二氧化物层的厚度减小到与单元内或整个半导体晶圆上的最小的第二氧化物厚度(参见例如图9中的第二氧化物层932A的厚度)相对应的值，而不具有第二氧化物层的凸起或不平坦的顶表面。
图10是根据一些实施例的集成电路1000的截面图。集成电路1000类似于如上面结合图6B所述的集成电路640，但是图6B具有单个偏置焊盘648A，而集成电路1000具有通过DTI 1024分开的两个偏置焊盘1008B和1008C，如下文进一步描述的。在集成电路1000中，第一单元1001A和第二单元1001B在单元边界1002A处相遇。单元边界1002A延伸穿过DTI1022A。单元边界1002B延伸穿过DTI 1022C。晶体管1003下方的膜堆叠如下：第一氧化物层106被沉积在衬底1004的顶表面上方。偏置焊盘材料层1008被沉积在第一氧化物层1006的顶表面上方。第二氧化物层1010被沉积在偏置焊盘材料1008的顶表面上方。半导体材料层1012被沉积在第二氧化物层1010的顶表面上方，并且包括用于晶体管1003的掺杂阱。浅沟槽隔离结构(STI)延伸穿过半导体材料层1012的顶部，但不延伸到第二氧化物层1010的顶表面。深沟槽隔离结构(DTI)具有三种版本。DTI的第一版本(DTI 1023A、DTI 1023B和DTI1023C)延伸穿过整个半导体材料层1012，向下延伸到第二氧化物层1010。DTI的第二版本(DTI1022A和DTI 1022C)延伸穿过半导体材料层1012、第二氧化物层1010和偏置焊盘材料层1008，向下延伸到第一氧化物层1006。DTI的第三版本(DTI 1024)从第二氧化物层1010延伸穿过偏置焊盘材料层1008，向下延伸到第一氧化物层1006。DTI 1024不延伸穿过半导体材料层1012。DTI1024完全在晶体管1003之下。DTI 1024将低晶体管1003(即偏置焊盘材料层1008)分开为两个分开的偏置焊盘，即偏置焊盘1008B和偏置焊盘1008C。在第一单元1001A中，偏置接触件1018B延伸穿过第一ILD膜1014、半导体材料层1012和第二氧化物层1010，向下延伸到偏置焊盘1008B。偏置接触件1018C延伸穿过第一ILD膜1014、半导体材料层1012和第二氧化物层1010，向下延伸到偏置焊盘1008C。由于偏置焊盘1008B和偏置焊盘1008C通过DTI 1024彼此分开并电隔离，因此偏置焊盘1008B和偏置焊盘1008C被配置为在晶体管1003的不同侧之下接收独立的电压设定点。因此，偏置焊盘1008B被配置为对P掺杂源极阱1012C施加较强影响，并且偏置焊盘1008C被配置为对电极1014G下方的掺杂漏极阱1012和N型掺杂漂移区域1012B施加较强影响。第二单元1001B中的偏置接触件1018A被配置为从第一单元1001A中的偏置接触件1018B和1018C以及偏置焊盘1008B和1008C接收独立的电压设定点。
图11A-11H是根据一些实施例的制造工艺期间的集成电路的截面图。
图11A是根据一些实施例的制造工艺期间的集成电路1100的截面图。在集成电路1100中，第一单元1101A在单元边界1102处与第二单元1101B分开。对于第一单元1101A和第二单元1101B两者，在衬底1104上方沉积第一氧化物层1106。第一氧化物层1106的沉积对应于方法140中的操作142，如上所述。在第一单元1101A和第二单元1101B两者中的第一氧化物层1106上方沉积偏置焊盘材料层1108。偏置焊盘材料层1108的沉积对应于方法140中的操作146，如上所述。在第一单元1101A和第二单元1101B两者中的偏置焊盘材料层1108上方沉积第二氧化物层1110。第二氧化物层的沉积对应于方法140中的操作150的执行，如上所述。在第一单元1101A和第二单元1101B两者中的第二氧化物层1110上方沉积半导体材料层1112。半导体材料层1112的沉积对应于方法140中的操作154的执行，如上所述。氧化物层通过例如化学气相沉积(CVD)的变体沉积在衬底上，其中，硅烷(SiH4)和氧分子反应以在衬底的顶表面上形成SiO2膜。半导体材料层1112通过例如CVD、或使用硅烷(SiH4)或甲硅烷基卤化物(例如SiCl4、SiBr4等)的热分解的膜的外延生长来沉积。在偏置焊盘材料层1108是半导体材料的实施例中，以类似于沉积半导体材料层1112的方式进行沉积。在偏置焊盘材料层1108是含金属层的实施例中，通过例如将金属原子从金属靶溅射到第一氧化物层1106上至适合于使晶体管免受衬底1104中的电压的厚度，来进行膜沉积。
图11B是根据一些实施例的制造工艺期间的集成电路1100的截面图。与图11A相比，在图11B中，图案化材料层1113已经沉积在半导体材料层1112上方。图案化材料层1113已经被暴露并显影，以在其中形成开口1123。开口1123下方的毯式(blanket)层已经被蚀刻，以形成用于深沟槽隔离结构的开口(沟槽)，这将在下面针对图11C进一步描述。第一类型的开口1121A延伸穿过半导体材料层1112，并且停止在第二氧化物层1110的顶表面上。通过用电介质材料(例如，二氧化硅)填充第一类型的开口1121A来形成短深沟槽隔离结构1122A(短DTI)。第二类型的开口1121B延伸穿过半导体材料层1112、第二氧化物层1110和偏置焊盘材料层1108，以形成隔离的偏置焊盘。通过用电介质材料填充第二类型的开口1121B来形成长深沟槽隔离结构1122B(长DTI)。在一些实施例中，第二类型的开口1121B向下延伸至第一氧化物层1106。在一些实施例中，第二类型的开口1121B向下延伸至偏置焊盘材料层1108中，但不延伸至第一氧化物层1106。第二类型的开口1121B的深度至少与用于偏置焊盘材料层的蚀刻工艺相对于第二氧化物层1110和/或半导体材料层的蚀刻速率的选择性有关。在一些实施例中，第二类型的开口1121B的深度还与用于形成第二类型的开口的工艺条件有关，以实现第二类型的开口的轮廓，该轮廓不会减小电路设计规范下的单元的有效面积。
图11C是根据本公开的一些实施例的制造工艺期间的集成电路1100的截面图。与图11B相比，图11C包括隔离结构沟槽，例如，第一类型的开口1121A和第二类型的开口1121B中的每一个，其已经填充有电介质材料以形成浅DTI 1122A和深DTI 1122B。在用电介质材料填充开口之后，将晶圆表面平坦化(通过例如化学机械抛光(CMP))，以暴露半导体材料层1112的在不同的填充隔离结构沟槽之间的顶表面。
诸如长DTI 1122B之类的长DTI将偏置焊盘彼此分开。例如，第二单元1101B中的偏置焊盘1108A与偏置焊盘1108B跨单元边界1102分开，其中，长DTI 1122B位于单元边界1102处。偏置焊盘1108C通过长DTI与偏置焊盘1108B分开，该长DTI将PMOS晶体管(或第一晶体管1103A)与NMOS晶体管(或第二晶体管1103B)分离。第二种类型的开口1121B中的另一个将偏置焊盘1108C与偏置焊盘1108D分开。
在图11C中，已经在半导体材料层的顶表面上方添加了图案化材料层1121。图案化材料层1121中的一组开口1123与集成电路1100中的浅沟槽隔离结构(STI)的位置相对应。图案化材料部分1121A掩蔽半导体材料层1112的有源区域(active area)1112Y。图案化材料部分1121B掩蔽半导体材料层1112的有源区域1112Z。有源区域1112Y和1112Z在图11C中未掺杂，因为掺杂剂是在在半导体材料层1112中形成STI(1120A-1120H)之后被添加到半导体材料层中的。在一些实施例中，长DTI的顶部处的STI围绕单元的有源区域延伸。因此，在图11C中，STI 1120B和1120E在第一单元1101A的截面图中看起来是不同的，但实际上是围绕有源区域1112Y的周边并且围绕偏置焊盘1108B延伸的单个STI。类似地，DTI 1122B和1122E围绕有源区域1112Y的周边和偏置焊盘1108B延伸。类似地，偏置焊盘1108C和有源区域1112Z被单个STI(如STI 1120E和1120H所示)以及单个长DTI(如DTI 1122D和1122F所示)包围(还参见图6A，隔离结构604，以及图6B，DTI 662A和662C)。
STI 1120A-1120H被形成为氧化半导体材料层的顶表面。在一些实施例中，使用富氧等离子体来对半导体材料层1112的位于图案化材料层1113中的开口1123内的暴露上部进行氧化。在一些实施例中，执行蚀刻工艺，以从开口1123的底部去除半导体材料层1112的上部，并且半导体材料层中的开口被填充有电介质材料，并通过CMP工艺来平坦化以暴露半导体材料层。
与图11C相比，在图11D中，有源区域1112Y和1112Z已经注入了P型和N型掺杂原子，以形成用于有源区域的掺杂区域1112A-1112F。对于第一晶体管1103A(PMOS晶体管)，P掺杂阱1112A通过P掺杂漂移区域1112B与N掺杂阱1112C分开。STI 1120D将P掺杂阱1112A的顶表面与P掺杂漂移区域1112B的顶表面分开。没有STI将P掺杂漂移区域1112B的顶表面与N掺杂阱1112C的顶表面分开。对于第二晶体管1103B(NMOS晶体管)，N掺杂阱1112D通过N掺杂漂移区域1112E与P掺杂阱1112F分开。STI 1120F将N掺杂阱1112D的顶表面与N掺杂漂移区域1112E的顶表面分开。没有STI将N掺杂漂移区域1112E的顶表面与P掺杂阱1112F的顶表面分开。在半导体材料层1112中的两个不同的阱中添加掺杂区域对应于方法140中的操作156的执行，如上所述。在一些实施例中，也是操作156的一部分的步骤包括以下步骤：作为制造晶体管(例如，第一晶体管1103A和第二晶体管1103B)的一部分，将用于源极/漏极区域和/或LDD区域的掺杂剂添加到半导体材料层1112，如下所述。
图11E是根据本公开的一些实施例的集成电路1100的截面图。与图11D相比，图11E描绘了在第一晶体管1103A中形成栅极电极1114G1，以及在第二晶体管1103B中形成栅极电极1114G2。通过在半导体材料层1112和STI 1120A-1120H的顶表面上方沉积毯式栅极电介质材料层(未示出)，并在栅极电介质材料层(未示出)上方沉积栅极电极材料层(例如，多晶硅、硅锗等)，来形成栅极电极1114G1和1114G2。在栅极电极材料层上方沉积图案化材料层，并在其上转移图案，然后通过蚀刻工艺去除栅极电介质材料层和栅极电极材料层的暴露部分，以暴露半导体材料层1112和STI 1120A-1120H，留下栅极电极1114G1和1114G2。栅极电极1114G1在STI 1120D的顶表面的一部分上方并在P掺杂漂移区域1112B的顶表面上方，以及在N掺杂阱1112C的顶表面的一部分上方延伸。栅极电极1114G2在STI 1120F的顶表面的一部分上方、在N掺杂漂移区域1112E的顶表面上方、以及在P掺杂阱1112F的顶表面的一部分上方延伸。
图11F是根据本公开的一些实施例的制造工艺期间的集成电路1100的截面图。与图11E相比，图11F描绘了在第一单元1101A中形成LDD区域1115A、1115B和1115C，并且LDD区域1115D、1115E和1115F在形成栅极电极(参见例如上面结合图11D所描述的栅极电极1114G1和114G2)之后已被形成在第一单元1101A中。LDD区域促进提高晶体管的载流子密度，并用作晶体管接触件的着陆(landing)位置。根据一些实施例，集成电路的LDD区域的添加对应于方法140中的操作156的执行。在一些实施例中，使用多个掺杂操作将掺杂剂添加到半导体材料层，例如，在第一掺杂剂添加操作中添加P型掺杂剂，并在第二掺杂剂添加操作中添加N型掺杂剂。在一些实施例中，通过调整注入工艺中的掺杂剂原子的能量来添加掺杂剂。使用较低注入能量以便将注入的掺杂剂原子保留到LDD区域所在的掺杂阱的上部。例如，LDD区域1115A位于P掺杂阱1112A的上部中，并且与P掺杂漂移区域1112B实体分离。类似地，LDD区域1115B和1115C位于N掺杂阱1112C的上部区域中，并且与P掺杂漂移区域1112B实体分离。LDD区域1115A具有净P型掺杂分布，其具有比P掺杂阱1112A更高的P型掺杂剂浓度。LDD 1115C具有净N型掺杂分布，其具有比N掺杂阱1112C更大的N型掺杂剂浓度。LDD 1115B具有净P型掺杂分布，并与LDD 1115C在N掺杂阱1112C内的一侧邻接。LDD1115B接近栅极1114G1，但不延伸到栅极1114G1下方。
LDD 1115D位于N掺杂阱1112D的上部区域，并且具有比LDD区域1115D外部的N掺杂阱1112D更高的N型掺杂剂浓度。LDD区域1115D与N掺杂漂移区域1112E实体分开。N掺杂漂移区域与P掺杂阱1112F中的LDD区域实体分开：LDD 1115E和1115F。LDD 1115F是在P掺杂阱1112F的上部区域中的P掺杂LDD区域，并且LDD 1115E与P掺杂阱1112F的上部区域中的LDD1115F相邻。LDD 1115E具有净N型掺杂分布，并将P掺杂LDD 1115F与P掺杂阱1112F在栅极电极1114G2下方的部分以及栅极电极1114G2正下方的P/N结分开。
在将掺杂剂添加到半导体材料层中的源极/漏极区域或一个或多个LDD区域时，在半导体材料层(和延伸穿过半导体材料层的DTI)的顶表面上方沉积图案化材料层，暴露一个或多个掺杂阱的在晶体管的覆盖区(footprint)内的一部分。当在阱1112A中添加诸如LDD区域1115A之类的LDD区域时，通过在注入工艺中添加额外的P型掺杂剂，在LDD区域内提高P型掺杂剂的局部密度。当在阱1112C中形成LDD区域1115B时，添加P型掺杂剂以首先中和阱1112C的顶部区域中的净N型掺杂剂剩余，然后在LDD区域1115B内产生剩余或过量的P型掺杂剂。因此，根据一些实施例，将第一数量的P型掺杂剂添加到LDD区域1115A，并且将第二数量的P型掺杂剂添加到LDD区域1115B，其中，P型掺杂剂的第二数量大于P型掺杂剂的第一数量，这是因为LDD区域所在的阱的组成不同。以类似方式，与添加N形掺杂剂以在第二晶体管1103B的阱1112F中形成LDD区域1115E相比，将掺杂剂添加到位于阱1112D的顶部区域的LDD区域1115D需要更小总量的N型掺杂剂。通过向阱1112C的顶部区域添加N型掺杂剂来形成阱1112C中的LDD区域1115C。类似地，通过向阱1112F的顶部区域添加P型掺杂剂来形成阱1112F中的LDD区域1115F。
图11G是根据本公开的一些实施例的制造工艺期间的集成电路1100的截面图。与图11F相比，图11G描绘了已经穿过集成电路1100的膜堆叠形成的多个接触件。第一组接触件(偏置接触件1118A、偏置接触件1118B和偏置接触件1118C)延伸穿过第一ILD膜1114、半导体材料层1112和第二氧化物层1110，向下延伸到偏置焊盘。偏置接触件1118A电连接到偏置焊盘1108A。偏置接触件1118B电连接到偏置焊盘1108B。偏置接触件1118C电连接到偏置焊盘1108C。偏置焊盘1108B在整个第一晶体管1103A下方。偏置焊盘1108C在整个第二晶体管下方。
用于第一晶体管1103A的晶体管接触件包括：电连接到LDD区域1115A的漏极晶体管1116D、电连接到栅极电极1114G1的栅极接触件1116G、以及电连接到第一晶体管1103A的阱1112C中的LDD区域1115B和1115C的源极接触件1116S1。第二晶体管1103B具有漏极晶体管1116D2，其延伸穿过N掺杂阱1112D中的第一ILD膜1114和LDD区域1115D。栅极接触件1116G2穿过第一ILD膜向下延伸到电极1114G2。源极接触件1116S2穿过第一ILD膜1114向下延伸至阱1112F中的LDD区域1115E和LDD区域1115F。根据一些实施例，偏置接触件在用于倾斜接触件开口和填充接触件开口的单独的操作中制造。晶体管接触件和偏置接触件的形成对应于方法140中的操作164的执行，如上所述。
图11H是根据一些实施例的集成电路1100的截面图。与图11G相比，图11H描绘了接触件之间的互连结构的第一部分。导电线1124A在第一ILD膜1117的顶表面上从第一晶体管1103A中的偏置接触件1118B延伸到漏极接触件1116D1。类似地，导电线1124B从第二晶体管1103B中的源极接触件1116S2延伸到偏置接触件1118C。因此，晶体管的操作触发载流子通过源极晶体管和漏极晶体管之间的沟道区域移动，并且在晶体管操作时，在晶体管下方的偏置焊盘中施加电压或电荷存储。导电线1124A和1124B用作桥接，以在没有集成电路中的附加晶体管或逻辑元件的情况下促进偏置焊盘的操作。导电线1124A和1124B位于沉积在ILD层1117上方的ILD层1119中。
图12A-图12D是根据一些实施例的制造工艺期间的集成电路的截面图。
图12A是根据本公开的一些实施例的集成电路1200的截面图。在集成电路1200中，第一氧化物层1206已沉积在衬底1204上方。在集成电路1200中，第一单元1201A正在进行第一氧化物层减薄，而集成电路的第二单元1201B通过掩膜材料层1205来保护免受第一氧化物层减薄的影响。必须在第一氧化物层1206的顶表面上方沉积材料1205。在第一单元1201A中，第一顶表面部分1206T1和第二顶表面部分1206T2通过掩膜材料1205中的开口暴露。第一顶表面部分1206T1对应于第一晶体管1203A。第二顶表面部分1206T2对应于第二晶体管1203B下方的氧化物层的一部分。通过使用蚀刻工艺蚀刻第一顶表面部分1206T1和第二顶表面部分1206T2来进行第一氧化物层减薄，如先前在方法140的可选操作144中所述。
图12B是根据一些实施例的集成电路1220的截面图。集成电路1220的具有与如图12A所示的集成电路1200相似的结构和功能的元件具有相同的标识数字。下面描述集成电路1220和集成电路1200之间的差异。在集成电路1220中，根据方法140的操作144，仅第一晶体管1203A已暴露第一顶表面部分1206T1以进行第一氧化物减薄，如上所述。第二晶体管1203B的第一氧化物层1206通过掩模材料1205保护免受第一氧化物减薄的影响。
图12C是根据本公开的一些实施例的集成电路1240的截面图。在集成电路1240中，具有与集成电路1200相似的结构和功能的元件具有相同的标识数字。偏置焊盘材料1208层已沉积在第一氧化物层1206上方。掩模材料层1207已沉积在偏置焊盘材料1208层上方。掩模材料层1207中的开口对应于第一晶体管1203A和第二晶体管1203B的偏置层材料部分1208T1和1208T2。偏置焊盘材料层1208的减薄是根据方法140中的上述可选操作148执行的。通常，偏置焊盘材料层的减薄是通过利用水性蚀刻剂进行蚀刻、或干法蚀刻工艺或等离子蚀刻工艺来执行的。关于与偏置层减薄相关联的化学反应和其他考虑因素的更多细节先前在方法140的操作148进行了描述。
图12D是根据本公开的一些实施例的集成电路1260的截面图。集成电路1260的具有与集成电路1240的元件相似的结构或功能的元件具有相同的标识参考。掩模材料1207在偏置焊盘材料层1208上方。掩模材料1207覆盖1203B处的截面区域中的偏置焊盘材料层1208，但掩模材料1207中的开口暴露第一晶体管1203A的覆盖区中的偏置层材料部分1208T1。根据一些实施例，在集成电路单元中的PMOS晶体管下方的偏置焊盘材料层被暴露以进行减薄，而在大部分晶体管中，其被掩模材料保护。在一些实施例中，NMOS晶体管下方的偏置焊盘材料层被暴露以进行减薄，而PMOS晶体管被掩模材料保护。
本公开的一些方面涉及一种半导体器件，包括：掩埋氧化物层，位于衬底上方；半导体材料层，位于掩埋氧化物层上方，该半导体材料层包括多个掺杂区域；晶体管，其中，晶体管包括栅极电极和多个掺杂区域；隔离区域，位于半导体材料层中；层间电介质(ILD)材料，位于半导体材料层和栅极电极上方；第一偏置接触件，延伸穿过ILD材料和隔离区域到达掩埋氧化物层；以及互连结构，通过第一偏置接触件电连接到掩埋氧化物层。在一些实施例中，半导体器件还包括：第一偏置焊盘，位于掩埋氧化物层中，其中，第一偏置焊盘包括导电材料。在一些实施例中，第一偏置接触件通过隔离结构与半导体材料层隔离，该隔离结构延伸穿过半导体材料层。在一些实施例中，半导体器件还包括：第二偏置焊盘，位于掩埋氧化物层内，其中，第二偏置焊盘在第二晶体管和衬底之间，第二偏置焊盘在掩埋氧化物层内通过深沟槽隔离结构(DTI)与第一偏置焊盘电隔离，其中，第二偏置焊盘通过第二偏置接触件电连接到集成电路的互连结构。在一些实施例中，半导体器件还包括：第二晶体管、位于第二晶体管下方的偏置焊盘、以及电连接到第二偏置焊盘的第二偏置接触件，其中，第一偏置焊盘具有第一偏置焊盘厚度，并且第二偏置焊盘具有比第一偏置焊盘厚度更小的第二偏置焊盘厚度。在一些实施例中，在半导体材料层中，第一偏置接触件和第二偏置接触件各自通过半导体材料层中的隔离结构与半导体材料层分开。在一些实施例中，半导体器件还包括：第二偏置接触件，该第二偏置接触件延伸穿过ILD材料、半导体材料层和掩埋氧化物层到达衬底，并且电连接到ILD材料上方的集成电路的互连结构。在半导体器件的一些实施例中，第二偏置接触件通过深沟槽隔离结构(DTI)与半导体材料层分开。在一些实施例中，半导体器件还包括：多个柱型偏置接触件，延伸穿过隔离区域。在一些实施例中，第一偏置接触件还包括：条型偏置接触件，延伸穿过集成电路的隔离区域并电连接到第一偏置焊盘。在一些实施例中，隔离区域围绕集成电路的整个第一晶体管延伸。在一些实施例中，第一偏置焊盘通过互连结构电连接到电压源。
本公开的一些方面涉及一种半导体器件，包括：掩埋氧化物层，位于衬底上方；半导体材料层，位于掩埋氧化物层上方；晶体管，具有位于半导体材料层中的源极阱和漏极阱；第一偏置焊盘，位于源极阱和衬底之间的掩埋氧化物层内；第二偏置焊盘，位于漏极阱和衬底之间的掩埋氧化物层内；第一深沟槽隔离结构(DTI)环，其中，第一偏置焊盘在掩埋氧化物层内被第一DTI环围绕；以及第二DTI环，其中，第二偏置焊盘在掩埋氧化物层内被第二DTI环围绕，并且第一DTI环和第二DTI环共享中央DTI区段。在一些实施例中，第一偏置焊盘和第二偏置焊盘被配置为接收不同的电压。在一些实施例中，晶体管位于中央DTI段与层间电介质(ILD)材料之间。
本公开的一些方面涉及一种制造集成电路的方法，包括以下操作：用掩埋氧化物层的电介质材料围绕第一偏置焊盘；向第一偏置焊盘上方的半导体材料层添加掺杂剂；在半导体材料层的顶表面上方沉积栅极电介质材料和栅极电极材料；蚀刻栅极电介质材料和栅极电极材料，以隔离半导体材料层上方的栅极电极；在栅极电极和半导体材料层上方沉积层间电介质(ILD)材料；蚀刻至少一个偏置接触件开口，该至少一个偏置接触件开口向下到第一偏置焊盘；用偏置接触件材料填充至少一个偏置接触件开口；以及将至少一个偏置接触件电连接到半导体器件的互连结构。在该方法的一些实施例中，用掩埋氧化物层的电介质材料围绕第一偏置焊盘还包括：在衬底上方沉积第一氧化物层；在第一氧化物层上方沉积偏置焊盘材料层；在偏置焊盘材料层上沉积第二氧化物层；以及通过以下操作将第一偏置焊盘与偏置焊盘材料层的其余部分隔离：穿过第二氧化物层和偏置焊盘材料层蚀刻深沟槽隔离结构开口，以及用电介质材料填充深沟槽隔离结构开口，其中，深沟槽隔离结构围绕半导体材料层的一部分延伸。在一些实施例中，向半导体材料层添加掺杂剂还包括向晶体管的源极阱和漏极阱添加掺杂剂，并且还包括蚀刻衬底接触件开口，该衬底接触件开口从第一ILD膜向下到衬底，以及用导电材料填充衬底接触件开口。在一些实施例中，该方法还包括：用电介质材料围绕掩埋氧化物层内的第二偏置焊盘，该第二偏置焊盘位于与第一偏置焊盘不同的晶体管下方。在一些实施例中，第一偏置焊盘具有第一偏置焊盘厚度，并且第二偏置焊盘具有第二偏置焊盘厚度，并且该方法还包括：将第一偏置焊盘厚度修改为不同于第二偏置焊盘厚度。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种半导体器件，包括：掩埋氧化物层，位于衬底上方；半导体材料层，位于所述掩埋氧化物层上方，该半导体材料层包括多个掺杂区域；晶体管，其中，所述晶体管包括栅极电极和所述多个掺杂区域；隔离区域，位于所述半导体材料层中；层间电介质(ILD)材料，位于所述半导体材料层和所述栅极电极上方；第一偏置接触件，延伸穿过所述ILD材料和所述隔离区域到达所述掩埋氧化物层；以及互连结构，通过所述第一偏置接触件电连接到所述掩埋氧化物层。
示例2是示例1所述的半导体器件，还包括：第一偏置焊盘，位于所述掩埋氧化物层中，其中，所述第一偏置焊盘包括导电材料。
示例3是示例2所述的半导体器件，还包括：第二偏置焊盘，位于所述掩埋氧化物层内，其中，所述第二偏置焊盘在第二晶体管和所述衬底之间，所述第二偏置焊盘在所述掩埋氧化物层内通过深沟槽隔离结构(DTI)与所述第一偏置焊盘电隔离，其中，所述第二偏置焊盘通过第二偏置接触件电连接到所述半导体器件的互连结构。
示例4是示例3所述的半导体器件，其中，在所述半导体材料层中，所述第一偏置接触件和所述第二偏置接触件各自通过所述半导体材料层中的隔离结构与所述半导体材料层分开。
示例5是示例2所述的半导体器件，其中，所述第一偏置焊盘通过所述互连结构电连接到电压源。
示例6是示例1所述的半导体器件，其中，所述第一偏置接触件通过隔离结构与所述半导体材料层隔离，所述隔离结构延伸穿过所述半导体材料层。
示例7是示例1所述的半导体器件，还包括：第二晶体管、位于所述第二晶体管下方的偏置焊盘、以及电连接到所述第二偏置焊盘的第二偏置接触件，其中，所述第一偏置焊盘具有第一偏置焊盘厚度，并且所述第二偏置焊盘具有比所述第一偏置焊盘厚度更小的第二偏置焊盘厚度。
示例8是示例1所述的半导体器件，还包括：第二偏置接触件，延伸穿过所述ILD材料、所述半导体材料层和所述掩埋氧化物层到达所述衬底，并且电连接到所述ILD材料上方的所述半导体器件的互连结构。
示例9是示例8所述的半导体器件，其中，所述第二偏置接触件通过深沟槽隔离结构(DTI)与所述半导体材料层分开。
示例10是示例1所述的半导体器件，还包括：多个柱型偏置接触件，延伸穿过所述隔离区域。
示例11是示例10所述的半导体器件，其中，所述隔离区域围绕所述半导体器件的集成电路的整个第一晶体管延伸。
示例12是示例1所述的半导体器件，其中，所述第一偏置接触件还包括：条型偏置接触件，延伸穿过所述半导体器件的隔离区域并电连接到所述第一偏置焊盘。
示例13是一种半导体器件，包括：掩埋氧化物层，位于衬底上方；半导体材料层，位于所述掩埋氧化物层上方；晶体管，具有位于所述半导体材料层中的源极阱和漏极阱；第一偏置焊盘，位于所述源极阱和所述衬底之间的所述掩埋氧化物层内；第二偏置焊盘，位于所述漏极阱和所述衬底之间的所述掩埋氧化物层内；第一深沟槽隔离结构(DTI)环，其中，所述第一偏置焊盘在所述掩埋氧化物层内被所述第一DTI环围绕；以及第二DTI环，在所述掩埋氧化物层内围绕所述第二偏置焊盘，所述第一DTI环和所述第二DTI环共享中央DTI区段。
示例14是示例13所述的半导体器件，具有第一电压源和第二电压源，其中，所述第一偏置焊盘电连接到所述第一电压源，并且所述第二偏置焊盘电连接到所述第二电压源，其中，所述第一电压源和所述第二电压源具有不同的电压。
示例15是示例13所述的半导体器件，其中，所述晶体管位于所述中央DTI段与层间电介质(ILD)材料之间。
示例16是一种制造半导体器件的方法，包括：用电介质材料围绕第一偏置焊盘；向所述第一偏置焊盘上方的半导体材料层添加掺杂剂；在所述半导体材料层的顶表面上方沉积栅极电介质材料和栅极电极材料；蚀刻所述栅极电介质材料和所述栅极电极材料，以隔离所述半导体材料层上方的第一栅极电极；在所述第一栅极电极和所述半导体材料层上方沉积层间电介质(ILD)材料；蚀刻至少一个偏置接触件开口，该至少一个偏置接触件开口向下到达所述第一偏置焊盘；用偏置接触件材料填充所述至少一个偏置接触件开口；以及将至少一个偏置接触件电连接到所述半导体器件的互连结构。
示例17是示例16所述的方法，其中，用电介质材料围绕所述第一偏置焊盘还包括：在衬底上方沉积第一氧化物层；在所述第一氧化物层上方沉积偏置焊盘材料层；在所述偏置焊盘材料层上沉积第二氧化物层；以及通过以下操作将所述第一偏置焊盘与所述偏置焊盘材料层的其余部分隔离：穿过所述第二氧化物层和所述偏置焊盘材料层蚀刻深沟槽隔离结构开口，以及用电介质材料填充所述深沟槽隔离结构开口，其中，深沟槽隔离结构围绕所述半导体材料层的一部分延伸。
示例18是示例16所述的方法，其中，向所述半导体材料层添加掺杂剂还包括：向晶体管的源极阱和漏极阱添加掺杂剂；蚀刻衬底接触件开口，所述衬底接触件开口从第一ILD材料向下到达所述衬底；以及用导电材料填充所述衬底接触件开口。
示例19是示例16所述的方法，其中，蚀刻所述栅极电介质材料和所述栅极电极材料还包括隔离所述半导体材料层上方的第二栅极电极，并且所述方法还包括用电介质材料围绕第二偏置焊盘，所述第二偏置焊盘位于所述第二栅极电极下方。
示例20是示例19所述的方法，其中，所述第一偏置焊盘具有第一偏置焊盘厚度，并且所述第二偏置焊盘具有第二偏置焊盘厚度，并且所述方法还包括：将所述第一偏置焊盘厚度修改为不同于所述第二偏置焊盘厚度。

Claims (10)

1.一种半导体器件，包括：
掩埋氧化物层，位于衬底上方；
半导体材料层，位于所述掩埋氧化物层上方，该半导体材料层包括多个掺杂区域；
晶体管，其中，所述晶体管包括栅极电极和所述多个掺杂区域；
隔离区域，位于所述半导体材料层中；
层间电介质ILD材料，位于所述半导体材料层和所述栅极电极上方；
第一偏置接触件，延伸穿过所述ILD材料和所述隔离区域到达所述掩埋氧化物层；以及
互连结构，通过所述第一偏置接触件电连接到所述掩埋氧化物层。
2.根据权利要求1所述的半导体器件，还包括：第一偏置焊盘，位于所述掩埋氧化物层中，其中，所述第一偏置焊盘包括导电材料。
3.根据权利要求2所述的半导体器件，还包括：第二偏置焊盘，位于所述掩埋氧化物层内，其中，所述第二偏置焊盘在第二晶体管和所述衬底之间，所述第二偏置焊盘在所述掩埋氧化物层内通过深沟槽隔离结构DTI与所述第一偏置焊盘电隔离，其中，所述第二偏置焊盘通过第二偏置接触件电连接到所述半导体器件的互连结构。
4.根据权利要求3所述的半导体器件，其中，在所述半导体材料层中，所述第一偏置接触件和所述第二偏置接触件各自通过所述半导体材料层中的隔离结构与所述半导体材料层分开。
5.根据权利要求2所述的半导体器件，其中，所述第一偏置焊盘通过所述互连结构电连接到电压源。
6.根据权利要求1所述的半导体器件，其中，所述第一偏置接触件通过隔离结构与所述半导体材料层隔离，所述隔离结构延伸穿过所述半导体材料层。
7.根据权利要求1所述的半导体器件，还包括：第二晶体管、位于所述第二晶体管下方的偏置焊盘、以及电连接到所述第二偏置焊盘的第二偏置接触件，其中，所述第一偏置焊盘具有第一偏置焊盘厚度，并且所述第二偏置焊盘具有比所述第一偏置焊盘厚度更小的第二偏置焊盘厚度。
8.根据权利要求1所述的半导体器件，还包括：第二偏置接触件，延伸穿过所述ILD材料、所述半导体材料层和所述掩埋氧化物层到达所述衬底，并且电连接到所述ILD材料上方的所述半导体器件的互连结构。
9.一种半导体器件，包括：
掩埋氧化物层，位于衬底上方；
半导体材料层，位于所述掩埋氧化物层上方；
晶体管，具有位于所述半导体材料层中的源极阱和漏极阱；
第一偏置焊盘，位于所述源极阱和所述衬底之间的所述掩埋氧化物层内；
第二偏置焊盘，位于所述漏极阱和所述衬底之间的所述掩埋氧化物层内；
第一深沟槽隔离结构DTI环，其中，所述第一偏置焊盘在所述掩埋氧化物层内被所述第一DTI环围绕；以及
第二DTI环，在所述掩埋氧化物层内围绕所述第二偏置焊盘，所述第一DTI环和所述第二DTI环共享中央DTI区段。
10.一种制造半导体器件的方法，包括：
用电介质材料围绕第一偏置焊盘；
向所述第一偏置焊盘上方的半导体材料层添加掺杂剂；
在所述半导体材料层的顶表面上方沉积栅极电介质材料和栅极电极材料；
蚀刻所述栅极电介质材料和所述栅极电极材料，以隔离所述半导体材料层上方的第一栅极电极；
在所述第一栅极电极和所述半导体材料层上方沉积层间电介质ILD材料；
蚀刻至少一个偏置接触件开口，该至少一个偏置接触件开口向下到达所述第一偏置焊盘；
用偏置接触件材料填充所述至少一个偏置接触件开口；以及
将至少一个偏置接触件电连接到所述半导体器件的互连结构。
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