JP2022014917A - 埋込バイアスパッドを有する半導体デバイス - Google Patents

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Abstract

Figure 2022014917000001
【課題】破壊電圧の最大値が異なる基板電圧に現れるＰＭＯＳ及びＮＭＯＳの二種類のトランジスタを有する、集積回路全体の集積回路の全体破壊電圧性能を向上させる半導体デバイス及びその製造方法を提供する。
【解決手段】集積回路２００は、埋込酸化物層内に位置するバイアスパッド２０８Ｂ、２０８Ｃを含む。分離領域２２７Ａ、２２７Ｂ内のＩＬＤ材料を延伸して貫通する一つ又は複数のバイアス接触部材２１８Ｂ、２１８Ｃは、それぞれバイアスパッド２０８Ｂ、２０８Ｃに電気的に接続されている。分離構造は、一つまたは複数のバイアス接触部材２１８Ｂ、２１８Ｃを半導体材料層内のトランジスタのドーピング領域から絶縁する。バイアス接触部材２１８Ｂ，２１８Ｃは、集積回路の相互接続構造に電気的に接続され電圧源をバイアスパッド２０８Ｂ、２０８Ｃに接続するように配置される。
【選択図】図２

Description

本開示は、埋込バイアスパッドを有する半導体デバイスに関する。
集積回路の破壊電圧は、基板と集積回路のトランジスタとの間の埋め込み酸化物層の厚さに関係する。集積回路のトランジスタの破壊電圧を増加させることは集積回路の動作電圧ウィンドウを増加させ、かつ集積回路の機能耐用年数を延長する。
本開示の一実施例によれば、基板の上方に位置する埋め込み酸化物層と、前記埋め込み酸化物層の上方に位置し、複数のドープ領域を含む半導体材料層と、ゲート電極及び前記複数のドープ領域を含むトランジスタと、前記半導体材料層に位置する分離領域と、前記半導体材料層及び前記ゲート電極の上方に位置する層間誘電体（ＩＬＤ）材料と、前記ＩＬＤ材料及び前記分離領域を延伸して貫通し、前記埋め込み酸化物層に達する第１バイアス接触部材と、前記第１バイアス接触部材を介して前記埋め込み酸化物層に電気的に接続される相互接続構造と、を備える半導体デバイスを提供している。
本開示の他の実施例によれば、基板の上方に位置する埋め込み酸化物層と、前記埋め込み酸化物層の上方に位置する半導体材料層と、前記半導体材料層に位置するソースウェル及びドレインウェルを有するトランジスタと、前記ソースウェルと前記基板との間の前記埋め込み酸化物層内に位置する第１バイアスパッドと、前記ドレインウェルと前記基板との間の前記埋め込み酸化物層内に位置する第２バイアスパッドと、第１ディープトレンチ分離構造（ＤＴＩ）リングであって、前記第１バイアスパッドは、前記埋め込み酸化物層内で前記第１ＤＴＩリングに囲まれる第１ディープトレンチ分離構造ＤＴＩリングと、第２ＤＴＩリングであって、前記埋め込み酸化物層内で前記第２バイアスパッドを取り囲み、前記第１ＤＴＩリングと前記第２ＤＴＩリングは、中央ＤＴＩセグメントを共有する第２ＤＴＩリングと、を備える半導体デバイスを提供している。
本開示の他の実施例によれば、誘電体材料で第１バイアスパッドを取り囲むことと、前記第１バイアスパッドの上方の半導体材料層にドーパントを添加することと、前記半導体材料層の上面の上方にゲート誘電体材料及びゲート電極材料を堆積することと、前記半導体材料層の上方の第１ゲート電極を分離するように、前記ゲート誘電体材料及び前記ゲート電極材料をエッチングすることと、前記第１ゲート電極と前記半導体材料層の上方に層間誘電体ＩＬＤ材料を堆積することと、下向きに前記第１バイアスパッドに達する少なくとも一つのバイアス接触部材開口をエッチングすることと、バイアス接触部材材料で前記少なくとも一つのバイアス接触部材開口を充填することと、少なくとも一つのバイアス接触部材を前記半導体デバイスの相互接続構造に電気的に接続することと、を含む半導体デバイスの製造方法を提供している。
いくつかの実施例に係る基板電圧に応じた集積回路の破壊電圧を示すグラフである。 いくつかの実施例に係る集積回路の製造方法のフローチャートである。 いくつかの実施例に係る集積回路の断面図である。 いくつかの実施例に係る集積回路の断面図である。 いくつかの実施例に係る集積回路の断面図である。 いくつかの実施例に係る集積回路の断面図である。 いくつかの実施例に係る集積回路の上面図である。 いくつかの実施例に係る集積回路の断面図である。 いくつかの実施例に係る集積回路の上面図である。 いくつかの実施例に係る集積回路の断面図である。 いくつかの実施例に係る集積回路の上面図である。 いくつかの実施例に係る集積回路の断面図である。 いくつかの実施例に係る集積回路の断面図である。 いくつかの実施例に係る集積回路の断面図である。 いくつかの実施例に係る製造工程中の集積回路の断面図である。 いくつかの実施例に係る製造工程中の集積回路の断面図である。 いくつかの実施例に係る製造工程中の集積回路の断面図である。 いくつかの実施例に係る製造工程中の集積回路の断面図である。 いくつかの実施例に係る製造工程中の集積回路の断面図である。 いくつかの実施例に係る製造工程中の集積回路の断面図である。 いくつかの実施例に係る製造工程中の集積回路の断面図である。 いくつかの実施例に係る製造工程中の集積回路の断面図である。 いくつかの実施例に係る製造工程中の集積回路の断面図である。 いくつかの実施例に係る製造工程中の集積回路の断面図である。 いくつかの実施例に係る製造工程中の集積回路の断面図である。 いくつかの実施例に係る製造工程中の集積回路の断面図である。
以下の開示内容は提供される主題の異なる特徴を実現するための多くの異なる実施例又は例を提供する。以下、部品、値、動作、材料、配置等の具体例を説明し、本開示を簡単にする。当然のことながら、これらは例示に過ぎず限定的ではない。その他の構成要素、値、動作、材料、配置等は可能である。例えば、以下の説明において、第２特徴の上方又は上に第１特徴を形成することは直接接触する方式で第１特徴及び第２特徴を形成する実施例を含むことができ、かつさらに第１特徴と第２特徴との間に付加的な特徴を形成することにより第１特徴と第２特徴が直接接触しない実施例を含むことができる。また、本開示は様々な例において数字及び／又はアルファベットを繰り返し参照することができる。該繰り返しは簡単かつ明瞭な目的であり、かつ自体が議論された様々な実施例及び／又は配置の間の関係を示すものではない。
また、本明細書において空間関連用語（例えば“下方”、“下”、“低い”、“以上”、“上部”等）を使用することができ、図に示された一つの要素又は特徴が他の（複数）要素又は特徴に対する関係を説明しやすい。これらの空間関連用語はデバイスが使用又は操作において図に示された向き以外の異なる向きをカバーすることを意図する。装置は他の方式で指向する（９０度回転するか又は他の向きにする）ことができ、かつ本明細書で使用される空間相対記述子は同様に対応して解釈することができる。
トランジスタの下方の基板中の過渡電圧又は制御されない電圧はトランジスタのスイッチング速度に影響を与え、かつノイズを集積回路が生成した信号に導入する。いくつかの集積回路において、トランジスタのスイッチング速度はさらに回路構造の影響を受け、該回路構造は基板の電圧に調整してトランジスタの下方の基板中の過渡的又は制御されない電圧変化を防止する。本開示のいくつかの実施例において、バイアスパッド（ｂｉａｓｐａｄ）を用いて電圧を調整し、該バイアスパッドは、集積回路のトランジスタと集積回路の基板との間の埋め込み酸化物層に埋め込まれる。バイアスパッド材料層（例えば、半導体材料層、金属層又は導電性材料）を以下の項目に一致する領域に分割することによりバイアスパッドを形成する：集積回路におけるトランジスタの横方向サイズ、集積回路におけるトランジスタのウェル、又は集積回路の複数のトランジスタ又は他の回路素子を有するセル領域。バイアスパッドは、集積回路の相互接続構造に電気的に接続されている。いくつかの実施例において、バイアスパッドは集積回路の基準電圧（Ｖｓｓ）に電気的に接続される。いくつかの実施例において、バイアスパッドは基準電圧と接地との間の値を有する電圧に電気的に接続される。バイアスパッドは、バイアス接触部材を介して集積回路の相互接続構造に接続されている。バイアス接触部材は半導体材料層（トランジスタのソース及びドレイン領域に用いられるドープウェルを有する）を延伸して貫通し、かつ埋め込み酸化物層の一部を貫通し、バイアスパッドまで達する。バイアス接触部材はバイアスパッドに電圧を伝送するか又は印加し、それによりバイアスパッドの上方のトランジスタに特徴化電気環境を生成するか又は印加する。いくつかの実施例において、印加された電圧は固定電圧である。いくつかの実施例において、バイアスパッドはグランドに電気的に接続される。いくつかの実施例において、基板とバイアスパッドの両方は印加された電圧を受信し、本明細書に記載のように、特徴化電気環境をバイアスパッドの上方のトランジスタに印加する。バイアス接触部材、バイアスパッド及びバイアス接触部材及びバイアスパッドの製造方法は以下の通りである。
図１Ａは、いくつかの実施例に係る基板電圧に応じた集積回路の破壊電圧を示すグラフ１００である。グラフ１００において、Ｎ型ドープ結晶トランジスタの破壊電圧傾向線１０４とＰ型不純物ドープ結晶トランジスタの破壊電圧傾向線１０２との比較を描画する。グラフ１００の水平軸に沿って基板に印加された電圧を描画し、水平軸の左側が低い値でありかつ右側が高い電圧値である。グラフ１００のＹ軸又は垂直軸にトランジスタ及び集積回路の破壊電圧を描画し、低い破壊電圧は垂直軸の底部にあり、かつ高い破壊電圧は軸の頂部にある。グラフ１００において、破壊電圧傾向線上の最高点は、二種類のトランジスタ（例えば、Ｐ型又はＰＭＯＳ及びＮ型又はＮＭＯＳ）のそれぞれの破壊電圧の最大値が異なる基板電圧に現れることを示す。集積回路全体の集積回路の全体破壊電圧性能を向上させるために、本開示は構造を説明し、該構造は埋め込み酸化物層内に位置する各バイアスパッドを含み、これらのバイアスパッドに対して、バイアス電圧（例えば、印加された電圧、図１Ａにおける基板電圧に類似する）は個体トランジスタに応じて調整される。いくつかの実施例において、複数のバイアスパッドはトランジスタの異なる側の下方の埋め込み酸化物層に位置し、それによりトランジスタ構造におけるＮウェル又はＰウェルの異なるバイアス破壊値にそれぞれ適応する。
図１Ｂは、いくつかの実施例に係る集積回路の製造方法１４０のフローチャートである。方法１４０は操作１４２を含み、ここで、集積回路の基板の上方に第１酸化物層を堆積する。操作１４２の実行は図１１Ａにおける第１酸化物層１１０６の堆積に対応し、以下のとおりである。いくつかの実施例において、基板は半導体材料（例えば、シリコン、ドープされたシリコン、ＧａＡｓ、又は他の半導体材料）である。いくつかの実施例において、基板はＰドープ基板である。いくつかの実施例において、基板はＮドープ基板である。いくつかの実施例において、基板は半導体材料ではない剛性結晶材料（例えば、ダイヤモンド、サファイア、酸化アルミニウム（Ａｌ２Ｏ３）など）であり、集積回路は該材料に製造される。いくつかの実施例において、基板はトランジスタのウェル又は集積回路の他の素子との間にリーク電流を受ける。これらの実施例において、半導体材料の上方に絶縁層（例えば、埋め込み酸化物層）を堆積することにより、基板と集積回路のトランジスタとを電気的に分離させる。基板の上方に埋め込み酸化物層を製造することによりリーク電流を減少させ、回路動作期間、及び集積回路のアイドル期間中の集積回路の消費電力を低減する。いくつかの集積回路において、埋め込み酸化物層は基板の上面の上方の単層絶縁材料である。本開示において、埋め込み酸化物層は単独の絶縁材料堆積ステップで堆積された少なくとも二層の絶縁材料を含む。二つの単独の絶縁材料堆積ステップで埋め込み酸化物層を堆積することにより、導電性材料（例えば、バイアスパッド材料）層は第１酸化物層の上方に堆積されかつ第２酸化物層の下方に位置する（以下、操作１５０を参照）。第１酸化物層はバイアスパッド材料（又は製造後のバイアスパッド、以下の操作１５８を参照し、分離構造を製造する）は基板及び集積回路の他のアセンブリと電気的に分離される。
いくつかの実施例によれば、第１酸化物層は二酸化ケイ素（ＳｉＯ２）層である。いくつかの実施例において、第１酸化物層は基板上方の無機窒化物層（例えば、窒化ケイ素（ＳｉｘＮｙ）など）である。いくつかの実施例において、第１酸化物層は基板の上面の上方に堆積される。いくつかの実施例において、第１酸化物層は例えばアルゴン（Ａｒ）、シラン（ＳｉＨ４）、及び酸素（Ｏ２）又は水（Ｈ２Ｏ）の組み合わせにより、化学気相堆積（ＣＶＤ）により基板の上面の上方に堆積される。ＣＶＤ成膜された酸化物は、意図的にＣＶＤ堆積の酸化物を形成するためのドーパント反応ガス混合物に含まない限り、ドーパントを含まない。いくつかの実施例において、例えば急速熱処理（ＲＴＰ）により基板の上面から第１酸化物層を成長させる。いくつかの実施例において、第１酸化物層のＲＴＰ成長は３００摂氏度（℃）より大きい温度で、アルゴン、酸素又は水蒸気のうちの一種又は複数種を含む雰囲気中で半導体材料を処理する基板を含む。ＲＴＰによる酸化物成長により緻密で均一な酸化物層を形成し、それにより基板とバイアスパッド及び集積回路を電気的に分離させる。ＲＴＰが成長した酸化物層は基板の上面に近い上部領域に存在するドーパントを含み、これは基板材料（半導体材料、例えば、シリコン、ドープされたシリコン、ＧａＡｓ等）がＲＴＰ成長の酸化物に結合されるためである。いくつかの実施例において、液体材料を堆積し硬化させることにより酸化物（例えば、スピンオングラス（ＳＯＧ）、ＢＰＳＧ（ホウ素リンスピンオングラス）、又はＦＳＧ（フッ化石英ガラス））を形成することにより集積回路の上面に第１酸化物層を形成する。
いくつかの実施例において、第１酸化物層の厚さは約５０オングストローム（Å）から約５０ナノメートル（ｎｍ）の範囲内にあるが、他の厚さも本開示の範囲内にある。いくつかの半導体材料層に酸化物を成長させるか又は堆積する方法に基づいて、厚さが約５０オングストロームより小さい第１酸化物層は十分な電気絶縁能力又は被覆を提供することができない。薄い第１の酸化物層の不完全な被覆は、基板へのリーク電流を引き起こす。絶縁体材料を堆積（例えば化学気相堆積、物理気相堆積（ＰＶＤ）等の形式により）良好なカバレッジ及び良好な絶縁特性を有する基板に堆積することにより、約５０ｎｍの膜厚さを有する第１酸化物層を取得することにより、トランジスタトラップから基板内への漏れ電流を低減し及び／又は除去する。
方法１４０は、選択可能な操作１４４を含み、ここで、第１酸化物層の一部が修正（ｍｏｄｉｆｙ）され、それにより操作１４２が完了した時の第１酸化物層の厚さよりも小さい厚さを有する。操作１４２の実行は、上述したように、操作１４０に堆積された第１酸化物層１１０６の薄化に対応する。いくつかの実施例において、操作１４２の実行は例えば第１トランジスタ１１０３Ａで実行され、第２トランジスタ１１０３Ｂで実行されず、逆も同様である。方法１４０のいくつかの実施例において、製造プロセス中にトランジスタに印加された電気環境は集積回路全体又は半導体基板（又は半導体ウェハ）で均一（ｈｏｍｏｇｅｎｅｏｕｓ）であり、これらの実施例は選択可能な操作１４４を省略し、第１酸化物層、バイアスパッド、及びバイアスパッドの頂部上方の第２酸化物層（以下）の厚さは集積回路全体又は半導体基板において類似するためである。方法１４０のいくつかの実施例において、トランジスタに印加された電気環境は集積回路全体又は半導体基板上で不均一（ｈｅｔｇｅｎｅｏｕｓ）であり、これらの実施例は一つ又は複数の膜厚さの修正操作を含み、例えば以下の操作１４４、操作１４８、及び／又は操作１５２である。いくつかの実施例によれば、第１酸化物層の厚さは選択可能な操作１４４の後に１００オングストローム以上であり、それにより電圧をバイアスパッド及びバイアスパッドの下方の基板に印加する時に第１酸化物層を破壊することを回避する。いくつかの実施例において、基板とバイアスパッドに逆符号を有する電圧を印加し（例えば、バイアスパッドに対して正であり、かつ基板に対して負である）、これにより第１酸化物層が薄すぎると第１酸化物層を破壊する。
いくつかの実施例において、第１酸化物は集積回路のセル内のトランジスタ全体の下方に薄化され、同一セル内の他のトランジスタの下方に第１酸化物の厚さを変更しない。いくつかの実施例において、第１酸化物はトランジスタの一つのウェルの下方に薄化され、トランジスタの異なるウェルの下方の第１酸化物は第１酸化物の厚さを修正しない。いくつかの実施例において、第１酸化物層の薄化部分及び第１酸化物層の未修正部分はトランジスタの下方で交差し、かつ分離構造を形成することにより分離される。
方法１４０は操作１４６を含み、ここで、第１酸化物層の上方にバイアスパッド材料層を堆積する。操作１４６の実行はバイアスパッド材料層１１０８の堆積に対応し、以下の図１１Ａに示すとおりである。前記のように、バイアスパッド材料層は導電性材料を含む。いくつかの実施例において、導電性材料は金属膜である。いくつかの実施例において、金属膜はタングステン、コバルト、チタン、タンタル、ニッケル、又はその合金などを含む。いくつかの実施例によれば、パッド材料層をバイアスするための金属膜はバイアスパッドから半導体材料層及び埋め込み酸化物層の上部を貫通するバイアス接触部材を形成する同じ材料である。いくつかの実施例によれば、バイアスパッド材料層は半導体材料である。いくつかの実施例において、半導体材料は多結晶シリコンである。いくつかの実施例において、半導体材料はＩＩＩ－Ｖ型半導体材料であり、例えば、ガリウム砒素（ＧａＡｓ）などである。
方法１４０のいくつかの実施例において、バイアスパッド材料層は金属膜であり、これらの実施例において例えば第１酸化物層の上面の上方にターゲット（ｔａｒｇｅｔ）から材料層をスパッタリングすることにより金属膜を堆積する。そのうちバイアスパッド材料層は半導体材料の方法１４０の実施例であり、例えば原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）等により半導体材料を堆積する。いくつかの実施例によれば、バイアスパッド材料は純粋な（アンドープの）半導体材料である。いくつかの実施例によれば、バイアスパッド材料は堆積期間にドープされる。いくつかの実施例によれば、バイアスパッド材料はこのような半導体材料である：半導体材料層に金属原子を堆積しかつアニールすることにより金属とシリコン（又は他の半導体材料）原子を互いに拡散させ、該半導体材料に金属シラン層を成長させる。いくつかの実施例によれば、金属シラン層はバイアスパッド全体でバイアスパッドに印加された電圧を伝送することができ、したがってバイアスパッドのドーピングされていないか又は僅かにドープされた半導体材料よりも早くトランジスタの下方に所望の電気的環境を生成する。
いくつかの実施例によれば、バイアスパッド材料層の厚さは約１０ｎｍ～約１００ｎｍの範囲内にあるが、他の厚さも本開示の範囲内にある。厚さが約１０ｎｍより小さいバイアスパッド材料は第１酸化物層の上方に完全に被覆されず、それによりトランジスタウェルを有する半導体材料層の下方に不均一な電界を生成する。厚みが約１００ｎｍより大きいバイアスパッド材料層は、半導体材料層に電界を印加する上で増加のメリットが与えられていない。しかしながら、バイアスパッド材料層の厚さが増加する（例えば、１００ｎｍより大きい）に連れて、バイアスパッド材料層を延伸して貫通する分離構造の充填がより困難になり、かつ分離構造材料に空隙又は隙間が発生する場合がある。
方法１４０は選択可能な操作１４８を含み、ここで、バイアス層材料の一部が修正される。選択可能な操作１４８の実行はバイアスパッド材料層１１０８の厚さを調整し、以下の図１１Ａに示すとおりである。いくつかの実施例において、選択可能な操作１４８の実行により一つのトランジスタ（例えば、第１トランジスタ１１０３Ａ又は第２トランジスタ１１０３Ｂ、図１１Ｂに示す）のバイアスパッド材料を薄化する。いくつかの実施例において、選択可能な操作１４８の実行により複数の隣接するトランジスタ（例えば、第１トランジスタ１１０３Ａ及び第２トランジスタ１１０３Ｂの両方、例えば以下の図１１Ｂに示すとおりである）のバイアスパッド材料を薄化する。いくつかの実施例において、該修正はバイアスパッド材料層の一部の厚さを減少させるためである。いくつかの実施例において、該修正は第２酸化物層を堆積する前に、バイアスパッド材料層から分離バイアスパッドを形成するためである（以下、操作１５０を参照）。いくつかの実施例において、該修正はバイアスパッド材料層の一部の厚さを減少させかつバイアスパッド材料層から分離バイアスパッドの両方を形成することを含む。
本開示のいくつかの実施例において、埋め込み酸化物の一部の厚さを減少させることではなく、バイアス層の厚さを変更することにより、トランジスタのウェルの下方の電気特性を修正する。いくつかの実施例によれば、バイアスパッド材料層の上面の上方にパターン化材料層を印加しパターンをパターン化材料層に転写することにより、バイアスパッド材料層の厚さを修正する。いくつかの実施例によれば、パターン化材料層はフォトレジスト層である。いくつかの実施例によれば、パターン化材料は電子ビーム又は極紫外線（ＥＵＶ）リソグラフィを用いてパターン化することができる。いくつかの実施例において、パターン化材料層に印加されるパターンはパターン化材料層における開口に対応するパターンを含み、該開口はバイアスパッド材料層が薄化される位置に対応する。
エッチングにより、バイアスパッド材料層を薄くする。いくつかの実施例において、ドライエッチング又はプラズマエッチングプロセスを実行することによりバイアスパッド材料の露出部分を異方的に除去し、バイアスパッド材料の被覆部分が修正されないように保持することにより、バイアスパッド材料層を薄化する。金属又は金属含有のバイアスパッド材料を除去するように構成されたドライエッチング又はプラズマエッチングプロセスはハロゲン化反応物、例えば、塩酸（ＨＣｌ）、フッ化水素酸（ＨＦ）、臭化水素（ＨＢｒ）、塩素（Ｃｌ２）、フッ素（Ｆ２）等を含む。
異方性のドライエッチング又はプラズマエッチングプロセスは等方性エッチングプロセスより垂直な輪郭を有し、それによりパターン化材料層の下方のバイアスパッド材料のサイズを保留し、かつパターン化材料層のアンダーカット（ｕｎｄｅｒｃｕｔ）を回避する。アンダーカットは製造プロセスの間に集積回路内の大量の空隙を引き起こす。いくつかの実施例において、アンダーカットが十分に明らかになり、バイアスパッドとバイアスパッドへのバイアス接触部材との間の電気的接続に影響を与える。
いくつかの実施例において、ウェットエッチング剤を使用してバイアスパッド材料層を薄化する。いくつかの実施例によれば、ウェットエッチング剤は薄化プロセスにおいてより大きな除去均一性を提供する。いくつかの実施例において、パターン化材料層における開口のサイズを修正（縮小）することにより開口をより小さくすることにより、バイアスパッド材料層の薄化期間におけるパターン化材料層のアンダーカットを補償する。いくつかの実施例において、ウェットエッチングの薄化プロセスの間に等方性エッチングによりパターン化材料層のアンダーカットを意図的に結合することにより、薄化されたバイアスパッド、又はバイアスパッド材料層中の溝の所望の寸法（例えば、バイアスパッド材料層により分離構造を形成する前）を実現する。
いくつかの実施例において、ウェットエッチング剤はパターン材料層中の大きな開口又は大きな薄化領域に用いられ、ウェットエッチング剤はパターン化材料層の頂面に薄化プロセスの残留物を残すことがより困難である。バイアスパッド材料層が金属又は金属を含む材料の実施例において、ウェットエッチングにより金属残留物が集積回路を汚染する可能性を低減する。
該方法のいくつかの実施例において、該修正は第２酸化物層を堆積する前に、バイアスパッド材料層から分離バイアスパッドを形成するためである（以下、操作１５０を参照）。バイアスパッド材料層を各バイアスパッドに分離することにより集積回路設計配置分離構造が破損しやすい回路素子に近接する時に回路アセンブリ（例えば、以下の図１０の集積回路１０００におけるトランジスタ）を破損することを回避し、又は集積回路の各バイアスパッドの間の分離特性を部分的に又は完全にマスクするか又は遮断する。集積回路１０００において、ディープトレンチ分離構造（ＤＴＩ）１０２２Ａ及びＤＴＩ１０２２Ｃはトランジスタ（又はウェル１０１２Ａ、１０１２Ｂ及び１０１２Ｃ）と分離され、かつ半導体材料層１０１２及び第２酸化物層１０１０を延伸して貫通し第１酸化物層１００６に達する。しかしながら、ＤＴＩ１０２２Ｂはゲート電極Ｇの直下に位置し、かつ第２酸化物層１０１０から第１酸化物層１００６まで延伸する。トランジスタ領域内の半導体材料層１０１２を破壊しない場合にＤＴＩ１０２２Ｂを形成する可能性がないため、第２酸化物層（以下の操作１５０を参照）を堆積するか又は半導体材料層（以下の操作１５４を参照する）を堆積する前に、バイアスパッド材料層を各パッドに分割する。
方法１４０は操作１５０を含み、バイアス層材料の上方に第２酸化物層を堆積する。操作１５０の実行は第２酸化物層１１１０の堆積に対応し、以下の図１１Ａに示すとおりである。バイアスパッド材料の上方に、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）等の化学気相成長（ＣＶＤ）プロセスにより、第２の酸化物層を堆積する。バイアスパッド材料層は常に半導体材料ではないため、第２酸化物層が成長せず、第１酸化物層が成長しない場合もある。第２酸化物層の厚さは約１０ｎｍ～約１００ｎｍの範囲内にあるが、他の厚さも本開示の範囲内にある。第２酸化物層は埋め込み酸化物層であり、集積回路を含むトランジスタのウェルの半導体材料層と直接接触する（以下の操作１５４を参照）。第２酸化物層が十分に厚いことにより、バイアス板とトランジスタのウェルとの間の電位保護トランジスタのウェル及びトランジスタのチャネル領域が基板中の過渡状態又は制御されない電圧の影響を受けず、同時にキャリア移動を抑制しないか又は第２酸化物層の破壊を引き起こさない。約１０ｎｍより小さい第２酸化物層の厚さが破壊されやすく、約１００ｎｍより大きい厚さは第２酸化物層を延伸して貫通するＤＴＩを充填して延伸するという問題、及び下面の操作１６４に形成されたバイアス接触部材及び基板接触部材の開口を充填するという問題を引き起こす可能性がある。
いくつかの実施例によれば、方法１４０は選択可能な操作１５２を含み、そのうち、第２酸化物層の厚さが修正される。選択可能な操作１５２の実行は以下のような操作１５４において半導体材料層１１１２を堆積する前に、第２酸化物層（第２酸化物層１１１０を参照する）の厚さを減少させることに対応し、以下の図１１Ａに示すとおりである。いくつかの実施例において、第２酸化物層は平坦でない上面を有し、バイアスパッド材料層及び／又は第１酸化物層の厚さに対する修正は第２酸化物層に移行されるためである。いくつかの実施例において、選択可能な操作１５２において化学機械研磨（ＣＭＰ）ステップを実行することにより、第２酸化物層の上面が平らになる（かつ第２酸化物層の第１酸化物又はバイアスパッド材料層の上方に位置する“厚さ”部分の上方の一部の領域をさらに薄くする）。第２酸化物層の平坦でない頂面が集積回路を有するウェルの半導体材料層の平坦でない上面にさらに平行移動する場合、選択可能な操作１５２を実行する。半導体材料層の平坦でない表面により不均一な切り替え速度又は予測不可能なチャネル長さをもたらす可能性があり、半導体材料層の上面が均一で平坦ではなく、以下の層によりテクスチャ化されるためである。
方法１４０は操作１５４を含み、ここで、第２酸化物層の上方に半導体材料層を堆積する。操作１５４の実行は半導体材料層（例えば、半導体材料層１１１２）の堆積に対応し、以下の図１１Ａ等に示すとおりである。いくつかの実施例において、半導体材料層は例えば純粋なシリコン、ドープシリコン、シリコンゲルマニウム（ＳｉＧｅ）、又はＩＩＩ－Ｖ型半導体、例えばガリウム砒素（ＧａＡｓ）を含む。いくつかの実施例において、例えばシランガスを使用し、半導体材料の原子層堆積又は化学気相堆積（ＣＶＤ）により半導体材料層を堆積する。いくつかの実施例において、シリコン層を堆積することにより半導体層を形成し、その後ドーパントに富む半導体材料を堆積し、かつ膜を熱処理してドーパント及びシリコンを互いに拡散させて集積回路の上面にドーパントに富む領域を形成することにより、トランジスタのソース、ドレイン及びチャネルに用いられる。
いくつかの実施例によれば、方法１４０は操作１５６を含み、ここで、ドーパントを半導体材料層に添加する。いくつかの実施例において、ドーパントを半導体材料層に添加して集積回路のトランジスタのチャネルに用いられるＮウェル、Ｐウェル及びドリフト領域を形成する。非限定的な例では、ドーパントを第１トランジスタ１１０３Ａ中のＮウェル（例えば、Ｎウェル１１１２Ｃ）に添加し、又は第２トランジスタ１１０３Ｂ中のＮウェル１１１２Ｄに添加する。非限定的な例において、ドーパントを第１トランジスタ１１０３Ａ中のＰウェル（例えば、Ｐウェル１１１２Ａ）又は第２トランジスタ１１０３Ｂ中のＰウェル１１１２Ｆに添加する。いくつかの実施例において、例えば以下のプロセスによりドーパントを半導体材料層に添加する：パターン化材料層を印加して半導体材料層のアンドープの部分（例えば、集積回路のソース、ドレイン又はＨＶＮＷ（高圧Ｎウェル）以外の領域）をマスクし、パターンをパターン化材料層に転写して半導体層のドーパントを受け取る部分を露出させ、又、イオン源注入ツールからドーパントを注入する。いくつかの実施例において、パターン化材料層を堆積し、パターンをパターン化材料層に転写し、イオン源注入ツールによりドーパントを添加するステップは半導体材料層中の各ドーピング領域に対して個別に実行される。いくつかの実施例において、いくつかのドープ領域を同じパターン化材料層と共に半導体材料層に添加するが、基板を異なる傾斜又は傾斜度に保持して注入されたドーパントを半導体材料層の露出領域の異なる領域にガイドする。いくつかの実施例において、ドーパントを添加してトランジスタのソース又はドレインのＮウェルを形成する。いくつかの実施例において、ドーパントを添加してトランジスタのドレイン又はソースのＰウェルを形成する。いくつかの実施例において、Ｎ型ドーパントを添加して半導体材料層中のトランジスタウェルの間にＨＶＮＷ（高圧Ｎウェル）を形成する。いくつかの実施例において、低注入エネルギーでドーパントを添加することにより、トランジスタのソース又はトランジスタのドレインの接触部材直下のトランジスタウェルの上面に軽ドープ領域（ＬＤＤ領域）を形成する。トランジスタのウェルの上面のＬＤＤ領域はキャリア密度を増加させ、トランジスタを“オン”又は活性化状態に切り替えるのに必要な電位を低下させ、かつ動作期間にトランジスタを通過する電流（Ｉｏｎ）を低減する。いくつかの実施例において、ドーパントをＰウェル１１１２Ａ中のＬＤＤ領域、例えば、ＬＤＤ領域１１１５Ａに注入し、図１１Ｆに示すとおりである。
方法１４０は操作１５８を含み、ここで、集積回路の分離構造を製造する。以下のように、基板（素子１１０２参照）の上方に堆積されたいくつかの膜により構造を分離するための開口（図１１Ｂの素子１１２１Ａ及び１１２１Ｂを参照する）をエッチングする。いくつかの開口１１２１Ｂは浅い分離構造（図１１Ｃの素子１１２２Ｂ、１１２Ｄを参照する）に用いられ、かついくつかの開口１１２１Ａはディープトレンチ分離構造に用いられる（図１１Ｃの素子１１２０Ａ、１１２０Ｃ、１１２０Ｆを参照）。前記のようなディープトレンチ分離構造（ＤＴＩ）は分離構造であり、それは半導体材料層、第２酸化物層、バイアスパッド材料層を延伸して貫通し、かつ第１酸化物層に入る。いくつかの実施例において、ＤＴＩは第１酸化物層を延伸して貫通しかつ第１酸化物層の下方の基板に入る。いくつかの実施例において、ＤＴＩは集積回路におけるセル境界の位置に対応する。いくつかの実施例において、ＤＴＩは半導体層を取り囲む分離領域（該領域において、バイアス接触部材は半導体材料層を延伸して貫通し、かつ該領域はトランジスタウェルとバイアス接触部材、又は分離領域を延伸して貫通するバイアス接触部材と直接接触する半導体材料を電気的に分離する）の分離壁に対応する。いくつかの実施例において、ＤＴＩは一つのセル中のバイアスパッド（第１電圧を有する）と第２（隣接）セル中のバイアスパッド（第２電圧を有する）を電気的に分離する。いくつかの実施例において、ＤＴＩはセルにおける一つのトランジスタの下方のバイアスパッドを同じセルにおける第２トランジスタの下方の第２バイアスパッドと電気的に分離することにより、各バイアスパッドが同じセルにおける他のバイアスパッドと異なる電圧を有する。いくつかの実施例において、ＤＴＩは単一のトランジスタの下方の複数のバイアスパッドを電気的に分離し、かつＤＴＩは半導体材料層を堆積する前に製造される。
シャロートレンチ分離構造（ＳＴＩ）は半導体材料層の頂部部分に形成され、かつ部分的に（ただし完全ではなく）延伸して半導体材料層を貫通する。集積回路にＳＴＩを使用することにより、導電性材料（例えば、ソース接触部材）とトランジスタのチャネル上方のゲート電極との間の間隔を増加させる。ＳＴＩは、集積回路のセルにおけるＤＴＩと整合している。
以下のプロセスによりＳＴＩ又はＤＴＩを製造する：集積回路製造プロセスの所定の段階で膜スタックの上面の上方にパターン化材料層（フォトレジスト、ＥＵＶレジスト、電子ビームマスク材料）を堆積し、パターンをパターン化材料層に転写し、かつパターン化材料層における開口内に分離構造（ＳＴＩ又はＤＴＩ）を形成する。いくつかの実施例において、ドライエッチング又はプラズマエッチングプロセスを用いて膜をエッチングすることにより膜スタックに分離構造のための開口を形成する。開口が深くなるにつれて、エッチングプラズマの化学的性質はエッチングされた（一種以上の）材料に応じて変化する。いくつかの実施例において、酸化物層を埋め込むための絶縁材料（例えば、シリカ）はフルオロカーボン、例えば、ＣＦ４、トリフルオロメタン（ＣＨＦ３）、ジフルオロメタン（ＣＨ２Ｆ２）及びガス状ＨＦを含む。いくつかの実施例において、エッチングプラズマ中に酸素を含むことにより、エッチングプロセス中に蓄積されたポリマーを除去する。分離及びエッチングの間に、アルゴン等のキャリアガスを使用して化学活性エッチング剤分子の総濃度を調整し、集積回路の表面上のポリマーをバランスさせて分離構造の開口部の輪郭を制御する。分離構造の開口は異方性エッチングプロセス（例えば、高方向性、強いこもりエネルギー又は大加速電圧に関連する）を利用して形成され、それによりストレートな分離構造の側壁を保持し、かつ分離構造充填材料中の空隙又はバッグ（ｐａｃｋｅｔ）の可能性を低減する。
いくつかの実施例において、ＳＴＩを製造する前に、セルでＤＴＩを製造する。いくつかの実施例において、半導体材料層を堆積して半導体材料層にトランジスタウェルを形成した後、ＤＴＩ及びＳＴＩを製造する。いくつかの実施例において、製造プロセスはＳＴＩとＤＴＩを製造する複数回の反復を含み、それによりトランジスタのためのバイアスパッドを生成し、かつバイアスパッドに関連するトランジスタ設計における変化に適応する。
いくつかの実施例によれば、方法１４０は操作１６０を含み、そのうち、半導体材料層の上方にゲート電極を製造する。ゲート電極の非限定的な例は図１１Ｅに示され、ここで、素子１１４Ｇ１及び１１４Ｇ２は集積回路１１００の第１トランジスタ及び第２トランジスタのドリフト領域及びウェルを覆う。操作１６０において、ゲート電極（例えば、図１１Ｅのゲート電極１１４Ｇ１及び１１１４Ｇ２）の一部を製造するために、半導体材料層の上面の上方に薄いゲート酸化物層を堆積することにより、チャネル領域（ゲート酸化層の下方にあり、かつソース電極ウェルとドレインウェルとの間）がゲート電極と電気的に分離される。いくつかの実施例において、ゲート酸化物は二酸化ケイ素層（誘電率κは約３．７～３．９である）である。いくつかの実施例において、ゲート酸化物は二酸化ハフニウム（ＨｆＯ２、誘電率κ＞１２）を含む。いくつかの実施例において、ゲート酸化物は二酸化ハフニウム以外の高ｋ誘電体（κ＞３．９）（例えば、ＺｒＯ２等）である。
いくつかの実施例において、ダミーゲート製造プロセスによりゲート電極を製造し、そのうち、第１層の間の誘電体（ＩＬＤ）材料のブランケット層（ｂｌａｎｋｅｔｌａｙｅｒ）は半導体材料層の上方のゲート酸化物層の上方に堆積され、第１ＩＬＤ材料に開口を形成してゲート酸化物層の一部を露出させ、かつ開口部にダミーゲート材料及び複数のライニング材料を堆積する。ダミーゲート製造プロセスのいくつかの実施例において、トランジスタのソース電極ウェル（ソース領域）及びドレインウェル（ドレイン領域）との接触部材を形成する前に、ダミーゲート材料が除去されかつゲート電極材料で充填される。ダミーゲート製造プロセスのいくつかの実施例において、第１ＩＬＤ材料によりソース及びドレイン接触部材を形成した後、ダミーゲート材料が除去されかつゲート電極材料で充填される。
いくつかの実施例において、ゲート電極材料のブランケット層がゲート酸化物層の上方に堆積され、パターン化材料層がゲート電極材料の上方に堆積され、かつ集積回路におけるトランジスタのチャネル上方のゲート電極の位置に対応する余剰線又は残りの特徴を利用してパターン化を行う。いくつかの実施例において、ゲート電極材料層をエッチングすることにより保護されないゲート電極材料及び保護されないゲート酸化物材料を除去し、かつその中にトランジスタウェル（ソース、ドレイン、ＨＶＮＷ等）を有する半導体材料層を露出させる。いくつかの実施例において、一つ又は複数のスペーサ層はゲート電極のスタック（ゲート電極材料の残りの部分とゲート酸化物の残りの部分）の上方に堆積され、かつエッチバックされてゲート電極材料の残りの部分とゲート酸化物の残りの部分の側部にスペーサ層の残りの部分を残す。
いくつかの実施例において、ゲート電極はフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）の一部であり、かつゲート電極は誘電体材料のフィン（そのうちソースウェル、ドレインウェル及びチャネルを有する）の頂部及び側部に連続的に延伸する。いくつかの実施例において、フィン型電界効果トランジスタは誘電体材料層で製造された複数のフィンを含み、これらのフィンは絶縁材料（例えば、上記ダミーゲート製造プロセスを参照して説明された第１ＩＬＤ）により互いに分離される。いくつかの実施例において、ゲート電極はゲート誘電体層の残りの部分により平坦半導体材料層又は平面半導体材料層と分離された材料線である。
方法１４０は操作１６２を含み、ここで、集積回路のゲート電極及びウェルの上方に層間誘電体（ＩＬＤ）膜が堆積される。集積回路のゲート電極およびウェル上には、ＩＬＤ膜の堆積に対応して、ＩＬＤ膜が堆積される。いくつかの実施例において、ＩＬＤ膜は少なくとも一種の絶縁材料、例えば、シリカ、スピンオンガラス、ホウケイ酸ガラス、又は誘電率κが約４である他の誘電体又は絶縁材料を含む。いくつかの実施例において、ＩＬＤ膜は誘電率κが約２．５より小さい低κ誘電体材料であり、例えば、ＳＩＣＯＨ（登録商標）、Ｂｌａｃｋｄｉａｍｏｎｄ（登録商標）、ＳｉＬＫ（登録商標）などである。いくつかの実施例において、ＩＬＤ膜はＣＶＤプロセスの変形により堆積され、例えば、ＰＥＣＶＤ（プラズマ強化ＣＶＤ）、ＬＰＣＶＤ（低圧ＣＶＤ）、ＬＡＣＶＤ（レーザーアシストＣＶＤ）などである。いくつかの実施例において、以下のプロセスによりＩＬＤ膜を形成する：ウェハ又は基板の頂部の上方に液体材料を堆積し、ウェハ又は基板を回転させて液体材料の膜厚の減少を生成し、液体材料を硬化させることにより例えばＩＬＤ膜内部の架橋、又は液体材料の重合をトリガーし、又は溶媒又は液体成分の蒸発に伴って脱気効果を生成し、固体材料は後に保持してＩＬＤ膜を形成する。
方法１４０は操作１６４を含み、ここで、ＩＬＤにより接触部を製造する。ＩＬＤにより接触部を製造する非限定的な例は図１１Ｇにおいて説明され、ここで、接触部１１１８Ａ－１１１８Ｃは下向きにバイアスパッド１１０８Ａ－１１０８Ｃに製造され、ドレイン接触部１１１６Ｄ１は下向きにドレインウェル１１１２Ａに製造され、ソース接触部１１１６Ｓ１は下向きにＮウェル１１１２Ｃに製造され、及びゲート接触部１１１６Ｇ１はゲート電極１１１４Ｇ１に製造される。トランジスタは異なるグループに形成され、接触部材開口のエッチングプロセスにおいて接触部材開口の底部又は側部上の材料に対する輪郭制御及びエッチングプロセスの選択性を促進する。エッチング用接触部材は、操作１６２における、堆積されたＩＬＤ膜の上面上にパターニング材料層を堆積する工程である。エッチング接触部材はさらにパターンをパターン化材料層に転写するステップに関し、そのうち、パターン化材料中の開口は接触部材のエッチングされた（一種又は複数種）材料中の位置に対応する。エッチング接触部材はさらに少なくとも一つのエッチングステップに関し、そのうち、液体又は等イオン性エッチング剤によりパターン化材料中の開口の底部に露出した材料を除去することにより、以下の材料を所定時間露出させ、又は特定材料又は膜がエッチングされた開口の底部に露出するまでである。
いくつかの実施例において、接触部材はトランジスタ接触部材であり、それは半導体デバイス中のトランジスタのソースウェル、ドレインウェル、又はゲート電極に電気的に接続される。いくつかの実施例において、接触部材はバイアス接触部材であり、それは第１ＩＬＤ膜の上面から下向きにバイアスパッドに延伸し、該バイアスパッドは埋め込み酸化物層内に埋め込まれるか又は第１酸化物層と第２酸化物層との間に挟まれ、かつディープトレンチ分離構造により埋め込み酸化物層内に囲まれ、該ディープトレンチ分離構造はバイアスパッドの周りを取り囲む。いくつかの実施例において、接触部材は基板接触部材であり、それは第１ＩＬＤ膜の上面から下向きに基板に延伸する。いくつかの実施例において、基板接触部材が交差し、かつ埋込酸化物層におけるバイアスパッドと電気的に接続される。いくつかの実施例において、基板接触部材とバイアスパッドが分離され、かつバイアス接触部材が埋込酸化物層にある。
接触部材に金属又は金属含有化合物、例えば、タングステン、コバルト、ニッケル、チタン、タンタル等、及びその合金が充填される。金属又は金属含有化合物をスパッタリングすることにより、又は接触部材開口の露出側壁及び底部上の原子層に金属含有化合物を堆積し、かつ金属含有化合物の成長を許容しかつ接触部材開口を充填することにより、接触部材を充填する。接触部材開口を充填した後、化学機械研磨ステップを実行することにより第１ＩＬＤ膜の上面から接触部材金属を除去し、かつ接触部材の先端を互いに分離させる。いくつかの実施例において、接触部材開口を形成するエッチングプロセスを順次実行することにより、例えば浅い接触部材（例えば、トランジスタ接触部材）と深い接触部材（例えば、バイアス接触部材及び基板接触部材）を分離する。
いくつかの実施例によれば、方法１００は操作１６６を含み、ここで、トランジスタ接触部材は集積回路の相互接続構造に接続される。いくつかの実施例において、トランジスタ接触部材は相互接続構造における他の接触部材又は貫通孔に電気的に接続される。いくつかの実施例において、トランジスタ接触部材はトランジスタ接触部材を含む誘電体材料層の上方のＩＬＤ層中の導電線に電気的に接続される。図１１Ｈに記載の非限定的な例では、導電線１１２４Ａはバイアス接触部材１１１８Ｂ及びドレイン接触部材１１１６Ｄ１に電気的に接続され、かつ導電線１１２４Ｂはソース接触部材１１１６Ｓ２をバイアス接触部材１１１８Ｃに電気的に接続し、かつ導電線１１２４Ａ及び１１２４ＢはＩＬＤ層１１１９内にある。
いくつかの実施例によれば、上記操作は上に示す順序と異なる順序で実行される。いくつかの実施例において、上記操作はその中に他の操作が混合された場合に実行される。いくつかの実施例において、いくつかの上記操作は該方法から省略され、同時に以下の前記構造を生成する。上記方法におけるこのような変化は本開示の範囲を制限せず、かつ当業者であれば理解されるように本明細書に開示された構造を変化させる場合、本開示の範囲内で発生するが、本開示の範囲の自然変化に影響を与えない。
図２は、実施例の集積回路２００の断面図である。集積回路２００は基板２０４を含み、そのうち、集積回路の第１セル２０１Ａは第２セル２０１Ｂに隣接する。セル境界２０２は、第１セル２０１Ａと第２セル２０１Ｂとの間の遷移点を示す。いくつかの実施例において、第１セル２０１Ａは高圧セルであり、かつ第２セル２０１Ｂは低圧セルである。第１の酸化物層２０６は、基板２０４の上面に成膜されている。バイアス用パッド材料層２０８は、第１の酸化物層２０６上に形成されている。バイアス用パッド材層２０８は、各バイアス用パッド２０８Ａ、２０８Ｂ、２０８Ｃ、２０８Ｄに分割されている。バイアスパッド２０８Ａは、第２セル２０１Ｂに設けられている。バイアス用パッド２０８Ｂ、２０８Ｃ、２０８Ｄは、第１のセル２０１Ａに設けられている。各バイアスパッドはトレンチ分離構造（ＤＴＩ）により分離され、以下のとおりである。
第２酸化物層２１０は、各バイアスパッド２０８Ａ～２０８Ｄの上面よりも上方に位置している。半導体材料層２１２は、第２酸化物層２１０上に形成されている。半導体材料層２１２は、集積回路２００のトランジスタに用いられる複数のウェルを含む。第１トランジスタ２０３ＡはＰＭＯＳデバイスであり、ここで、ソースウェル２１２ＣはＮドープウェル２１２Ｃであり、ドレインウェル２１２ＡはＰドープウェルであり、かつチャネル領域はＰドリフト領域２１２Ｂを含む。第１トランジスタ２０３Ａにおいて、ソースウェル２１２Ｃは二つのＬＤＤ領域２１５Ｂ及び２１５Ｃを含む。ＬＤＤ領域２１５ＢはＰ型ドーピングプロファイルを有し、かつＬＤＤ領域２１５ＣのＮ型ドーパント濃度はウェル２１２Ｃ中のＮ型ドーパント濃度よりも大きい。ドレインウェル２１２Ａは、Ｐ型の不純物ドープＬＤＤ領域２１５Ａを有する。また、ソースウェル２１２Ｃおよびドレインウェル２１２Ａには、ＬＤＤ領域とＬＤＤ領域との境界でのキャリア密度の増加が促進されるＬＤＤ領域が形成されている。ソースウェル２１２Ｃには、Ｐ型ドープＬＤＤ領域２１５Ｂが形成され、ゲート電極２１４Ｇ１の直下のチャネル領域に隣接する高キャリア濃度が促進される。
第２トランジスタ２０３ＢはＮＭＯＳデバイスであり、Ｐドープソースウェル２１２Ｆ、Ｎ型ドープドレインウェル２１２Ｄ、及びチャネル領域を有し、該チャネル領域はＮ型ドープドリフト領域２１２Ｅを含み、該Ｎ型ドープドリフト領域２１２Ｅはソースウェル２１２Ｆとドレインウェル２１２Ｄとの間にある。第２トランジスタ２０３Ｂは、ドレインウェル２１２Ｄに位置するＬＤＤ領域２１５Ｄと、Ｐドープソースウェル２１２Ｆに位置するＬＤＤ領域２１５Ｅと、ソースウェル２１２Ｆに位置するＬＤＤ領域２１５Ｆとを含む。Ｐドープウェル２１２Ｆでのドープに比べて、ＬＤＤ領域２１５Ｆはより高濃度のＰ型ドーパントを有する。ＬＤＤ領域２１５Ｅは、正味のＮ型ドーパント濃度を有する。ソースウェル２１２Ｆ中のＬＤＤ領域２１５ＥはＰ／Ｎ接合で高キャリア濃度を生成し、該Ｐ／Ｎ接合で、ＬＤＤ領域２１５ＥはＬＤＤ領域２１５Ｆ及びＰドープソースウェル２１２Ｅと遭遇する。Ｐ／Ｎ接合のソースウェル２１２Ｆにおける高キャリア濃度は、第２トランジスタ２０３Ｂが急速にオンする能力を高める。
シャロートレンチ分離構造（ＳＴＩ）は、半導体材料層２１２を部分的に延伸して貫通している。ディープトレンチ分離構造（ＤＴＩ）は、半導体材料層２１２を完全に延伸して貫通している。いくつかのディープトレンチ分離構造はさらに第２酸化物層２１０及びバイアスパッド材料層２０８を延伸して貫通して、各バイアスパッド２０８Ａ－２０８Ｄを作成する。
第１層間誘電体（ＩＬＤ）膜２１４は、半導体材料層２１２の上面よりも上方に位置している。以上の方法１４０で説明したように、第１ＩＬＤ膜２１４は第１セル２０１Ａにおけるトランジスタと第２セル２０１Ｂにおけるトランジスタとを電気的に分離し、かつ各トランジスタにおいて、ソース、ドレイン、ゲート電極（及びそれらに電気的に接続される接触部材）を互いに電気的に分離する。集積回路２００において、二種類の異なるタイプの接触部材は第１ＩＬＤ膜２１４を延伸して貫通する。バイアス接触部材２１８Ａ、２１８Ｂ及び２１８Ｃは第１ＩＬＤ膜２１４、半導体材料層２１２及び第２酸化物層２１０を延伸して貫通し、各バイアスパッドに電気的に接続される。バイアス接触部材２１８Ａは、第２セル２０１Ｂにおけるバイアスパッド２１８Ａと電気的に接続されている。バイアス接触部材２１８Ｂは、第１セル２０１Ａにおけるバイアスパッド２０８Ｂと電気的に接続されている。バイアス接触部材２１８Ｃは、第１セル２０１Ａにおけるバイアスパッド２０８Ｃと電気的に接続されている。バイアス接触部材は集積回路２００の相互接続構造からトランジスタの下方のバイアスパッドに電位を下向きに伝導することにより、集積回路内のトランジスタのソース及びチャネル領域の周囲の電気的環境を修正する。集積回路２００において、バイアスパッド２０８Ａ、バイアスパッド２０８Ｂ及びバイアスパッド２０８Ｃは単一のトランジスタの下方の電気環境を修正するように構成される。いくつかの実施例において、各バイアス接触部材は該バイアス接触部材に接続されたバイアスパッドに異なる電位を伝導する。いくつかの実施例において、各バイアス接触部材は同じ電位をそれに接続されたバイアスパッドに伝導する。
バイアス接触部材２１８Ａは第１ＩＬＤ膜２１４、半導体材料層２１２及び第２酸化物層２１０を延伸して貫通し、かつ下向きにバイアスパッド２０８Ａまで延伸する。いくつかの実施例において、バイアス接触部材はバイアスパッド２０８Ａの上面に当接する。いくつかの実施例において、バイアス接触部材２１８Ａは下向きにバイアスパッド２０８Ａに延伸する。バイアス接触部材２１８Ａは、ＳＴＩ２２０ＡおよびＳＴＩ２２０Ｂと横方向に離間している。
同様に、バイアス接触部材２１８Ｂ及びバイアス接触部材２１８Ｃは第１ＩＬＤ膜２１４、半導体材料層２１２及び第２酸化物層２１０を延伸して貫通し、かつ下向きにバイアスパッドに延伸する。バイアス接触部材２１８Ｂは、ＳＴＩ２２０ＢおよびＳＴＩ２２０Ｃと横方向に離間している。バイアス接触部材２１８Ｃは、ＳＴＩ２２０ＧおよびＳＴＩ２２０Ｈと横方向に離間している。
集積回路２００はトランジスタ接触部材を含み、該トランジスタ接触部材は第１ＩＬＤ膜２１４を貫通して各トランジスタのソース、ドレイン及び電極に下向きに延伸する。例えば、第１トランジスタ２０３Ａにおいて、ソース接触部材２１６Ｓ１は第１ＩＬＤ膜２１４を貫通して下向きにＮウェル２１２Ｃの上面まで延伸し、Ｎウェル２１２Ｃの先端のＬＤＤ領域２１５Ｂ及び２１５Ｃに接続される。ドレイン接触部材２１６Ｄ１は、ＩＬＤ膜２１４を貫通して、ドレインウェル２１２Ａの先端のＬＤＤ領域２１５Ａまで下方に延在している。ゲート接触部材２１６Ｇ１は、第１ＩＬＤ膜を介してゲート電極２１４Ｇ１の上面まで下方に延在している。ゲート電極２１４Ｇ１は、Ｎウェル２１２Ｃの上面と、ドリフト領域２１２Ｂの上面と、ＳＴＩ２２０Ｄの上面とに当接している。ＳＴＩ２２０Ｄは、ゲート電極２１４Ｇ１とＰドープドレインウェル２１２Ａと、ドレインウェル２１２Ａの先端のＰドープＬＤＤ領域２１５Ａとを分離している。
第２トランジスタ２０３Ｂのトランジスタ接触部材は以下の通りである。ドレイン接触部材２１６Ｄ２は、第１ＩＬＤ膜２１４を介してＮウェル２１２Ｄの先端のＬＤＤ領域２１５Ｄまで下方に延びている。ソース接触部材２１６Ｓ２は、第１のＩＬＤ膜２１４を介して、ソースウェル２１２Ｆの先端のＬＤＤ領域２１５Ｅ、２１５Ｆまで下方に延びている。ゲート接触部材２１６Ｇ２は、第１ＩＬＤ膜を介してゲート電極２１４Ｇ２の上面まで下方に延在している。ゲート電極２１４Ｇ２は、ＳＴＩ２２０Ｆ、Ｎドープドリフト領域２１２およびソースウェル２１２Ｆの上面上に延在している。いくつかの実施例によれば、ゲート電極はソースウェル中のＬＤＤ領域の上面の上方に延伸する。
図３は、実施例の集積回路３００の断面図である。集積回路３００の集積回路２００の上記素子の構成や機能に合わせた素子には、１００と同じ識別符号が付されている。ここで、集積回路３００と集積回路２００との相違点について説明する。
集積回路３００において、第２セル３０１Ｂは第１ＩＬＤ膜３１４、半導体材料層３１２及び第２酸化物層３１０を貫通して下向きにバイアスパッド３０８Ａまで延伸するバイアス接触部材３１８Ａを含む。バイアス接触部材３１８Ａは、ＳＴＩ３２０ＡおよびＳＴＩ３２０Ｂと横方向に離間している。第１セル３０１Ａにおいて、バイアス接触部材３１８Ｂ及び３１８Ｃは集積回路２００におけるバイアス接触部材２１８Ｂ及び２１８Ｃと異なる位置に位置する。バイアス接触部材３１８Ｂはバイアスパッド３０８Ｂに到達する前に、第１ＩＬＤ膜３１４、ＳＴＩ３２０Ｃ、ＤＴＩ３２２Ｃ及び第２酸化物層３１０を延伸して貫通する。同様に、バイアス接触部材３１８Ｃはバイアスパッド３０８Ｃに到達する前に、第１ＩＬＤ膜３１４、半導体材料層３１２、第２酸化物層３１０を延伸して貫通する。バイアス接触部材３１８Ｂ及びバイアス接触部材３１８Ｃは、半導体材料層３１２の半導体材料から電気的に分離されたバイアス接触部材である。本開示のいくつかの実施例によれば、半導体材料層を延伸して貫通するバイアス接触部材は半導体材料層の分離領域内のトランジスタと分離される。集積回路２００の分離領域２２７Ａ、２２７Ｂを参照する。集積回路３００のようないくつかの実施例において、バイアス接触部材をそれらが延伸して分離構造を貫通しかつディープトレンチ分離構造の周囲の絶縁材料により半導体材料と横方向に分離するように位置決めすることにより、バイアス接触部材と集積回路のトランジスタを電気的に分離する。いくつかの実施例によれば、製造業者はバイアス接触部材をディープトレンチ分離構造内に位置決めすることを選択することにより、分離領域（集積回路２００における分離領域２２７Ｂを参照する）を除去することにより集積回路内の空間を節約し、集積回路のダイ面積を減少させる。いくつかの実施例によれば、集積回路のセル内の各バイアス接触部材はディープトレンチ分離構造内に位置決めされかつ深いトレンチ分離構造を延伸して貫通する。いくつかの実施例によれば、セル中のいくつかのバイアス接触部材が延伸してディープトレンチ分離構造を貫通し、かついくつかのバイアス接触部材が半導体材料層中の分離領域を貫通する。バイアス接触部材の集積回路のセル内での位置決めはバイアス接触部材を位置決めするための空間量及びバイアス接触部材を製造するためのプロセスウィンドウに関連し、すなわちエッチングプロセスは第１ＩＬＤ膜の誘電体材料、第１ＩＬＤ膜の下方に露出した半導体材料、及びバイアスパッドの上方の第２酸化物層の半導体材料層の厚さ選択性である。
図４は、本開示の実施例に係る集積回路４００の断面図である。集積回路４００において、上記集積回路２００の素子と類似する機能及び構造を有する素子に２００を増加させる同じ識別符号を与え、以下に上記集積回路２００と集積回路４００との間の差異を説明する。集積回路２００において、基板２０４と集積回路の相互接続構造は電気的に分離される。集積回路４００において、基板は基板接触部材４２４により集積回路の相互接続構造に電気的に接続される。基板接触部材４２４は、第１ＩＬＤ膜の上面から基板４０４まで下方に延びている。いくつかの実施例において、基板接触部材４２４は基板４０４の上面に当接する。いくつかの実施例において、基板接触部材４２４は下向きに基板４０４に延伸する。基板接触部材４２４は、ＤＴＩ４２２ＦおよびＳＴＩ４２０Ｈの誘電体材料により、半導体材料層４１２中の半導体材料と分離されている。ＤＴＩ４２２ＦおよびＳＴＩ４２０Ｈは、基板接触部材４２４の絶縁スリーブとして機能する。基板接触部材４２４はバイアス接触部材４１８Ｃと電気的に分離されるため、基板４０４及びバイアスパッド４０８Ｂ及び４０８Ｃは三つの独立した電圧を印加するために配置される。
図５は、本開示のいくつかの実施例に係る集積回路５００の断面図である。集積回路４００において、類似する構造及び／又は機能を有する集積回路４００の素子に対応する集積回路の素子に１００を増加させる同じ識別子符号を付与する。次に、集積回路５００と集積回路４００との相違点について説明する。集積回路５００において、バイアス接触部材５２４は第１ＩＬＤ膜５１４の上面から下向きに基板５０４に延伸する。集積回路４００内の基板接触部材４２４（半導体材料層４１２と電気的に分離される）とは異なり、基板接触部材５２４は基板５０４に到達する前に、第１ＩＬＤ膜５１４の上面から下向きに延伸して半導体材料層５１２、第２酸化物層５１０、バイアスパッド５０８Ｄ及び第１酸化物層５０６を貫通する。バイアス接触部材５２４はバイアス接触部材５１８Ｃと電気的に分離され、かつＤＴＦ５２２Ｆによりトランジスタ（第１トランジスタ５０３Ａ及び第２トランジスタ５０３Ｂ）と電気的に分離され、該ＤＴＦ５２２Ｆは基板接触部材５２４及びバイアス接触部材５１８Ｃの両者と横方向に分離される。いくつかの実施例において、基板接触部材はバイアスパッドと分離するが、半導体材料層を貫通して貫通する。いくつかの実施例において、基板接触部材は半導体材料層を貫通し、かつバイアス接触部材は延伸して絶縁スリーブとするＤＴＩ構造を貫通する。いくつかの実施例において、全てのバイアス接触部材及び基板接触部材はいずれも分離構造を延伸して貫通し、かつ半導体材料層と分離される。
図６Ａは、いくつかの実施例に係る集積回路６００の上面図である。いくつかの実施例において、図６Ａは集積回路のセルの単一のトランジスタ（例えば図２における第１トランジスタ２０３Ａ又は図２における第２トランジスタ２０３Ｂを参照する）に対応する。集積回路６００において、断面線Ａ－Ａ’は分離構造６０４、セル領域６０２、分離領域６０６及びバイアス接触部材６０８を延伸して貫通する。分離領域６０６は、複数のバイアス接触部材を含む。バイアス接触部材６０８は、円柱状又は円柱状の構造を有する柱型又は列型のバイアス接触部材である。セル領域６０２は、半導体材料層の集積回路６００を含むトランジスタのソース、ドレインウェルおよびチャネルの一部である。分離領域６０６は、素子分離構造６０４を介してセル領域６０２から分離された半導体材料層の一部である。
図６Ｂは集積回路６４０の断面図であり、その構造は上記集積回路６００の構造に対応する。集積回路６４０は、基板６４４と、第１酸化物層６４６と、バイアスパッド材料層６４８と、第２酸化物層６５０と、半導体材料層６５２と、第１ＩＬＤ膜６５４とを含む。バイアス接触部材６５８はバイアスパッド６４Ａに到達する前に、下向きに延伸して第１ＩＬＤ膜６５４を貫通し、分離領域６５６（集積回路６００における分離領域６０６に対応する）、第２酸化物層６５０を貫通する。バイアスパッド６４Ａは、ＤＴＩ６６２Ｂ（トランジスタウェル６５９の一方側）とＤＴＩ６６２Ｃ（トランジスタウェル６５９との反対側）の全トランジスタウェル６５９の下方に延在している。バイアス接触部材６５８は上記接触部材に相当し、例えば、図２におけるバイアス接触部材２１８Ｂである。いくつかの実施例において、ＤＴＩ６６２Ａ、６６２Ｂ及び６６２Ｃは例えば分離領域６０６及びセル領域６０２（トランジスタウェル６５９に相当）の周辺を取り囲んでリングを形成し、かつ分離構造６０４の形状と類似する輪郭に沿って、例えば図６Ａを参照して説明したとおりである。集積回路６００と集積回路６４０を比較し、集積回路における分離構造６０４は半導体材料層６５２内のシャロートレンチ分離構造及びディープトレンチ分離構造に対応し、以下のとおりである：ＳＴＩ６６０Ａ及びＤＴＩ６６２Ａは分離領域６０６のセル領域６０２から遠い側に位置する分離構造６０４に対応し、ＳＴＩ６６０Ｂ及びＤＴＩ６６２Ｂは分離領域６０６とセル領域６０２との間の分離領域６０４に対応し、かつＳＴＩ６６０Ｃ及びＤＴＩ６６２Ｃはセル領域６０２の集積回路６００における分離領域６０６から遠い側に位置する分離構造６０４に対応する。
図７Ａは、いくつかの実施例に係る集積回路７００の上面図である。集積回路６００と同様の機能を有する集積回路７００の素子は、１００と同じ識別符号を付している。断面線Ｂ－Ｂ’は、集積回路７００を、集積回路６００における断面線Ａ－Ａ’と同様の位置に延伸して貫通している。ここで、集積回路７００と集積回路６００との違いについて説明する。集積回路７００において、バイアス接触部材７０８はバー型（ｂａｒ－ｔｙｐｅ）バイアス接触部材である。集積回路６００内の列型バイアス接触部材６０８と異なり、バイアス接触部材７０８はディープトレンチ構造を有し、該ディープトレンチ構造に導電性材料が充填されて印加された電圧を集積回路のセル領域内のバイアスパッドトランジスタに伝送する。いくつかの実施例において、列型バイアス接触部材ではなくバー型バイアス接触部材を含み、バイアス接触部材を製造するためのプロセスウィンドウに依存する。集積回路のいくつかの実施例において、バイアス接触部材の深い開口のためのエッチングプロセスに関連するロード問題（ｌｏａｄｉｎｇｉｓｓｕｅｓ）の優先度が低く、これらの実施例はバー型接触部材を含み、集積回路のバイアスパッドと相互接続構造との間の接触部材の数が大きいためである。電気的接続を相互接続構造から下向きにバイアス接触部材に位置決めする時、バー型接触部材はより大きな柔軟性を有する。列型バイアス接触部材は一般的に列型バイアス接触部材位置決め電気的接続の面に対して高い精度を必要とし、かつより厳しいプロセスウィンドウを有し、それにより列型バイアス接触部材に電気的に接続されたサイズが集積回路のセル領域の下方の相互接続構造とバイアスパッドとの間の抵抗を増加させないことを確保する。
図７Ｂは集積回路７４０の断面図であり、その構造は上記集積回路７００の構造に対応する。集積回路７４０は、基板７４４と、第１酸化物層７４６と、バイアスパッド材料層７４８と、第２酸化物層７５０と、半導体材料層７５２と、第１ＩＬＤ膜７５４とを含む。バイアス接触部材７５８はバイアスパッド７４Ａに到達する前に、下向きに延伸して第１ＩＬＤ膜７５４を貫通し、分離領域７５６（集積回路６００における分離領域６０６に対応する）、第２酸化物層７５０を貫通する。集積回路７００と集積回路７４０を比較し、集積回路における分離構造７０４は半導体材料層７５２内のシャロートレンチ分離構造及びディープトレンチ分離構造に対応し、以下のとおりである：ＳＴＩ７６０Ａ及びＤＴＩ７６２Ａは分離構造７０６の距離セル領域７０２から遠い側に位置する分離構造７０４に対応し、ＳＴＩ７７０Ｂ及びＤＴＩ７６２Ｂは分離領域７０６とセル領域７０２との間の分離領域７０４に対応し、かつＳＴＩ７６０Ｃ及びＤＴＩ７６２Ｃはセル領域７０２の距離集積回路７００における分離領域７０６から遠い側に位置する分離構造７０４に対応する。
図８Ａは、いくつかの実施例に係る集積回路８００の上面図である。断面線Ｃ－Ｃ’は、断面線Ａ－Ａ’の集積回路６００を延伸して貫通するのと同じ位置に集積回路８００を延伸して貫通する。断面線Ｃ－Ｃ’は分離構造８０４Ａと分離構造８０４Ｂ、分離領域８０６、セル領域８０２を延伸して貫通し、かつバイアス接触部材８０８に到達する。集積回路８００において、バイアス接触部材８０８は集積回路６００内のバイアス接触部材６０８と類似する柱型バイアス接触部材である。セル領域８０２は、分離領域８０６によって完全に囲まれている。分離構造８０４Ａは半導体材料層内の分離領域８０６に完全に囲まれ、セル領域８０２と分離領域８０６との間に位置する。セル領域８０２は半導体材料層の一部を含み、トランジスタのソースウェル、ドレインウェル及びチャネル領域は部分的に製造される。分離領域８０６は半導体材料層のセル領域以外の一部を含み、バイアス接触部材及び／又は基板接触部材は該部分を貫通することにより、集積回路の相互接続構造とセル領域８０２の下方のバイアスパッド又は基板との間に電気的接続を行う。
図８Ｂは、いくつかの実施例に係る集積回路８４０の断面図である。集積回路６４０の素子と同一の構成または機能を有する集積回路８４０の素子は、２００を増加させた同一の識別符号を有する。
集積回路８４０において、基板８４４はその上に堆積された第１酸化物層８４６を有する。バイアスパッド材料層８４８は、第１酸化物層８４６上であって、第２酸化物層８５０の下に位置している。半導体材料層８５２は、第２酸化物層８５０と第１ＩＬＤ膜８５４との間に位置する。バイアス接触部材８０８Ａ、８０８Ｂは、分離領域５６内の半導体材料層８５２を延伸して貫通している。分離領域８５６は以下の項によりセル領域８０２と分離される：セル領域のバイアス接触部材８０８Ａに最も近い側に位置するＳＴＩ８６０Ｂ及びＤＴＩ８４２Ｂ、及びセル領域８０２のバイアス接触部材８０８Ｂに最も近い側に位置するＳＴＩ８６０Ｄ及びＳＴＩ８６Ｄ。分離領域８５６は以下の項により半導体材料層８５２の残りの部分と分離される：バイアス接触部材８０８ＡのＳＴＩ８６０Ａ及びＤＴＩ８６２Ａ、及びバイアス接触部材８０８Ｂの直後のＳＴＩ８６０Ｃ及びＤＴＩ８６２Ｃ。したがって、セル領域８０２の全ての側は誘電体材料（底部の第２酸化物層８５０、半導体材料層８５２内のＳＴＩとＤＴＩ構造、及び頂部側の第１ＩＬＤ膜８５４）で囲まれ、トランジスタ接触部材はこの誘電体材料を貫通して延伸する。集積回路８４０において、ＤＴＩ８６２Ａは半導体材料層８５２、第２酸化物層８５０及びバイアスパッド材料層８４８を貫通し、第１酸化物層８４６に下向きに達する。ＤＴＩ８６２Ｃは、ＤＴＩ８６２Ａと同様に、集積回路８４０を通過した膜を積層する。ＤＴＩ８６２Ａ及びＤＴＩ８６２Ｃは集積回路８００における分離構造８０４Ｂの埋め込み部分を含み、かつバイアスパッド８４Ａとバイアスパッド材料層８４８の残りの部分を分離する。
図９は、実施例の集積回路９００の断面図である。集積回路２００の素子と同様の構成または機能を有する集積回路９００の素子は、７００を増加させた同一の識別符号を有する。集積回路９００と集積回路２００の素子との違いについて説明する。
集積回路９００において、第１トランジスタ９０３Ａと第２トランジスタ９０３Ｂは異なる形状のバイアスパッドを有する。第１トランジスタ９０３Ａに対して、第２酸化物層９１０は第１厚さ９０８を有し、バイアスパッド９０８Ｂはバイアスパッド厚さ９３０Ｂを有し、かつ酸化物層９０６は第１酸化物層厚さ９３０Ｃを有する。第２トランジスタ９０３Ｂに対して、第２酸化物層９１０は第２酸化物層の厚さ９３２Ａを有し、第１トランジスタ９０３Ａの下方の第２酸化物層の厚さ９３０Ａより小さい。第２トランジスタ９０３Ｂに対して、バイアスパッド９０８Ｃはバイアスパッドの厚さ９３２Ｂを有し、バイアスパッドの厚さ９３０Ｂより大きい。第２トランジスタ９０３Ｂの下方に、第１酸化物層９０６は第１酸化物層の厚さ９３２Ｃを有する。集積回路９００において、第１酸化物層の厚さ９３０Ｃは第１酸化物層の厚さ９３２Ｃと同じである。トランジスタの下方のバイアスパッドの厚さ又は第２酸化物層の厚さを製造することは製造業者に機会を提供し、トランジスタのウェルが経験し、バイアス接触部材によりバイアスパッドに伝送された電圧により印加された電界の強度を修正する。いくつかの実施例において、第２酸化物層は同じ厚さ（例えば、第２酸化物層９３０Ａ及び第２酸化物層９３２Ａは同じ厚さである）を有し、かつ第１酸化物層は異なるトランジスタの間に異なる厚さを有する。いくつかの実施例によれば、トランジスタの下方の膜スタックの厚さを減少させることに関連するステップはバイアスパッド材料を堆積した後に第２酸化物層を堆積する前に実行される（これらのステップは特にパターン化材料層を堆積し、パターンをパターン化材料に転写し、ここで、パターンにおける開口はバイアスパッド材料に対応して薄化される位置、及び液体エッチング剤又はプラズマエッチングを用いてバイアスパッド材料の露出部分をエッチングする）。半導体材料層を堆積する前に平滑で平坦な表面を提供するために、方法１４０のいくつかのバージョンに基づいて第２酸化物層を堆積することにより、化学機械研磨ステップを実行することにより、第２酸化物層の厚さをセル内又は半導体ウェハ全体の最小の第２酸化物の厚さ（例えば図９における第２酸化物層９３２Ａの厚さ）に対応する値に減少させ、第２酸化物層の突起又は平坦でない上面を有さない。
図１０は、いくつかの実施例に係る集積回路１０００の断面図である。集積回路１０００は上記図６Ｂに記載の集積回路６４０と類似するが、図６Ｂは単一のバイアスパッド６４Ａを有し、集積回路１０００はＤＴＩ１０２４により分離された二つのバイアスパッド１００８Ｂ及び１００８Ｃを有し、以下のようにさらに説明される。集積回路１０００において、第１セル１００１Ａと第２セル１００１Ｂはセル境界１００２Ａで遭遇する。セル境界１００２Ａは、ＤＴＩ１０２２Ａを延伸して貫通している。セル境界１００２Ｂは、ＤＴＩ１０２２Ｃを延伸して貫通している。トランジスタ１００３の下方の膜積層は以下のとおりである：第１酸化物層１０６は基板１００４の上面の上方に堆積される。バイアスパッド材料層１００８は、第１酸化物層１００６の上面よりも上方に堆積されている。第２の酸化物層１０１０は、バイアス用パッド材１００８の上面よりも上方に配置されている。半導体材料層１０１２は第２酸化物層１０１０の上面の上方に堆積され、かつトランジスタ１００３のためのドープウェルを含む。シャロートレンチ分離構造（ＳＴＩ）は半導体材料層１０１２の頂部を貫通するが、第２酸化物層１０１０の上面まで延伸しない。ディープトレンチ分離構造（ＤＴＩ）は三種類のバージョンを有する。ＤＴＩの第１バージョン（ＤＴＩ１０２３Ａ、ＤＴＩ１０２３Ｂ及びＤＴＩ１０２３Ｃ）は半導体材料層１０１２全体を貫通し、下向きに第２酸化物層１０１０まで延伸する。ＤＴＩの第２バージョン（ＤＴＩ１０２２Ａ及びＤＴＩ１０２２Ｃ）は半導体材料層１０１２、第２酸化物層１０１０及びバイアスパッド材料層１００８を貫通し、第１酸化物層１００６まで下向きに延伸する。ＤＴＩの第３バージョン（ＤＴＩ１０２４）は第２酸化物層１０１０から延伸してバイアスパッド材料層１００８を貫通し、下向きに第１酸化物層１００６に延伸する。ＤＴＩ１０２４は、半導体材料層１０１２を貫通していない。ＤＴＩ１０２４はトランジスタ１００３の下に完全にある。ＤＴＩ１０２４は低トランジスタ１００３（即ちバイアスパッド材料層１００８）を二つの分離されたバイアスパッド、すなわちバイアスパッド１００８Ｂ及びバイアスパッド１００８Ｃに分離する。第１セル１００１Ａにおいて、バイアス接触部材１０１８Ｂは第１ＩＬＤ膜１０１４、半導体材料層１０１２及び第２酸化物層１０１０を延伸して貫通し、下向きにバイアスパッド１００８Ｂまで延伸する。バイアス接触部材１０１８Ｃは第１ＩＬＤ膜１０１４、半導体材料層１０１２及び第２酸化物層１０１０を延伸して貫通し、下向きにバイアスパッド１００８Ｃまで延伸する。バイアスパッド１００８Ｂとバイアスパッド１００８ＣはＤＴＩ１０２４により互いに分離されかつ電気的に分離されるため、バイアスパッド１００８Ｂとバイアスパッド１００８Ｃはトランジスタ１００３の異なる側の下で独立した電圧設定点を受信するように構成される。したがって、バイアスパッド１００８ＢはＰドープソースウェル１０１２Ｃに強い影響を与えるように配置され、かつバイアスパッド１００８Ｃは電極Ｇの下方のドープドレインウェル１０１２及びＮ型ドープドリフト領域１０１２Ｂに強い影響を与えるように配置される。第２のセル１００１Ｂにおけるバイアス接触部材１０１８Ａは、第１のセル１００１Ａにおけるバイアス接触部材１０１８Ｂおよび１０１８Ｃおよびバイアスパッド１００８Ｂおよび１００８Ｃから独立した電圧設定点を受けるように配置されている。
図１１Ａ～図１１Ｈは、実施例に係る製造工程中の集積回路の断面図である。
図１１Ａは、いくつかの実施例に係る製造工程中の集積回路１１００の断面図である。集積回路１１００において、第１セル１１０１Ａはセル境界１１０２において第２セル１１０１Ｂと分離される。第１セル１１０１Ａと第２セル１１０１Ｂの両方に対して、基板１１０４の上方に第１酸化物層１１０６を堆積する。第１酸化物層１１０６の堆積は方法１４０における操作１４２に対応し、前記のとおりである。第１のセル１１０１Ａおよび第２のセル１１０１Ｂの両方の第１の酸化物層１１０６上には、バイアスパッド材料層１１０８が成膜されている。バイアスパッド材料層１１０８の堆積は方法１４０における操作１４６に対応し、前記のとおりである。第１のセル１１０１Ａと第２のセル１１０１Ｂの両方におけるバイアスパッド材料層１１０８の上には、第２の酸化物層１１１０が堆積される。第２酸化物層の堆積は方法１４０における操作１５０の実行に対応し、前記のとおりである。第１のセル１１０１Ａおよび第２のセル１１０１Ｂの両方の第２の酸化物層１１１０の上には、半導体材料層１１１２が成膜されている。半導体材料層１１１２の堆積は方法１４０における操作１５４の実行に対応し、前記のとおりである。酸化物層は例えば化学気相成長（ＣＶＤ）の変形体により基板に堆積され、ここで、シラン（ＳｉＨ４）と酸素分子が反応して基板の上面にＳｉＯ２膜を形成する。半導体材料層１１１２は、例えばＣＶＤや、シラン（ＳｉＨ４）やシリルハライド（例えばＳｉＣｌ４、ＳｉＢｒ４等）の熱分解による膜のエピタキシャル成長により堆積する。バイアスパッド材料層１１０８は半導体材料の実施例において、半導体材料層１１１２を堆積するように堆積する。バイアスパッド材料層１１０８が金属含有層の実施例では、例えば金属原子を金属ターゲットから第１酸化物層１１０６上にスパッタリングすることによりトランジスタを基板１１０４中の電圧の厚さから保護することに適し、膜堆積を行う。
図１１Ｂは、いくつかの実施例に係る製造工程中の集積回路１１００の断面図である。図１１Ａに比べて、図１１Ｂにおいて、パターン化材料層１１１３は既に半導体材料層１１１２の上方に堆積される。パターン化材料層１１１３は露出されかつ現像されることにより、その中に開口１１２３が形成される。開口１１２３の下方のブランケット式（ｂｌａｎｋｅｔ）層は既にエッチングされ、それによりディープトレンチ分離構造のための開口（溝）を形成し、これは以下に図１１Ｃに対してさらに説明する。第１タイプの開口１１２１Ａは半導体材料層１１１２を貫通し、かつ第２酸化物層１１１０の上面に停止する。短ディープトレンチ分離構造１１２２Ａ（短ＤＴＩ）は、第１種の開口１１２１Ａを誘電体材料（例えば、シリカ）で充填することにより形成される。第２タイプの開口１１２１Ｂは半導体材料層１１１２、第２酸化物層１１１０及びバイアスパッド材料層１１０８を延伸して貫通して、分離されたバイアスパッドを形成する。第２のタイプの開口１１２１Ｂを誘電体材料で埋め込むことにより、長ディープトレンチ分離構造１１２２Ｂ（長ＤＴＩ）が形成される。いくつかの実施例において、第２タイプの開口１１２１Ｂは下向きに第１酸化物層１１０６に延伸する。いくつかの実施例において、第２タイプの開口１１２１Ｂは下向きにバイアスパッド材料層１１０８に延伸するが、第１酸化物層１１０６に延伸しない。第２タイプの開口部１１２１Ｂの深さは、少なくとも、第２の酸化物層１１１０および／または半導体材料層のエッチング速度に対する、バイアスパッド材料層用のエッチングプロセスの選択性に関係する。いくつかの実施例において、第２タイプの開口１１２１Ｂの深さはさらに第２タイプの開口を形成するためのプロセス条件に関連し、それにより第２タイプの開口の輪郭を実現し、該輪郭は回路設計仕様でのセルの有効面積を減少させない。
図１１Ｃは、本開示のいくつかの実施例に係る製造工程中の集積回路１１００の断面図である。図１１Ｂに比べて、図１１Ｃは分離構造溝を含み、例えば、第１タイプの開口１１２１Ａ及び第２タイプの開口１１２１Ｂのそれぞれは、それに誘電体材料が充填されて浅いＤＴＩ１１２２Ａ及び深さＤＴＩ１１２２Ｂを形成する。誘電体材料で開口を充填した後、ウェハ表面を平坦化し（例えば化学機械研磨（ＣＭＰ）により）、半導体材料層１１１２の異なる充填分離構造溝の間の上面を露出させる。
長ＤＴＩ１１２２Ｂ等の長ＤＴＩは、バイアス用パッド同士を分離する。例えば、第２セル１１０１Ｂにおけるバイアスパッド１１０８Ａとバイアスパッド１１０８Ｂはセル境界１１０２に跨って分離され、ここで、長ＤＴＩ１１２２Ｂはセル境界１１０２に位置する。バイアスパッド１１０８Ｃは長ＤＴＩによりバイアスパッド１１０８Ｂから分離され、該長ＤＴＩはＰＭＯＳトランジスタ（又は第１トランジスタ１１０３Ａ）とＮＭＯＳトランジスタ（又は第２トランジスタ１１０３Ｂ）を分離する。第２種の開口１１２１Ｂの他方は、バイアスパッド１１０８Ｃとバイアスパッド１１０８Ｄとを分離する。
図１１Ｃにおいて、既に半導体材料層の上面の上方にパターン化材料層１１２１を添加する。パターン化材料層１１２１における一組の開口１１２３は、集積回路１１００におけるシャロートレンチ分離構造（ＳＴＩ）の位置に対応する。パターン化材料部１１２１Ａは、半導体材料層１１１２のアクティブエリア（ａｃｔｉｖｅａｒｅａ）１１１２Ｙをマスクする。パターン化材料部１１２１Ｂは、半導体材料層１１１２のアクティブエリア１１１２Ｚをマスクする。アクティブエリア１１１２Ｙ及び１１１２Ｚは図１１Ｃにおいてドープされず、ドーパントは半導体材料層１１１２にＳＴＩ（１１２０Ａ－１１２０Ｈ）を形成した後に半導体材料層に添加されるためである。いくつかの実施例において、長ＤＴＩの頂部でのＳＴＩがセルのアクティブエリアに沿って延伸する。したがって、図１１Ｃにおいて、ＳＴＩ１１２０Ｂ及び１１２０Ｅは第１セル１１０１Ａの断面図において異なるように見えるが、実際にはアクティブエリア１１１２Ｙの周辺を取り囲みかつバイアスパッド１１０８Ｂの周りに延びる単一のＳＴＩである。同様に、ＤＴＩ１１２２Ｂ及び１１２Ｅはアクティブエリア１１１２Ｙの周辺及びバイアスパッド１１０８Ｂを取り囲んで延伸する。同様に、バイアスパッド１１０８Ｃ及びアクティブエリア１１１２Ｚは単一のＳＴＩ（例えばＳＴＩ１１２０Ｅ及び１１２０Ｈで示される）及び単一の長ＤＴＩ（例えばＤＴＩ１１２２Ｄ及び１１２Ｆに示す）で囲まれる（図６Ａ、分離構造６０４、及び図６Ｂ、ＤＴＩ６６２Ａ及び６６２Ｃを参照する）。
ＳＴＩ１１２０Ａ～１１２０Ｈは、半導体材料層の上面を酸化するように形成されている。いくつかの実施例において、酸素富化プラズマを使用して半導体材料層１１１２のパターン化材料層１１１３における開口１１２３内に位置する露出上部を酸化する。いくつかの実施例において、エッチングプロセスを実行することにより、開口１１２３の底部から半導体材料層１１１２の上部を除去し、かつ半導体材料層中の開口に誘電体材料が充填され、かつＣＭＰプロセスにより平坦化して半導体材料層を露出させる。
図１１Ｃに比べて、図１１Ｄにおいて、アクティブエリア１１１２Ｙ及び１１１２Ｚは既にＰ型及びＮ型ドープ原子を注入し、それによりアクティブエリアのためのドープ領域１１１２Ａ－１１１２Ｆを形成する。第１トランジスタ１１０３Ａ（ＰＭＯＳトランジスタ）に対して、Ｐドープウェル１１１２ＡはＰドープドリフト領域１１１２ＢによりＮドープウェル１１１２Ｃと分離される。ＳＴＩ１１２０Ｄは、Ｐドープウェル１１１２Ａの上面とＰドープドリフト領域１１１２Ｂの上面とを分離する。ＳＴＩは、Ｐドープドリフト領域１１１２Ｂの上面とＮドープウェル１１１２Ｃの上面とを分離していない。第２トランジスタ１１０３Ｂ（ＮＭＯＳトランジスタ）に対して、Ｎドープウェル１１１２ＤはＮドープドリフト領域１１１２ＥによりＰドープウェル１１１２Ｆから分離される。ＳＴＩ１１２０Ｆは、Ｎドープウェル１１１２Ｄの上面と、Ｎドープドリフト領域１１１２Ｅの上面とを分離する。ＳＴＩは、Ｎドープドリフト領域１１１２Ｅの上面とＰドープウェル１１１２Ｆの上面とを分離していない。半導体材料層１１１２中の二つの異なるウェルにドープ領域を添加して方法１４０における操作１５６の実行に対応し、前記のとおりである。いくつかの実施例において、操作１５６の一部のステップは以下のステップを含む：製造トランジスタ（例えば、第１トランジスタ１１０３Ａ及び第２トランジスタ１１０３Ｂ）の一部として、ソース／ドレイン領域及び／又はＬＤＤ領域のためのドーパントを半導体材料層１１１２に添加し、以下のとおりである。
図１１Ｅは、本開示のいくつかの実施例に係る集積回路１１００の断面図である。図１１Ｄに比べて、図１１Ｅは第１トランジスタ１１０３Ａにゲート電極１１４Ｇ１を形成し、第２トランジスタ１１０３Ｂにゲート電極１１１４Ｇ２を形成することを示す。半導体材料層１１１２及びＳＴＩ１１２０Ａ－１１２０Ｈの上面の上方にブランケット式ゲート誘電体材料層（図示せず）を堆積し、かつゲート誘電体材料層（図示せず）の上方にゲート電極材料層（例えば、ポリシリコン、シリコンゲルマニウム等）を堆積することにより、ゲート電極１１１４Ｇ１及び１１１４Ｇ２を形成する。ゲート電極材料層の上方にパターン化材料層を堆積し、かつその上にパターンを転移し、次にエッチングプロセスによりゲート誘電体材料層及びゲート電極材料層の露出部分を除去することにより、半導体材料層１１１２及びＳＴＩ１１２０Ａ－１１２０Ｈを露出させ、ゲート電極１１１４Ｇ１及び１１１４Ｇ２を残す。ゲート電極１１１４Ｇ１はＳＴＩ１１２０Ｄの上面の一部の上方に位置しかつＰドープドリフト領域１１１２Ｂの上面の上方に位置し、及びＮドープウェル１１１２Ｃの上面の一部の上方に延在する。ゲート電極１１１４Ｇ２は、ＳＴＩ１１２０Ｆの上面の一部の上方であって、Ｎドープドリフト領域１１１２Ｅの上面の上方、及び、Ｐドープウェル１１１２Ｆの上面の一部の上方に延在している。
図１１Ｆは、本開示の実施例に係る製造工程中の集積回路１１００の断面図である。図１１Ｅに比べて、図１１Ｆは第１セル１１０１ＡにＬＤＤ領域１１５Ａ、１１１５Ｂ及び１１５Ｃを形成し、かつＬＤＤ領域１１５Ｄ、１１５Ｅ及び１１１５Ｆはゲート電極（例えば図１１Ｄを参照して説明したゲート電極１１４Ｇ１及び１１４Ｇ２を参照する）を形成した後に第１セル１１０１Ａに形成される。ＬＤＤ領域はトランジスタのキャリア密度を向上させることを促進し、かつトランジスタ接触部材の着陸（ｌａｎｄｉｎｇ）位置として用いられる。いくつかの実施例によれば、集積回路のＬＤＤ領域の追加は方法１４０における操作１５６の実行に対応する。いくつかの実施例において、複数のドーピング操作を用いてドーパントを半導体材料層に添加し、例えば、第１ドーパント添加操作にＰ型ドーパントを添加し、かつ第２ドーパント添加操作にＮ型ドーパントを添加する。いくつかの実施例において、注入プロセスにおけるドーパント原子のエネルギーを調整することによりドーパントを添加する。注入されたドーパント原子は、ＬＤＤ領域が位置するドーピングウェルの上部に残存するように、比較的低い注入エネルギーが用いられる。例えば、ＬＤＤ領域１１１５ＡはＰドープウェル１１１２Ａの上部に位置し、かつＰドープドリフト領域１１１２Ｂエンティティと分離される。同様に、ＬＤＤ領域１１５Ｂ及び１１５ＣはＮドープウェル１１１２Ｃの上部領域に位置し、かつＰドープドリフト領域１１１２Ｂエンティティと分離される。ＬＤＤ領域１１１５ＡはＰ型ドープ分布を有し、それはＰドープウェル１１１２Ａより高いＰ型ドーパント濃度を有する。ＬＤＤ１１５ＣはＮ型ドープ分布を有し、それはＮドープウェル１１１２Ｃよりも大きいＮ型ドーパント濃度を有する。ＬＤＤ１１５Ｂは正味のＰ型ドープ分布を有し、かつＬＤＤ１１５ＣとＮドープウェル１１１２Ｃ内の一側に隣接する。ＬＤＤ１１５Ｂはゲート電極１１４Ｇ１に近接するが、ゲート電極１１４Ｇ１の下方に延在していない。
ＬＤＤ１１５ＤはＮドープウェル１１１２Ｄの上部領域に位置し、かつＬＤＤ領域１１１５Ｄ外部のＮドープウェル１１１２Ｄよりも高いＮ型ドーパント濃度を有する。ＬＤＤ領域１１５Ｄは、Ｎドープドリフト領域１１１２Ｅと実体的に分離されている。Ｎドープドリフト領域はＰドープウェル１１１２Ｆ中のＬＤＤ領域エンティティと分離される：ＬＤＤ１１５Ｅ及び１１１５Ｆ。ＬＤＤ１１５ＦはＰドープウェル１１１２Ｆの上部領域でのＰドープＬＤＤ領域であり、かつＬＤＤ１１５ＥはＰドープウェル１１１２Ｆの上部領域中のＬＤＤ１１７Ｆに隣接する。ＬＤＤ１１５Ｅは正味のＮ型ドープ分布を有し、かつＰドープＬＤＤ１１５ＦとＰドープウェル１１１２Ｆのゲート電極１１４Ｇ２の下方の部分及びゲート電極１１１４Ｇ２の直下のＰ／Ｎ接合を分離する。
ドーパントを半導体材料層中のソース／ドレイン領域又は一つ又は複数のＬＤＤ領域に添加する時、半導体材料層（及び半導体材料層を延伸して貫通するＤＴＩ）の上面の上方にパターン化材料層を堆積し、一つ又は複数のドープウェルのトランジスタのカバー領域（ｆｏｏｔｐｒｉｎｔ）内の一部を露出する。ウェル１１１２ＡにＬＤＤ領域１１１５Ａ等のＬＤＤ領域を添加する場合、注入プロセスにおいて追加のＰ型ドーパントを添加することにより、ＬＤＤ領域内にＰ型ドーパントの局所密度を向上させる。ウェル１１１２ＣにＬＤＤ領域１１５Ｂを形成する場合、Ｐ型ドーパントを添加してまずウェル１１１２Ｃの頂部領域内の正味のＮ型ドーパントを残し、次にＬＤＤ領域１１５Ｂ内に余剰又は過剰のＰ型ドーパントを生成する。したがって、いくつかの実施例によれば、第１数量のＰ型ドーパントをＬＤＤ領域１１１５Ａに添加し、かつ第２数量のＰ型ドーパントをＬＤＤ領域１１５Ｂに添加し、ここで、Ｐ型ドーパントの第２数量はＰ型ドーパントの第１数量よりも大きく、これはＬＤＤ領域が位置するウェルの組成が異なるためである。同様に、Ｎ形ドーパントを添加することにより第２トランジスタ１１０３Ｂのウェル１１１２ＦにＬＤＤ領域１１５Ｅを形成することに比べて、ドーパントをウェル１１１２Ｄの上部領域に位置するＬＤＤ領域１１５Ｄに添加することはより小さい総量のＮ型ドーパントを必要とする。ウェル１１１２ＣのＬＤＤ領域１１５Ｃは、ウェル１１１２Ｃの上部領域にＮ型のドーパントを添加することにより形成される。同様に、ウェル１１１２Ｆの上部領域にＰ型ドーパントを添加することによりウェル１１１２Ｆ内のＬＤＤ領域１１１５Ｆを形成する。
図１１Ｇは、本開示のいくつかの実施例に係る製造工程中の集積回路１１００の断面図である。図１１Ｇは、図１１Ｆと比較して、集積回路１１００を通過した膜が積層された複数の接触部材を描いている。第１組の接触部材（バイアス接触部材１１１８Ａ、バイアス接触部材１１１８Ｂ及びバイアス接触部材１１１８Ｃ）は第１ＩＬＤ膜１１１４、半導体材料層１１１２及び第２酸化物層１１１０を延伸して貫通し、下向きにバイアスパッドまで延伸する。バイアス接触部材１１１８Ａは、バイアスパッド１１０８Ａと電気的に接続されている。バイアス接触部材１１１８Ｂは、バイアスパッド１１０８Ｂと電気的に接続されている。バイアス接触部材１１１８Ｃは、バイアスパッド１１０８Ｃと電気的に接続されている。バイアスパッド１１０８Ｂは、第１トランジスタ１１０３Ａ全体の下方に位置している。バイアスパッド１１０８Ｃは、第２トランジスタの下に位置している。
第１トランジスタ１１０３Ａのトランジスタ接触部材は、ＬＤＤ領域１１１５Ａに電気的に接続されたドレイントランジスタ１１１６Ｄと、ゲート電極１１４Ｇ１に電気的に接続されたゲート接触部材１１１６Ｇと、第１トランジスタ１１０３Ａのウェル１１１２ＣにおけるＬＤＤ領域１１５Ｂ、１１１５Ｃに電気的に接続されたのソース接触部材１１１６Ｓ１と、を有している。第２トランジスタ１１０３Ｂはドレイントランジスタ１１１６Ｄ２を有し、それはＮドープウェル１１１２Ｄ内の第１ＩＬＤ膜１１１４及びＬＤＤ領域１１５Ｄを延伸して貫通する。ゲート接触部材１１１６Ｇ２は、第１ＩＬＤ膜を貫通して、電極１１１４Ｇ２まで下方に延びている。ソース接触部材１１１６Ｓ２は、第１ＩＬＤ膜１１１４を貫通して、ウェル１１１２Ｆ内のＬＤＤ領域１１５Ｅ及びＬＤＤ領域１１１５Ｆまで延在している。いくつかの実施例によれば、バイアス接触部材は傾斜接触部材の開口と充填接触部材の開口のための単独の操作で製造される。トランジスタ接触部材及びバイアス接触部材の形成は方法１４０における操作１６４の実行に対応し、前記のとおりである。
図１１Ｈは、いくつかの実施例に係る集積回路１１００の断面図である。図１１Ｇに比べて、図１１Ｈは接触部材の間の相互接続構造の第１部分を示す。導電配線１１２４Ａは、第１のＩＬＤ膜の上面において、第１のトランジスタ１１０３Ａのバイアス接触部材１１１８Ｂからドレイン接触部材１１１６Ｄ１まで延在している。同様に、導電線１１２４Ｂは第２トランジスタ１１０３Ｂのソース接触部材１１１６Ｓ２からバイアス接触部材１１１８Ｃに延伸する。したがって、トランジスタの動作トリガキャリアはソーストランジスタとドレイントランジスタとの間のチャネル領域を介して移動し、かつトランジスタが動作する時、トランジスタの下方のバイアスパッドに電圧又は電荷を印加して記憶する。導電線１１２４Ａ及び１１２４Ｂはブリッジとして機能し、集積回路内の付加的なトランジスタ又はロジック素子がない場合にバイアスパッドの操作を促進する。ＩＬＤ層１１１７の上方に堆積されたＩＬＤ層１１１９には、導電線１１２４Ａ、１１２４Ｂが位置している。
図１２Ａ～図１２Ｄは、いくつかの実施例に係る製造工程中の集積回路の断面図である。
図１２Ａは、本開示の実施例に係る集積回路１２００の断面図である。集積回路１２００において、第１酸化物層１２０６は基板１２０４の上方に堆積される。集積回路１２００において、第１セル１２０１Ａは第１酸化物層の薄化を行い、集積回路の第２セル１２０１Ｂはマスク材料層１２０５により第１酸化物層の薄化から保護される。第１の酸化物層１２０６の上面には、材料１２０５が堆積している必要がある。第１セル１２０１Ａにおいて、第１上面部分１２０６Ｔ１及び第２上面部分１２０６Ｔ２はマスク材料１２０５の開口を介して露出する。第１の上面部１２０６Ｔ１は、第１のトランジスタ１２０３Ａに対応する。第２の上面部１２０６Ｔ２は、第２のトランジスタ１２０３Ｂの下方の酸化物層の一部に相当する。エッチングプロセスを用いて第１表面部分１２０６Ｔ１及び第２上面部分１２０６Ｔ２をエッチングすることにより第１酸化物層の薄化を行い、例えば従来の方法１４０の選択可能な操作１４４に記載のとおりである。
図１２Ｂは、いくつかの実施例に係る集積回路１２２０の断面図である。集積回路１２２０は、図１２Ａに示した集積回路１２００と同様の構成および機能を有する素子と同一の識別番号を有する。次に、集積回路１２２０と集積回路１２００との相違点について説明する。集積回路１２２０において、方法１４０の操作１４４に基づいて、第１トランジスタ１２０３Ａのみが第１上面部分１２０６Ｔ１を露出させることにより第１酸化物の薄化を行い、前記のとおりである。第２のトランジスタ１２０３Ｂの第１の酸化物層１２０６は、マスク材１２０５によって第１の酸化物の薄膜化の影響から保護される。
図１２Ｃは、本開示のいくつかの実施例に係る集積回路１２４０の断面図である。集積回路１２４０において、集積回路１２００と類似する構造及び機能を有する素子は同じ識別番号を有する。第１の酸化物層１２０６の上には、バイアス用のパッド材料１２０８が堆積している。マスク材層１２０７は、バイアス用パッド材１２０８の層上に成膜されている。マスク材層１２０７の開口は、第１のトランジスタ１２０３Ａおよび第２のトランジスタ１２０３Ｂのバイアス層材料部１２０８Ｔ１、１２０２Ｔ２に対応する。バイアスパッド材料層１２０８の薄化は、方法１４０における上記選択可能な動作１４８に従って行われる。一般的に、バイアスパッド材料層の薄化は水性エッチング剤を用いてエッチングするか、又はドライエッチングプロセス又はプラズマエッチングプロセスにより実行される。バイアス層の薄化に伴う化学反応と他の考え因子の更なる詳細については、従来方法１４０の操作１４８について説明した。
図１２Ｄは、本開示の実施例に係る集積回路１２６０の断面図である。集積回路１２６０の集積回路１２４０と同様の構成または機能を有する素子は、同一の識別参照を有する。マスク材１２０７は、バイアスパッド材料層１２０８の上方に位置する。マスク材料１２０７は１２０３Ｂの断面領域におけるバイアスパッド材料層１２０８を覆うが、マスク材料１２０７における開口は第１トランジスタ１２０３Ａのカバー領域におけるバイアス層材料部分１２０８Ｔ１を露出する。いくつかの実施例によれば、集積回路セルにおけるＰＭＯＳトランジスタの下方のバイアスパッド材料層が露出されて薄化を行い、大部分のトランジスタにおいて、それがマスク材料で保護される。いくつかの実施例において、ＮＭＯＳトランジスタの下方のバイアスパッド材料層が露出されて薄化を行い、ＰＭＯＳトランジスタがマスク材料で保護される。
本開示の一側面は、基板の上方に位置する埋め込み酸化物層と、埋め込み酸化物層の上方に位置し、複数のドープ領域を含む半導体材料層と、ゲート電極及び複数のドープ領域を含むトランジスタと、半導体材料層に位置する分離領域と、半導体材料層及びゲート電極の上方に位置する層間誘電体（ＩＬＤ）材料と、ＩＬＤ材料及び分離領域を延伸して貫通し、埋め込み酸化物層に達する第１バイアス接触部材と、第１バイアス接触部材を介して埋め込み酸化物層に電気的に接続される相互接続構造と、を備える半導体デバイスに関する。いくつかの実施例において、半導体デバイスは、埋め込み酸化物層に位置し、導電性材料を含む第１バイアスパッドを更に備える。いくつかの実施例において、第１バイアス接触部材は、分離構造により半導体材料層と分離され、前記分離構造は半導体材料層を延伸して貫通する。いくつかの実施例において、半導体デバイスは、埋め込み酸化物層内に位置する第２バイアスパッドを更に備え、第２バイアスパッドは、第２トランジスタと基板との間に位置し、第２バイアスパッドは、前記埋め込み酸化物層内でディープトレンチ分離構造（ＤＴＩ）により前記第１バイアスパッドと電気的に分離され、前記第２バイアスパッドは、第２バイアス接触部材を介して集積回路の相互接続構造に電気的に接続される。いくつかの実施例において、半導体デバイスは、第２トランジスタと、前記第２トランジスタの下方に位置するバイアスパッドと、前記第２バイアスパッドに電気的に接続される第２バイアス接触部材と、更に備え、前記第１バイアスパッドは、第１バイアスパッドの厚さを有し、かつ前記第２バイアスパッドは、前記第１バイアスパッドの厚さよりも小さい第２バイアスパッドの厚さを有する。いくつかの実施例では、前記半導体材料層において、前記第１バイアス接触部材及び前記第２バイアス接触部材はそれぞれ前記半導体材料層における分離構造により前記半導体材料層と分離される。いくつかの実施例において、半導体デバイスは、前記ＩＬＤ材料、前記半導体材料層及び前記埋め込み酸化物層を延伸して貫通し、前記基板に到達し、かつ前記ＩＬＤ材料の上方の集積回路の相互接続構造に電気的に接続される第２バイアス接触部材を更に備える。半導体デバイスのいくつかの実施例において、第２バイアス接触部材はディープトレンチ分離構造（ＤＴＩ）により半導体材料層と分離される。いくつかの実施例において、半導体デバイスは、分離領域を延伸して貫通する複数の柱型バイアス接触部材を更に備える。いくつかの実施例において、第１バイアス接触部材は、集積回路の分離領域を延伸して貫通しかつ第１バイアスパッドに電気的に接続されるバー型バイアス接触部材を更に備える。いくつかの実施例において、分離領域は集積回路の第１トランジスタ全体に沿って延伸する。いくつかの実施例において、第１バイアスパッドは相互接続構造により電圧源に電気的に接続される。
本開示の一側面は、基板の上方に位置する埋め込み酸化物層と、前記埋め込み酸化物層の上方に位置する半導体材料層と、前記半導体材料層に位置するソースウェル及びドレインウェルを有するトランジスタと、前記ソースウェルと前記基板との間の前記埋め込み酸化物層内に位置する第１バイアスパッドと、前記ドレインウェルと前記基板との間の前記埋め込み酸化物層内に位置する第２バイアスパッドと、第１ディープトレンチ分離構造（ＤＴＩ）リングであって、前記第１バイアスパッドは、前記埋め込み酸化物層内で前記第１ＤＴＩリングに囲まれる第１ディープトレンチ分離構造ＤＴＩリングと、第２ＤＴＩリングであって、前記埋め込み酸化物層内で前記第２バイアスパッドを取り囲み、前記第１ＤＴＩリングと前記第２ＤＴＩリングは、中央ＤＴＩセグメントを共有する第２ＤＴＩリングと、を備える半導体デバイスに関する。いくつかの実施例において、第１バイアスパッドと第２バイアスパッドは異なる電圧を受信するように配置される。いくつかの実施例において、トランジスタは中央ＤＴＩ部と層間誘電体（ＩＬＤ）材料との間に位置する。
本開示のいくつかの側面は、埋め込み酸化物層の誘電体材料で第１バイアスパッドを取り囲むことと、前記第１バイアスパッドの上方の半導体材料層にドーパントを添加することと、前記半導体材料層の上面の上方にゲート誘電体材料及びゲート電極材料を堆積することと、前記半導体材料層の上方のゲート電極を分離するように、前記ゲート誘電体材料及び前記ゲート電極材料をエッチングすることと、前記ゲート電極と前記半導体材料層の上方に層間誘電体（ＩＬＤ）材料を堆積することと、下向きに前記第１バイアスパッドに達する少なくとも一つのバイアス接触部材開口をエッチングすることと、バイアス接触部材材料で前記少なくとも一つのバイアス接触部材開口を充填することと、少なくとも一つのバイアス接触部材を前記半導体デバイスの相互接続構造に電気的に接続することと、を含む半導体デバイスの製造方法に関する。該方法のいくつかの実施例において、酸化物層を埋め込む誘電体材料で第１バイアスパッドを取り囲むことは、基板の上方に第１酸化物層を堆積することと、第１酸化物層の上方にバイアスパッド材料層を堆積することと、バイアスパッド材料層に第２酸化物層を堆積することと、第２酸化物層及びバイアスパッド材料層を貫通してディープトレンチ分離構造の開口をエッチングする操作と、誘電体材料でディープトレンチ分離構造の開口を充填し、ここで、ディープトレンチ分離構造は半導体材料層の一部を取り囲んで延伸する操作とにより第１バイアスパッドとバイアスパッド材料層の残りの部分を分離することと、を更に備える。いくつかの実施例において、半導体材料層にドーパントを添加することは、さらに、トランジスタのソースウェル及びドレインウェルにドーパントを添加することを含み、かつ基板接触部材開口をエッチングすることをさらに含み、該基板接触部材開口は第１ＩＬＤ膜から基板に下向きに達し、又、導電性材料で基板接触部材開口を充填する。いくつかの実施例において、該方法はさらに、誘電体材料で埋め込み酸化物層内の第２バイアスパッドを囲み、該第２バイアスパッドは第１バイアスパッドとは異なるトランジスタの下方に位置することを備える。いくつかの実施例において、第１バイアスパッドは、第１バイアスパッドの厚さを有し、かつ第２バイアスパッドは第２バイアスパッドの厚さを有し、かつ該方法はさらに、第１バイアスパッドの厚さを第２バイアスパッドの厚さと異なるように修正することを備える。
以上はいくつかの実施例の特徴を概説し、それにより当業者は本開示の各態様をよりよく理解することができる。当業者であれば理解すべきことは、彼らは本開示を設計するか又は他のプロセス及び構造を修正することにより本明細書に紹介された実施例の同じ目的及び／又は本明細書に紹介された実施例の同じ利点の基礎を実現することができることを理解すべきである。当業者であれば、このような同等の構造は本開示の精神及び範囲から逸脱せず、かつそれらは本開示の精神及び範囲から逸脱することなく本明細書において様々な変更、置換及び変更を行うことができることを認識すべきである。
例１は、基板の上方に位置する埋め込み酸化物層と、前記埋め込み酸化物層の上方に位置し、複数のドープ領域を含む半導体材料層と、ゲート電極及び前記複数のドープ領域を含むトランジスタと、前記半導体材料層に位置する分離領域と、前記半導体材料層及び前記ゲート電極の上方に位置する層間誘電体（ＩＬＤ）材料と、前記ＩＬＤ材料及び前記分離領域を延伸して貫通し、前記埋め込み酸化物層に達する第１バイアス接触部材と、前記第１バイアス接触部材を介して前記埋め込み酸化物層に電気的に接続される相互接続構造と、を備える半導体デバイスである。
例２は、前記埋め込み酸化物層に位置し、導電性材料を含む第１バイアスパッドを更に備える例１に記載の半導体デバイスである。
例３は、前記埋め込み酸化物層内に位置する第２バイアスパッドを更に備え、前記第２バイアスパッドは、第２トランジスタと前記基板との間に位置し、前記第２バイアスパッドは、前記埋め込み酸化物層内でディープトレンチ分離構造（ＤＴＩ）により前記第１バイアスパッドと電気的に分離され、前記第２バイアスパッドは、第２バイアス接触部材を介して前記半導体デバイスの相互接続構造に電気的に接続される例２に記載の半導体デバイスである。
例４は、前記半導体材料層において、前記第１バイアス接触部材及び前記第２バイアス接触部材はそれぞれ前記半導体材料層における分離構造により前記半導体材料層と分離される例３に記載の半導体デバイスである。
例５は、前記第１バイアスパッドは、前記相互接続構造により電圧源に電気的に接続される例２に記載の半導体デバイスである。
例６は、前記第１バイアス接触部材は、分離構造により前記半導体材料層と分離され、前記分離構造は前記半導体材料層を延伸して貫通する例１に記載の半導体デバイスである。
例７は、第２トランジスタと、前記第２トランジスタの下方に位置するバイアスパッドと、前記第２バイアスパッドに電気的に接続される第２バイアス接触部材と、更に備え、前記第１バイアスパッドは、第１バイアスパッドの厚さを有し、かつ前記第２バイアスパッドは、前記第１バイアスパッドの厚さよりも小さい第２バイアスパッドの厚さを有する例１に記載の半導体デバイスである。
例８は、前記ＩＬＤ材料、前記半導体材料層及び前記埋め込み酸化物層を延伸して貫通し、前記基板に到達し、かつ前記ＩＬＤ材料の上方の前記半導体デバイスの相互接続構造に電気的に接続される第２バイアス接触部材を更に備える例１に記載の半導体デバイスである。
例９は、前記第２バイアス接触部材はディープトレンチ分離構造（ＤＴＩ）により前記半導体材料層と分離される例８に記載の半導体デバイスである。
例１０は、前記分離領域を延伸して貫通する複数の柱型バイアス接触部材を更に備える例１に記載の半導体デバイスである。
例１１は、前記分離領域は前記半導体デバイスの集積回路の第１トランジスタ全体に沿って延伸する例１０に記載の半導体デバイスである。
例１２は、前記第１バイアス接触部材はさらに、前記半導体デバイスの分離領域を延伸して貫通しかつ前記第１バイアスパッドに電気的に接続されるバー型バイアス接触部材を備える例１に記載の半導体デバイスである。
例１３は、基板の上方に位置する埋め込み酸化物層と、前記埋め込み酸化物層の上方に位置する半導体材料層と、前記半導体材料層に位置するソースウェル及びドレインウェルを有するトランジスタと、前記ソースウェルと前記基板との間の前記埋め込み酸化物層内に位置する第１バイアスパッドと、前記ドレインウェルと前記基板との間の前記埋め込み酸化物層内に位置する第２バイアスパッドと、第１ディープトレンチ分離構造ＤＴＩリングであって、前記第１バイアスパッドは、前記埋め込み酸化物層内で前記第１ＤＴＩリングに囲まれる第１ディープトレンチ分離構造ＤＴＩリングと、第２ＤＴＩリングであって、前記埋め込み酸化物層内で前記第２バイアスパッドを取り囲み、前記第１ＤＴＩリングと前記第２ＤＴＩリングは、中央ＤＴＩセグメントを共有する第２ＤＴＩリングと、を備える半導体デバイスである。
例１４は、第１電圧源及び第２電圧源を有し、ここで、前記第１バイアスパッドは前記第１電圧源に電気的に接続され、かつ前記第２バイアスパッドは前記第２電圧源に電気的に接続され、ここで、前記第１電圧源及び前記第２電圧源は異なる電圧を有する例１３に記載の半導体デバイスである。
例１５は、前記トランジスタは前記中央ＤＴＩ部と層間誘電体（ＩＬＤ）材料との間に位置する例１３に記載の半導体デバイスである。
例１６は、誘電体材料で第１バイアスパッドを取り囲むことと、前記第１バイアスパッドの上方の半導体材料層にドーパントを添加することと、前記半導体材料層の上面の上方にゲート誘電体材料及びゲート電極材料を堆積することと、前記半導体材料層の上方の第１ゲート電極を分離するように、前記ゲート誘電体材料及び前記ゲート電極材料をエッチングすることと、前記第１ゲート電極と前記半導体材料層の上方に層間誘電体（ＩＬＤ）材料を堆積することと、下向きに前記第１バイアスパッドに達する少なくとも一つのバイアス接触部材開口をエッチングすることと、バイアス接触部材材料で前記少なくとも一つのバイアス接触部材開口を充填することと、少なくとも一つのバイアス接触部材を前記半導体デバイスの相互接続構造に電気的に接続することと、を含む半導体デバイスの製造方法である。
例１７は、酸化物層を埋め込む誘電体材料で第１バイアスパッドを取り囲むことは、基板の上方に第１酸化物層を堆積することと、第１酸化物層の上方にバイアスパッド材料層を堆積することと、バイアスパッド材料層に第２酸化物層を堆積することと、第２酸化物層及びバイアスパッド材料層を貫通してディープトレンチ分離構造の開口をエッチングする操作と、誘電体材料でディープトレンチ分離構造の開口を充填し、ここで、ディープトレンチ分離構造は半導体材料層の一部を取り囲んで延伸する操作とにより第１バイアスパッドとバイアスパッド材料層の残りの部分を分離することと、を更に備える例１６に記載の半導体デバイスの製造方法である。
例１８は、半導体材料層にドーパントを添加することは、さらに、トランジスタのソースウェル及びドレインウェルにドーパントを添加することと、基板接触部材開口をエッチングし、該基板接触部材開口は第１ＩＬＤ材料から基板に下向きに達することと、導電性材料で基板接触部材開口を充填することと、を備える例１６に記載の半導体デバイスの製造方法である。
例１９は、前記ゲート誘電体材料及び前記ゲート電極材料をエッチングすることはさらに前記半導体材料層の上方の第２ゲート電極を分離することを含み、かつ前記方法はさらに、誘電体材料で第２バイアスパッドを囲み、前記第２バイアスパッドは前記第２ゲート電極の下方に位置することとを含む例１６に記載の半導体デバイスの製造方法である。
例２０は、前記第１バイアスパッドは第１バイアスパッドの厚さを有し、かつ前記第２バイアスパッドは第２バイアスパッドの厚さを有し、かつ前記方法はさらに、前記第１バイアスパッドの厚さを前記第２バイアスパッドの厚さと異なるように修正することを備える例１６に記載の半導体デバイスの製造方法である。

Claims (10)

  1. 基板の上方に位置する埋め込み酸化物層と、
    前記埋め込み酸化物層の上方に位置し、複数のドープ領域を含む半導体材料層と、
    ゲート電極及び前記複数のドープ領域を含むトランジスタと、
    前記半導体材料層に位置する分離領域と、
    前記半導体材料層及び前記ゲート電極の上方に位置する層間誘電体ＩＬＤ材料と、
    前記ＩＬＤ材料及び前記分離領域を延伸して貫通し、前記埋め込み酸化物層に達する第１バイアス接触部材と、
    前記第１バイアス接触部材を介して前記埋め込み酸化物層に電気的に接続される相互接続構造と、を備える半導体デバイス。
  2. 前記埋め込み酸化物層に位置し、導電性材料を含む第１バイアスパッドを更に備える請求項１に記載の半導体デバイス。
  3. 前記埋め込み酸化物層内に位置する第２バイアスパッドを更に備え、
    前記第２バイアスパッドは、第２トランジスタと前記基板との間に位置し、
    前記第２バイアスパッドは、前記埋め込み酸化物層内でディープトレンチ分離構造ＤＴＩにより前記第１バイアスパッドと電気的に分離され、
    前記第２バイアスパッドは、第２バイアス接触部材を介して前記半導体デバイスの相互接続構造に電気的に接続される請求項２に記載の半導体デバイス。
  4. 前記半導体材料層において、前記第１バイアス接触部材及び前記第２バイアス接触部材はそれぞれ前記半導体材料層における分離構造により前記半導体材料層と分離される請求項３に記載の半導体デバイス。
  5. 前記第１バイアスパッドは、前記相互接続構造により電圧源に電気的に接続される請求項２に記載の半導体デバイス。
  6. 前記第１バイアス接触部材は、分離構造により前記半導体材料層と分離され、前記分離構造は前記半導体材料層を延伸して貫通する請求項１に記載の半導体デバイス。
  7. 第２トランジスタと、前記第２トランジスタの下方に位置するバイアスパッドと、前記第２バイアスパッドに電気的に接続される第２バイアス接触部材と、更に備え、
    前記第１バイアスパッドは、第１バイアスパッドの厚さを有し、かつ前記第２バイアスパッドは、前記第１バイアスパッドの厚さよりも小さい第２バイアスパッドの厚さを有する請求項１に記載の半導体デバイス。
  8. 前記ＩＬＤ材料、前記半導体材料層及び前記埋め込み酸化物層を延伸して貫通し、前記基板に到達し、かつ前記ＩＬＤ材料の上方の前記半導体デバイスの相互接続構造に電気的に接続される第２バイアス接触部材を更に備える請求項１に記載の半導体デバイス。
  9. 基板の上方に位置する埋め込み酸化物層と、
    前記埋め込み酸化物層の上方に位置する半導体材料層と、
    前記半導体材料層に位置するソースウェル及びドレインウェルを有するトランジスタと、
    前記ソースウェルと前記基板との間の前記埋め込み酸化物層内に位置する第１バイアスパッドと、
    前記ドレインウェルと前記基板との間の前記埋め込み酸化物層内に位置する第２バイアスパッドと、
    第１ディープトレンチ分離構造ＤＴＩリングであって、前記第１バイアスパッドは、前記埋め込み酸化物層内で前記第１ＤＴＩリングに囲まれる第１ディープトレンチ分離構造ＤＴＩリングと、
    第２ＤＴＩリングであって、前記埋め込み酸化物層内で前記第２バイアスパッドを取り囲み、前記第１ＤＴＩリングと前記第２ＤＴＩリングは、中央ＤＴＩセグメントを共有する第２ＤＴＩリングと、を備える半導体デバイス。
  10. 誘電体材料で第１バイアスパッドを取り囲むことと、
    前記第１バイアスパッドの上方の半導体材料層にドーパントを添加することと、
    前記半導体材料層の上面の上方にゲート誘電体材料及びゲート電極材料を堆積することと、
    前記半導体材料層の上方の第１ゲート電極を分離するように、前記ゲート誘電体材料及び前記ゲート電極材料をエッチングすることと、
    前記第１ゲート電極と前記半導体材料層の上方に層間誘電体ＩＬＤ材料を堆積することと、
    下向きに前記第１バイアスパッドに達する少なくとも一つのバイアス接触部材開口をエッチングすることと、
    バイアス接触部材材料で前記少なくとも一つのバイアス接触部材開口を充填することと、
    少なくとも一つのバイアス接触部材を前記半導体デバイスの相互接続構造に電気的に接続することと、を含む半導体デバイスの製造方法。





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