CN113451145A - 共极半导体装置的制备方法和共极半导体装置 - Google Patents

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Abstract

本发明公开了一种共极半导体装置的制备方法和共极半导体装置，主要包括：在第一衬底表面制备第一键合导电材料层；在第二衬底表面制备器件材料层，包含远离第二衬底的第一电极层；在第一电极层表面制备第二键合导电材料层；将第二键合导电材料层和第一键合导电材料层进行键合形成键合导电层；图形化刻蚀器件材料层以获得含有至少两个半导体器件的器件层，其中，半导体器件包括由第一电极层经过图形化刻蚀而成的第一电极，各个半导体器件的第一电极之间通过键合导电层共极电连接。本发明可避免半导体器件尺寸过小而带来的键合导电层图形化后的黏附牢固性问题，以及键合导电层厚度所带来的电气连接性能问题，提高了半导体装置的集成度和可靠性。

Description

共极半导体装置的制备方法和共极半导体装置
技术领域
本发明涉及半导体制造技术领域，特别涉及一种共极半导体装置的制备方法和共极半导体装置。
背景技术
在传统半导体体系中，驱动电路以及由其驱动的功能器件(或装置)是分别设置于不同的晶圆或基板，或者分布在同一晶圆或基板的不同区域位置，依靠相关接线实现驱动电路和功能器件(或装置)之间的电气功能相关连接。此类接线可能因为长度及距离问题而产生较多的阻抗及电磁干扰，影响能耗和信号传输。同时，因为接线距离较长以及传统分立器件式集成方案中器件分布区域较大，进而还面临着继续微缩化和高密度集成的困难和挑战。
专利文献TW201724442A中提供了一种金属键合式集成方案。该方案在驱动晶圆端和目标器件端进行金属镀膜，然后将两者通过高温金属键合互联到一起的方案将驱动晶圆和目标器件(功能性器件或装置)进行集成，解决了驱动晶圆和目标器件之间接线距离过长的问题，并且目标器件堆叠在驱动晶圆上，进而缩小了芯片面积，使得半导体集成电路能够继续萎缩化合高密度集成。其中一种示例如图1所示，包括驱动晶圆120、驱动电路140、功能性器件或装置150、金属键合层170。其中，驱动电路140设置于驱动晶圆120中，驱动电路140可包括不同类型驱动装置，如场效晶体管、薄膜晶体管、高电子迁移率晶体管等一种或几种的组合。功能性器件或装置150位于驱动晶圆120上，并且金属键合层170设置于功能性器件或装置150和驱动晶圆120之间。其中，功能性器件或装置150包括多个器件160，器件160可以是光电子晶粒，如发光二极管晶粒、激光器晶粒、微机电系统晶粒等，金属键合层170包括多个键合金属垫180，多个键合金属垫180呈整列排列并且多个键合金属垫180之间在空间和电气上彼此相互隔离，键合金属垫180可包括一种或多种电气材料，例如金、镍、锡、铜及其合金如金锡等。器件160和键合金属垫180具备一一对应性，每个器件160和驱动晶圆120之间均设有一个金属垫180。
为完成图1所示的结构，在制备过程中，通过金属键合后，驱动端的键合金属垫180与器件160之间具备一一对应性，键合金属垫180之间彼此相互隔离，该方案在制备过程中，在整面金属键合时需要预留较大的金属刻蚀空间来完成键合金属与器件的一一对应隔离刻蚀，在图形化金属键合时需要极高的对准精度，而对准精度进一步限制了器件尺寸和集成密度。在键合金属刻蚀为键合金属垫180后，与其一一对应的器件160需要完成其中的一个电极的电气和物理连接，这需要一定的键合金属厚度(一方面，需要确保键合金属的横截面的电阻率的要求；另一方面，金属键合时往往涉及到共晶键合，为了形成稳定晶相以及抵消因为晶圆翘曲、表面粗糙和共晶体渗透而影响器件的可靠性，也需要键合金属的一定厚度)，而键合金属垫180的厚度又会限制集成器件尺寸，当器件尺寸减小到一定程度时，键合金属垫180会出现过大高宽比的金属柱形态，这对器件160的可靠性(包括粘附性和键合金属垫180本身的牢固性)产生了很大的挑战。另外，图1所示结构中，驱动电路140、键合金属垫180、器件160之间一一对应，若在其中某个位置的器件160坏损时将无备用的器件160进行替代，因此，该结构还存在对死点的接受度低，需要超高的良品率控制，导致整体的可靠性偏低的问题。
发明内容
有鉴于此，本发明提供一种共极半导体装置的制备方法和共极半导体装置，以解决上述一一对应的键合金属垫和器件在超高集成度或超小器件尺寸下的可靠性问题。
本发明的技术方案是这样实现的：
一种共极半导体装置的制备方法，包括：
提供第一衬底，在所述第一衬底的表面制备第一键合导电材料层；
提供第二衬底，并在所述第二衬底表面制备器件材料层，所述器件材料层至少包含远离所述第二衬底的第一电极层；
在所述第一电极层的表面制备第二键合导电材料层；
将所述第二键合导电材料层和所述第一键合导电材料层进行键合形成键合导电层；
对所述器件材料层从所述第二衬底一侧进行图形化刻蚀以获得含有至少两个半导体器件的器件层，其中，所述半导体器件包括由所述第一电极层经过图形化刻蚀而成的第一电极，所述至少两个半导体器件的第一电极之间通过所述键合导电层共极电连接。
进一步，所述第一衬底的表面包含有电连接于驱动电路的驱动触点；
所述第一键合导电材料层形成于包含有所述驱动触点的表面；
在垂直于所述第一衬底的表面方向上，所述半导体器件与所述驱动触点之间相互避让；
所述方法还包括：
通过图形化刻蚀，将所述键合导电层从所述驱动触点的表面去除或在所述驱动触点的表面形成隔离围栏，以断开所述键合导电层和所述驱动触点之间的电接触。
进一步，所述器件材料层还包含靠近所述第二衬底的第二电极层；
所述半导体器件还包括由所述第二电极层经过图形化刻蚀而成的第二电极；
所述方法还包括：
将所述器件层中的至少一个半导体器件的第二电极与所述驱动触点进行桥接。
进一步，所述的通过图形化刻蚀，将所述键合导电层从所述驱动触点的表面去除或在所述驱动触点的表面形成隔离围栏，以断开所述键合导电层和所述驱动触点之间的电接触，包括：
在所述第一衬底的表面形成第一键合导电材料层之后，通过图形化刻蚀，将所述第一键合导电材料层从所述驱动触点的表面去除或在所述驱动触点的表面形成隔离围栏，以断开所述第一键合导电材料层和所述驱动触点之间的电接触；
在形成第二键合导电材料层之后，通过图形化刻蚀，以去除对应于所述驱动触点位置处的第二键合导电材料层；
采用对准键合将所述第二键合导电材料层和所述第一键合导电材料层进行键合形成与所述驱动触点之间断开电接触的所述键合导电层；
或者，
在对所述器件材料层进行图形化刻蚀以获得所述器件层之后，对处于所述驱动触点上的所述键合导电层通过图形化刻蚀进行去除或在所述驱动触点的表面形成隔离围栏，以断开所述键合导电层和所述驱动触点之间的电接触。
进一步，所述的将所述器件层中的至少一个半导体器件的第二电极与所述驱动触点进行桥接，包括：
在断开所述键合导电层和所述驱动触点之间的电接触之后，在所述键合导电层的靠近所述驱动触点的侧壁以及所述至少一个半导体器件的第一电极的侧壁制备绝缘保护层；
在所述绝缘保护层上制备电连接于所述第二电极和所述驱动触点的桥接层。
进一步，在将所述第二键合导电材料层和所述第一键合导电材料层进行键合之后，并在对所述器件材料层从所述第二衬底一侧进行图形化刻蚀之前，所述方法还包括：
去除所述第二衬底。
进一步，在对所述器件材料层从所述第二衬底一侧进行图形化刻蚀以获得含有至少两个半导体器件的器件层的同时，所述方法还包括：
对所述第二衬底和所述器件材料层共同进行图形化刻蚀，并在形成所述器件层的同时由所述第二衬底经过图形化刻蚀形成微结构承载层。
进一步，所述方法还包括：
对所述微结构承载层进行图形化刻蚀以在所述微结构承载层中形成微结构。
进一步，在去除所述第二衬底之后，并在对所述器件材料层进行图形化刻蚀之前，所述方法还包括：
在所述器件材料层上继续键合形成由至少两层器件材料层所构成的堆叠结构；
在对所述器件材料层进行图形化刻蚀以获得器件层的同时，所述方法还包括：
对所述堆叠结构进行图形化刻蚀，以形成器件堆叠层，所述器件堆叠层中包含所述器件层以及堆叠于所述器件层上其他器件层。
一种共极半导体装置，包括：
第一衬底；
键合导电层，所述键合导电层位于所述第一衬底的表面，所述键合导电层由形成于所述第一衬底的表面的第一键合导电材料层和一第二键合导电材料层键合形成；
器件层，所述器件层位于所述键合导电层上，所述器件层含有至少两个半导体器件，所述至少两个半导体器件的第一电极之间通过所述键合导电层共极电连接；其中，
所述器件层由一器件材料层从一第二衬底一侧进行图形化刻蚀而成，所述器件材料层形成于所述第二衬底表面，所述器件材料层至少包含远离所述第二衬底的第一电极层，所述第二键合导电材料层形成于所述第一电极层的表面，所述半导体器件包括由所述第一电极层经过图形化刻蚀而成的所述第一电极。
从上述方案可以看出，本发明的共极半导体装置的制备方法和共极半导体装置中，第一电极共极，不需要键合导电层与第一电极(半导体器件)之间一一对应，避免了因半导体器件尺寸过小带来的键合导电层(键合金属)图形化后黏附的牢固性问题，以及受到键合金属厚度影响带来的电气连接性能问题，如电流扩散及散热的均匀性问题，提高集成度和可靠性。本发明中，半导体器件的第一电极共极，第二电极可同时桥接在同一个驱动触点，实现了多个半导体器件并联而具有同一功能，最大程度保证了其中某个单一半导体器件失效后带来的装置整体的失效问题，提高了装置整体的可靠性。另外，本发明中，通过通孔方式能够减小半导体器件间距，采用小尺寸的通孔，并且无需将键合导电层完全隔断，进而实现了同尺寸器件条件下的更大有源区面积或者更高集成度。采用本发明的方法，可自由定义触点接触方式，可自由采用共极或非共极桥接，并且半导体器件之间的串并联方案更加便利。
附图说明
图1为现有技术的金属键合式集成方案的结构示意图；
图2为本发明实施例的共极半导体装置的制备方法流程示意图；
图3A～图3H为采用本发明实施的共极半导体装置的制备方法的器件剖面结构演化过程示意图；
图4为本发明实施例中的半导体器件和驱动触点之间在垂直于第一衬底表面的方向的分布示意图；
图5为本发明实施例中的一种桥接连接结构；
图6为本发明实施例中在垂直于第一衬底表面的方向的驱动触点和半导体器件之间的桥接结构示意图；
图7为本发明实施例中在垂直于键合导电层表面的方向的结构示意图；
图8为本发明实施例中关于隔离围栏的结构示意图。
附图中，各标号所代表的部件名称如下：
120、驱动晶圆
140、驱动电路
150、功能性器件或装置
160、器件
170、金属键合层
180、键合金属垫
101、第一衬底
102、第一键合导电材料层
103、驱动触点
201、第二衬底
202、器件材料层
2021、第一电极层
2022、第二电极层
203、第二键合导电材料层
204、半导体器件
2041、第一电极
2042、第二电极
301、键合导电层
302、通孔
401、绝缘保护层
402、桥接层
501、隔离围栏
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。
如图2所示，本发明实施例的共极半导体装置的制备方法，主要包括以下步骤：
步骤1、提供第一衬底，在第一衬底的表面制备第一键合导电材料层；
步骤2、提供第二衬底，并在第二衬底表面制备器件材料层，器件材料层至少包含远离第二衬底的第一电极层；
步骤3、在第一电极层的表面制备第二键合导电材料层；
步骤4、将第二键合导电材料层和第一键合导电材料层进行键合形成键合导电层；
步骤5、对器件材料层从第二衬底一侧进行图形化刻蚀以获得含有至少两个半导体器件的器件层，其中，半导体器件包括由第一电极层经过图形化刻蚀而成的第一电极，至少两个半导体器件的第一电极之间通过键合导电层共极电连接。
在本发明实施例的共极半导体装置的制备方法实现了各个半导体器件的第一电极之间通过键合导电层共极连接，这种结构不需要对其中的第一电极和键合导电层进行一一对应，因此，无需针对这种一一对应而对键合导电层进行相应的图形化刻蚀，从而避免了由于半导体器件尺寸过小而带来的键合导电层图形化后的黏附牢固性问题，以及键合导电层厚度所带来的诸如电流扩散以及散热均匀性等电气连接性能问题，提高了半导体装置的集成度和可靠性。
在可选实施例中，第一衬底的表面包含有电连接于驱动电路的驱动触点；第一键合导电材料层形成于包含有驱动触点的表面；在垂直于第一衬底的表面方向上，半导体器件与驱动触点之间相互避让，即驱动触点的正上方不布置半导体器件，半导体器件布置在除驱动触点正上方以外的其他位置，例如半导体器件布置在驱动触点的斜上方一侧，也可以围绕驱动触点排布。在该可选实施例中，共极半导体装置的制备方法还可进一步包括：
步骤6、通过图形化刻蚀，将键合导电层从驱动触点的表面去除或在驱动触点的表面形成隔离围栏，以断开键合导电层和驱动触点之间的电接触。
其中，在实际场景中，驱动触点的尺寸很小，仅通过通孔即可以暴露出驱动触点，所以步骤6的过程就是将驱动触点上方的键合导电层中进行通孔的制备，以将驱动触点通过通孔从键合导电层中暴露出来。本发明实施例中，采用通孔方式的图形化刻蚀能够减小半导体器件之间的间距，由于通孔尺寸小并且形成通孔后的键合导电层并未如现有技术中的与第一电极之间进行一一对应而被完全隔断，所以可实现同尺寸半导体器件条件下的更大有源区面积或者半导体器件的更高的集成度。
在可选实施例中，器件材料层还包含靠近第二衬底的第二电极层；半导体器件还包括由第二电极层经过图形化刻蚀而成的第二电极。在该可选实施例中，共极半导体装置的制备方法还可进一步包括：
步骤7、将器件层中的至少一个半导体器件的第二电极与驱动触点进行桥接。
在可选实施例中，驱动触点的数量为至少一个，各个半导体器件的第二电极可以分别一对一地桥接于不同的驱动触点，另外，同一个驱动触点同时桥接一个以上的半导体器件的第二电极，当同一个驱动触点同时桥接一个以上的半导体器件的第二电极时，实现了一个以上的半导体器件之间的并联，在并联状态下的一个以上的半导体器件能够实现同一个功能，进而在其中某个单一半导体器件失效后，其它未失效的半导体器件仍然能够完成相同的功能，从而避免了因为单一半导体器件失效而带来的整个共极半导体装置失效的问题，从而提高了共极半导体装置的可靠性。
在可选实施例中，步骤6包括：
步骤61、在执行步骤1后，即第一衬底的表面形成第一键合导电材料层之后，通过图形化刻蚀，将第一键合导电材料层从驱动触点的表面去除或在驱动触点的表面形成隔离围栏，以断开第一键合导电材料层和驱动触点之间的电接触；
步骤62、在执行步骤3后，即形成第二键合导电材料层之后，通过图形化刻蚀，以去除对应于驱动触点位置处的第二键合导电材料层；
以及，在步骤4中，采用对准键合将第二键合导电材料层和第一键合导电材料层进行键合形成与驱动触点之间断开电接触的键合导电层。
在该实施例中，通过分别执行对第一键合导电材料层的图形化刻蚀、对第二键合导电材料层的图形化刻蚀以及对准键合三个步骤实现驱动触点表面的键合导电层的去除，该过程对光刻和对准的工艺要求较高。
可替代的，在可选实施例中，步骤6可以包括以下过程：
在对器件材料层进行图形化刻蚀以获得器件层之后，对处于驱动触点上的键合导电层通过图形化刻蚀进行去除，以断开键合导电层和驱动触点之间的电接触。
该过程可以在步骤5之后进行，并且只需要一次光刻，不需要进行对准键合，相比于上述步骤61、步骤62以及步骤4中的对准键合三个步骤实现驱动触点表面的键合导电层的去除，更加简单并易于实现。
在可选实施例中，步骤7包括以下子步骤：
步骤71、在断开键合导电层和驱动触点之间的电接触之后，在键合导电层的靠近驱动触点的侧壁以及至少一个半导体器件的第一电极的侧壁制备绝缘保护层；
步骤72、在绝缘保护层上制备电连接于第二点极和驱动触点的桥接层，其中，桥接层与第一电极之间以及桥接层与键合导电层之间由绝缘保护层隔离，进而桥接层与第一电极和键合导电层之间实现绝缘，避免了第一电极和第二电极之间的短路。
在可选实施例中，若不需要保留第二衬底，则在完成步骤4的将第二键合导电材料层和所述第一键合导电材料层进行键合之后，并在执行步骤5的对器件材料层从第二衬底一侧进行图形化刻蚀之前，本发明实施例的共极半导体装置的制备方法还可进一步包括：
去除第二衬底。
在可选实施例中，若需要保留第二衬底以实现相关功能或结构，则在执行步骤5的对器件材料层从第二衬底一侧进行图形化刻蚀以获得含有至少两个半导体器件的器件层的同时，本发明实施例的共极半导体装置的制备方法还可进一步包括：
对第二衬底和所述器件材料层共同进行图形化刻蚀，并在形成器件层的同时由第二衬底经过图形化刻蚀形成微结构承载层。
其中，由于第二衬底是与器件材料层共同进行图形化刻蚀，所以在该可选实施例中，微结构承载层位于器件层的每个半导体器件上，并且微结构承载层与半导体器件一一对应。
进一步地，在完成制备微结构承载层后，在可选实施例中，本发明实施例的共极半导体装置的制备方法还进一步包括：
对微结构承载层进行图形化刻蚀以在微结构承载层中形成微结构。
其中，微结构包括微通孔、微型腔等。其中，微通孔的作用例如限制出光，微型腔的作用例如承载后续工艺中在微型腔中形成的其它材料或器件结构。
在不需要保留第二衬底的可选实施例中，进一步地，还可以在器件材料层上采用类似上述步骤2至步骤5的过程，在器件材料层上继续键合其它器件材料层，从而获得由至少两层器件材料层所构成的堆叠结构。具体地，在去除第二衬底之后，并在执行步骤5的对器件材料层进行图形化刻蚀之前，本发明实施例的共极半导体装置的制备方法还可进一步包括：
在器件材料层上继续键合形成由至少两层器件材料层所构成的堆叠结构。
在该步骤的基础上，在执行步骤5的对器件材料层进行图形化刻蚀以获得器件层的同时，本发明实施例的共极半导体装置的制备方法还包括：
对堆叠结构进行图形化刻蚀，以形成器件堆叠层，器件堆叠层中包含器件层以及堆叠于器件层上其他器件层。
以下结合半导体装置制备过程的具体实例，对本发明实施例的共极半导体装置的制备方法进行进一步说明。
步骤a1、如图3A所示，提供第一衬底101(驱动背板)，并在第一衬底101表面形成第一键合导电材料层102。
其中，第一衬底101中包含有TFT(Thin Film Transistor，薄膜晶体管)驱动电路、LTPS(Low Temperature Poly-Silicon，低温多晶硅)驱动电路、CMOS(ComplementaryMetal Oxide Semiconductor，互补金属氧化物半导体)集成电路驱动电路、HEMT(HighElectron Mobility Transistor，高迁移率晶体管)驱动电路中的一种或几种的混合驱动电路(图中未示出)。
其中，第一衬底101的表面包含有电连接于驱动电路的驱动触点103。第一键合导电材料层102形成于包含有驱动触点103的表面。
第一键合导电材料层102的材料可以为金属，如金、镍、锡、铟中的一种或多种的合金，第一键合导电材料层102的材料也包括非金属无机物，如氧化硅、氮化硅、氧化镁、氧化铝、氮化镓、砷化镓等单层或叠层半导体材料，第一键合导电材料层102的材料也可以包括有机类材料，如聚酰亚胺等，第一键合导电材料层102的材料也可以是金属、非金属无机物、有机物的一种或多种的结合。除键合功能外，第一键合导电材料层102可以具备导电、反射、散热等能力，并且第一键合导电材料层102可以是整面的，可以是图形化的，如果第一键合导电材料层102是图形化的，则图形化的第一键合导电材料层102中的开孔(通孔)位置、形状和大小需根据驱动触点103的位置、形状和大小而定。当采用氧化硅、氮化硅等非导电材料时，可在非导电材料膜层的上方或下方添加金属膜层实现第一键合导电材料层102的导电，此时，第一键合导电材料层102是一种由非导电膜层和导电膜层所构成的复合膜层。
其中，第一键合导电材料层102的制备可采用电镀、化学镀、PVD(Physical VaporDeposition，物理气相沉积)、溅射、蒸镀、ALD(Atomic layer deposition，原子层沉积)、薄膜涂覆、CVD(Chemical VaporDeposition，化学气相沉积)镀等方法实现。
步骤a2、如图3B所示，选择第二衬底201(晶圆衬底)，并在第二衬底201的表面制备出器件材料层202。
其中，第二衬底201的材料可以是第一代半导体材料、第二代半导体材料、第三代半导体材料，器件材料层202中包括可形成光电材料器件、激光类型器件、微机械器件、电力电子器件和功率射频器件等的功能材料层(薄膜)，其中，如图3B所示，在本发明实施例中，器件材料层202至少包括第一电极层2021和第二电极层2022，在器件材料层202中，除第一电极层2021和第二电极层2022以外的其他功能材料层未被示出，在图示所示实施例中，第二电极层2022位于器件材料层202中的靠近第二衬底201一侧，第一电极层2021位于器件材料层202中的远离第二衬底201一侧。例如，若器件材料层202为制备Micro-LED器件的材料层结构，则第一电极层2021可以为形成Micro-LED器件的N级的N型氮化镓层，第二电极层2022可以为形成Micro-LED器件的P级的P型氮化镓层。
其中，器件材料层202的制备工艺视所要制备的半导体器件以及所使用的材料而定。
步骤a3、如图3C所示，在第一电极层2021的表面制备第二键合导电材料层203。
其中，第二键合导电材料层203结构可包括与第一电极层2021之间形成相关电气互联的结构，如欧姆接触、肖特基接触等，同时第二键合导电材料层203的材料可以为金属，如金、镍、锡、铟中的一种或多种的合金，第二键合导电材料层203的材料也可以为非金属无机物，如氧化硅、氮化硅、氧化钛、氧化镁、氧化铝等单层或叠层半导体材料，第二键合导电材料层203的材料也可以为有机类材料，如聚酰亚胺等，第二键合导电材料层203的材料也可以为金属、非金属无机物、有机物的一种或多种的结合。除键合功能外，第二键合导电材料层203可以具备导电、反射、散热等能力，并且第二键合导电材料层203可以是整面的，也可以是图形化开孔的，如果第二键合导电材料层203是图形化的，则图形化的第二键合导电材料层203中的开孔(通孔)的位置、形状和大小需根据第一衬底101中的驱动触点103的位置、形状和大小而定。当采用氧化硅、氮化硅等非导电材料时，可在非导电材料膜层的上方或下方添加金属膜层实现第二键合导电材料层203的导电，此时，第二键合导电材料层203是一种由非导电膜层和导电膜层所构成的复合膜层。
其中，第二键合导电材料层203的制备可采用电镀、化学镀、PVD(Physical VaporDeposition，物理气相沉积)、溅射、蒸镀、ALD(Atomic layer deposition，原子层沉积)、薄膜涂覆、CVD(Chemical VaporDeposition，化学气相沉积)镀等方法实现。
步骤a4、如图3D所示，将第二键合导电材料层203和第一键合导电材料层102进行键合形成键合导电层301。
本步骤中，对于第一键合导电材料层102和/或第二键合导电材料层203是整面形成的，直接将第二键合导电材料层203和第一键合导电材料层102进行键合，如图3D所示。在其它实施例中，对于第一键合导电材料层102和第二键合导电材料层203都是图形化的，需要进行对准键合，以保证驱动触点103落在符合需求的范围内。
步骤a5、去除第二衬底201，如图3E所示。
第二衬底201的去除方法根据第二衬底201的材料而定，例如，针对蓝宝石材料衬底可以采用激光剥离去除，针对硅衬底、碳化硅、氮化镓、砷化镓衬底可采用化学药液去除或研磨去除，通过干法或湿法刻蚀使得第二电极层2022暴露，以便进行后续的关于第二电极(由第二电极层2022形成)的电气互联。
在可选实施例中，再次结合步骤a2至步骤a5，还可以在如图3E所示结构的基础上堆叠键合出多于一层的器件材料层堆叠结构。
步骤a6、如图3F所示，进行器件结构的制备。
其中，器件结构的制备过程可以包括对器件材料层202从第二衬底201(此时已被去除)一侧(即从第二电极层2022)进行图形化刻蚀，进而获得含有至少两个半导体器件204的器件层。半导体器件204至少包括第一电极2041和第二电极2042，其中，在器件结构的制备过程中，第一电极2041由第一电极层2021经过刻蚀形成，第二电极2042由第二电极层2022经过刻蚀形成。
步骤a6是在去除第二衬底201之后执行的实施例。在其他可选实施例中，可以不执行步骤a5的对第二衬底201的去除，而是将第二衬底201连同器件材料层202一起进行图形化刻蚀，在获得含有至少两个半导体器件204的器件层的同时，在每个半导体器件204上还由第二衬底201经过刻蚀而形成微结构承载层。其中，第二衬底201是否保留取决于集成电路的制造目的和第二衬底201所选择材料，如果需要具备电气连接功能，则微结构承载层可用于后续电气连接，若不需要具备电气连接功能则微结构承载层可用于特殊结构制备，如用于限制出光的微通孔、用于承载后续其它材料或器件结构的微型腔等。
图4示出了半导体器件204和驱动触点103之间在垂直于第一衬底101表面的方向的分布关系。其中，在垂直于第一衬底101表面的方向上，半导体器件204的位置需要避让驱动触点103，即半导体器件204不能布置于驱动触点103的正上方，而是布置于驱动触点103的斜上方而保证后续对键合导电层301进行通孔的刻蚀后，驱动触点103能够在通孔中暴露出来而不被半导体器件204挡住。如图4所示，在垂直于第一衬底101表面的方向上，该半导体器件204可以布置在驱动触点103的一侧，也可以围绕驱动触点103布置。
步骤a7、如图3G所示，通过图形化刻蚀，将键合导电层301从驱动触点103的表面去除或在驱动触点103的表面形成隔离围栏501(详见后续描述和图8所示结构)，在键合导电层301中的驱动触点103上方形成通孔302，通孔302断开键合导电层301和驱动触点103之间的电接触。
其中，键合导电层301仅通过通孔302暴露驱动触点103，在驱动触点103以外的其它区域不破坏键合导电层301的整面性，保证键合导电层301与第一电极2041之间的良好的电接触的电气性能以及键合导电层301与半导体器件204之间黏附的可靠性。
可参见图7所示，本发明实施例中，键合导电层301的连续性不被破坏，通过在特定位置开槽或通孔302，并使用搭桥实现驱动触点103的对应电气连接，开槽或通孔302的数量可以是一个或多个，形状和尺寸和根据需求设定。本发明实施例中，不破坏键合导电层301的整面性的电气功能，无需键合层和器件之间进行一一对应。
其中，通孔302可以是任意形状，如圆形、方形、三角形、环形等。
其中，在相邻驱动触点103之间，可以制备一个到多个半导体器件204或者由半导体器件204组成的阵列，半导体器件204的形状可以是圆柱型、梯形、三角型等常规结构，半导体器件204的分布可以是整齐排列，也可以是交叉排列。
步骤a8、如图3H所示，将第二电极2042与驱动触点103之间进行电气连接(搭桥连接)。
其中包括：先在键合导电层301的靠近驱动触点103的侧壁以及半导体器件204的第一电极2041的侧壁制备绝缘保护层401；之后，在绝缘保护层401上制备电连接于第二电极2042和驱动触点103的桥接层402。
图5示出了另外一种桥接连接结构。其中，绝缘保护层401沉积于包含键合导电层301表面和半导体器件204侧壁表面的整个结构表面，之后，在驱动触点103的对应位置处对绝缘保护层401进行刻蚀，并在刻蚀形成的通孔中沉积连接在第二电极2042和驱动触点103之间的桥接层402。
如图8所示，为关于隔离围栏501的结构。如图8中右侧部分的桥接结构中，键合导电层301是在图形化时在驱动触点103上对键合导电层301进行刻蚀形成隔离围栏501结构，其中保留了部分驱动触点103上方的键合导电层301以保护驱动触点103，桥接层402直接连接至驱动触点103上所保留的键合导电层301。在驱动触点103上保留部分键合导电层301的方式可以保护驱动触点103在制备过程中不被破坏或剥落。隔离围栏501将驱动触点103上方的键合导电层301与周围的键合导电层301相隔离，防止了该处的驱动触点103与周围的键合导电层301之间的短路。
其中，桥接层402的材料可以为金属、金属氧化物等材料，如铬、铝、钛、铂、金、钛氮、钛钨、铟锡氧化物、氧化锌等单层金属，也可以为透明导电层及其混合物。
其中，步骤a8的桥接根据半导体器件204和排列方式和设计需求而定，可以实现一个驱动触点103对一个或同时对多个半导体器件204的第二电极2041的电气连接，如图6所示。也可以实现多个驱动触点103对一个半导体器件204的电气连接。
其中，绝缘保护层401的材料可以为氧化硅、氮化硅、氧化铝等无机物，也可以为SU8(一种光敏有机硅类型材料)、聚酰亚胺、RDL等有机物。
本发明实施例还同时提供了一种共极半导体装置，参见图3A至图3H以及图5所示，主要包括第一衬底101、键合导电层301和器件层。其中，键合导电层301位于第一衬底101的表面，键合导电层301由形成于第一衬底101的表面的第一键合导电材料层102和一第二键合导电材料层203键合形成。器件层位于键合导电层301上，器件层含有至少两个半导体器件204，至少两个半导体器件204的第一电极2041之间通过键合导电层301共极电连接。其中，器件层由一器件材料层202从一第二衬底201一侧进行图形化刻蚀而成，器件材料层202形成于第二衬底201表面，器件材料层202至少包含远离第二衬底201的第一电极层2021，第二键合导电材料层203形成于第一电极层2021的表面，半导体器件204包括由第一电极层2021经过图形化刻蚀而成的第一电极2041。
本发明实施例中，第二电极2042通过桥接层402连接于驱动触点103，驱动触点103连接于驱动电路中的一个驱动极(例如源极或者漏极)，对应地，因为半导体器件204的第一电极2041之间通过键合导电层301共极电连接，所以只需要将键合导电层301连接于驱动电路中的另一个驱动极或者接地，即可实现驱动电路对多个半导体器件204的驱动。
本发明实施例中，驱动电路的类型包括P型或N型CMOS驱动器件、薄膜晶体管驱动区间以及第二代半导体开关器件、第三代半导体开关器件等。采用本发明实施例的方案，通过通孔类型的高密度集成桥接互联的方案，驱动电路与半导体器件204进行连接，可根据需求任意选择与驱动电路源极、漏极相对应的驱动触点连接，并且半导体器件204之间可进行串并联。
本发明实施例中，可以进一步包括一层及多层目标晶圆和半导体器件的集成，目标晶圆和器件包括但不限于第一、二、三代半导体材料和器件以及OLED(Organic Light-Emitting Diode，有机发光二极管)、MEMS(Micro-Electro-Mechanical System，微机电系统)等领域的材料与器件，可以是硅、锗、砷、镓等材料的半导体类或光电类的材料体系与器件，当多层目标晶圆和半导体器件集成时，最终器件的堆叠方案可以是垂直分布的，也可以是垂直分布在不同水平位置的。
本发明实施例中，第一电极2041共极电气互联，第二电极2042的电气互联结构中，第二电极2042可以连接到单个半导体器件或者多个半导体器件(即在第一点击2041共极电气互联的基础上，多个半导体器件的第二电极2042之间也可以建立连接)，使得多个半导体器件之间形成并联关系，这样能够保证在其中某个单一半导体器件失效时其他半导体器件仍然能够正常工作，降低了死点对整体集成电路的使用和良率影响。
本发明实施例的共极半导体装置的制备方法和共极半导体装置中，第一电极共极，不需要键合导电层与第一电极(半导体器件)之间一一对应，避免了因半导体器件尺寸过小带来的键合导电层(键合金属)图形化后黏附的牢固性问题，以及受到键合金属厚度影响带来的电气连接性能问题，如电流扩散及散热的均匀性问题，提高集成度和可靠性。本发明实施例中，半导体器件的第一电极共极，第二电极可同时桥接在同一个驱动触点，实现了多个半导体器件并联而具有同一功能，最大程度保证了其中某个单一半导体器件失效后带来的装置整体的失效问题，提高了装置整体的可靠性。另外，本发明实施例中，通过通孔方式能够减小半导体器件间距，采用小尺寸的通孔，并且无需将键合导电层完全隔断，进而实现了同尺寸器件条件下的更大有源区面积或者更高集成度。采用本发明的方法，可自由定义触点接触方式，可自由采用共极或非共极桥接，并且半导体器件之间的串并联方案更加便利。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (10)

1.一种共极半导体装置的制备方法，包括：
提供第一衬底，在所述第一衬底的表面制备第一键合导电材料层；
提供第二衬底，并在所述第二衬底表面制备器件材料层，所述器件材料层至少包含远离所述第二衬底的第一电极层；
在所述第一电极层的表面制备第二键合导电材料层；
将所述第二键合导电材料层和所述第一键合导电材料层进行键合形成键合导电层；
对所述器件材料层从所述第二衬底一侧进行图形化刻蚀以获得含有至少两个半导体器件的器件层，其中，所述半导体器件包括由所述第一电极层经过图形化刻蚀而成的第一电极，所述至少两个半导体器件的第一电极之间通过所述键合导电层共极电连接。
2.根据权利要求1所述的共极半导体装置的制备方法，其特征在于：
所述第一衬底的表面包含有电连接于驱动电路的驱动触点；
所述第一键合导电材料层形成于包含有所述驱动触点的表面；
在垂直于所述第一衬底的表面方向上，所述半导体器件与所述驱动触点之间相互避让；
所述方法还包括：
通过图形化刻蚀，将所述键合导电层从所述驱动触点的表面去除或在所述驱动触点的表面形成隔离围栏，以断开所述键合导电层和所述驱动触点之间的电接触。
3.根据权利要求2所述的共极半导体装置的制备方法，其特征在于：
所述器件材料层还包含靠近所述第二衬底的第二电极层；
所述半导体器件还包括由所述第二电极层经过图形化刻蚀而成的第二电极；
所述方法还包括：
将所述器件层中的至少一个半导体器件的第二电极与所述驱动触点进行桥接。
4.根据权利要求2所述的共极半导体装置的制备方法，其特征在于，所述的通过图形化刻蚀，将所述键合导电层从所述驱动触点的表面去除或在所述驱动触点的表面形成隔离围栏，以断开所述键合导电层和所述驱动触点之间的电接触，包括：
在所述第一衬底的表面形成第一键合导电材料层之后，通过图形化刻蚀，将所述第一键合导电材料层从所述驱动触点的表面去除或在所述驱动触点的表面形成隔离围栏，以断开所述第一键合导电材料层和所述驱动触点之间的电接触；
在形成第二键合导电材料层之后，通过图形化刻蚀，以去除对应于所述驱动触点位置处的第二键合导电材料层；
采用对准键合将所述第二键合导电材料层和所述第一键合导电材料层进行键合形成与所述驱动触点之间断开电接触的所述键合导电层；
或者，
在对所述器件材料层进行图形化刻蚀以获得所述器件层之后，对处于所述驱动触点上的所述键合导电层通过图形化刻蚀进行去除或在所述驱动触点的表面形成隔离围栏，以断开所述键合导电层和所述驱动触点之间的电接触。
5.根据权利要求3所述的共极半导体装置的制备方法，其特征在于，所述的将所述器件层中的至少一个半导体器件的第二电极与所述驱动触点进行桥接，包括：
在断开所述键合导电层和所述驱动触点之间的电接触之后，在所述键合导电层的靠近所述驱动触点的侧壁以及所述至少一个半导体器件的第一电极的侧壁制备绝缘保护层；
在所述绝缘保护层上制备电连接于所述第二电极和所述驱动触点的桥接层。
6.根据权利要求1所述的共极半导体装置的制备方法，其特征在于，在将所述第二键合导电材料层和所述第一键合导电材料层进行键合之后，并在对所述器件材料层从所述第二衬底一侧进行图形化刻蚀之前，所述方法还包括：
去除所述第二衬底。
7.根据权利要求1所述的共极半导体装置的制备方法，其特征在于，在对所述器件材料层从所述第二衬底一侧进行图形化刻蚀以获得含有至少两个半导体器件的器件层的同时，所述方法还包括：
对所述第二衬底和所述器件材料层共同进行图形化刻蚀，并在形成所述器件层的同时由所述第二衬底经过图形化刻蚀形成微结构承载层。
8.根据权利要求7所述的共极半导体装置的制备方法，其特征在于，所述方法还包括：
对所述微结构承载层进行图形化刻蚀以在所述微结构承载层中形成微结构。
9.根据权利要求6所述的共极半导体装置的制备方法，其特征在于：
在去除所述第二衬底之后，并在对所述器件材料层进行图形化刻蚀之前，所述方法还包括：
在所述器件材料层上继续键合形成由至少两层器件材料层所构成的堆叠结构；
在对所述器件材料层进行图形化刻蚀以获得器件层的同时，所述方法还包括：
对所述堆叠结构进行图形化刻蚀，以形成器件堆叠层，所述器件堆叠层中包含所述器件层以及堆叠于所述器件层上其他器件层。
10.一种共极半导体装置，其特征在于，包括：
第一衬底；
键合导电层，所述键合导电层位于所述第一衬底的表面，所述键合导电层由形成于所述第一衬底的表面的第一键合导电材料层和一第二键合导电材料层键合形成；
器件层，所述器件层位于所述键合导电层上，所述器件层含有至少两个半导体器件，所述至少两个半导体器件的第一电极之间通过所述键合导电层共极电连接；其中，
所述器件层由一器件材料层从一第二衬底一侧进行图形化刻蚀而成，所述器件材料层形成于所述第二衬底表面，所述器件材料层至少包含远离所述第二衬底的第一电极层，所述第二键合导电材料层形成于所述第一电极层的表面，所述半导体器件包括由所述第一电极层经过图形化刻蚀而成的所述第一电极。
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