CN116314240A - 半导体装置及其制备方法 - Google Patents
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Abstract
本发明涉及一种半导体装置及其制备方法，半导体装置包括驱动背板、键合层、显示像素区和多个互连层，驱动背板一侧间隔设置有多个电极触点，键合层设置于驱动背板设置有电极触点的一侧，键合层上与各电极触点相接触的部位均开设有通孔；显示像素区包括多个间隔设置于键合层背离驱动背板一侧的发光单元，多个发光单元的阳极均与键合层连接；互连层、发光单元、通孔为一一对应关系，互连层的一部分容置于通孔中，并与电极触点连接，互连层的另一部分设置于键合层朝向发光单元的一侧，并与发光单元的阴极连接。本发明的半导体装置一方面能减小制备时所需的刻蚀空间，有利于半导体装置进一步微缩化，也无需采用极高的对准精度，简化制备工艺。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种半导体装置及其制备方法。
背景技术
在传统半导体装置中，功能器件与用于控制功能器件的驱动电路一般分布在不同晶圆或基板上，目前一般是采用通过金属键合的方式将分布有功能器件的晶圆和分布有驱动电路的基板互联到一起进行集成，制备出半导体装置。但现有的半导体装置结构中，由于设置于基板上的驱动端金属垫与设置于晶圆上功能器件具备一一对应性，导致在制备过程中，需要预留较大的刻蚀空间才能完成键合金属与功能器件的一一的对应隔离刻蚀，或是制备时需要极高的对准精度方可制备出与多个功能器件一一对应的多个驱动端金属垫，这大大限制了半导体装置体积进一步微缩化。
发明内容
基于此，有必要针对现有的半导体装置制备工艺需要预留较大的刻蚀空间、键合对准精度高等缺点，带来的限制半导体装置进一步微缩化的技术问题，提供一种半导体装置及其制备方法。
一种半导体装置，所述半导体装置包括：
驱动背板，所述驱动背板一侧间隔设置有多个电极触点；
键合层，设置于所述驱动背板设置有所述电极触点的一侧，所述键合层上与各所述电极触点相接触的部位均开设有通孔；
显示像素区，包括多个间隔设置于所述键合层背离所述驱动背板一侧的发光单元，多个所述发光单元的阳极均与所述键合层连接；
多个互连层，所述互连层、所述发光单元、所述通孔为一一对应关系，所述互连层的一部分容置于所述通孔中，并与所述电极触点连接，所述互连层的另一部分设置于所述键合层朝向所述发光单元的一侧，并与所述发光单元的阴极连接。
在其中一个实施例中，所述键合层包括相互键合的第一键合层和第二键合层，所述第一键合层制备于所述驱动背板设置有所述电极触点的表面上，所述第二键合层与所述发光单元电气连接。
在其中一个实施例中，所述互连层与所述键合层之间设置有第一绝缘介质层。
在其中一个实施例中，所述发光单元和所述显示像素区内的所述键合层上设置有第二绝缘介质层。
在其中一个实施例中，所述键合层与各所述电极触点相接触部位设置有多个通孔，每个所述电极触点与多个所述发光单元的阴极电气连接。
在其中一个实施例中，所述显示像素区外围的所述驱动背板上设置有第一金属膜层，所述第一金属膜层与所述驱动背板上的电路组件电连接。
在其中一个实施例中，所述显示像素区外围的所述键合层上设置有第二金属膜层，所述第二金属膜层与所述驱动背板上的电路组件电连接。
在其中一个实施例中，还提供一种半导体装置的制备方法，所述半导体装置的制备方法包括如下步骤：
在具有电极触点的驱动背板上制备第一键合层；
在具有化合物半导体的目标晶圆上制备第二键合层，所述第二键合层与所述化合物半导体电气连接；
将所述第一键合层与所述第二键合层键合形成键合层；
通过图形化处理所述化合物半导体制备出多个发光单元，以在驱动背板上形成显示像素区；
通过刻蚀工艺在所述键合层上形成暴露出所述电极触点的通孔；
在所述通孔处镀膜形成用于将所述发光单元的阴极与所述电极触点电气连接的互连层。
在其中一个实施例中，在所述通孔处镀膜形成用于将所述发光单元的阴极与所述电极触点电气连接的互连层之前还包括如下步骤：
沉积覆盖所述像素显示区的介电质绝缘层；
图形化处理所述介电质绝缘层，裸露出所述电极触点、所述发光单元的阴极以及位于所述显示像素区外围的所述键合层。
在其中一个实施例中，对位于所述显示像素区外围的所述驱动背板和所述键合层进行金属镀膜。
上述半导体装置中，通过在键合层与电极触点的接触部位开设通孔，以便在通孔处填充互连层，利用互连层将每个发光单元的阴极与驱动背板上的电极触点连接，即键合层整个膜层无需隔断；进而将组成显示像素区的多个发光单元的阳极均与键合层连接，以使显示像素区的多个发光单元共阳极，键合层整面导电，半导体装置可靠性更高。相比传统技术中的半导体装置，本发明的半导体装置的键合层无需被刻蚀隔断成多个与多个功能器件一一对应的多个驱动端金属垫，从而一方面能够减小制备过程中所需的刻蚀空间，有利于半导体装置进一步微缩化，同时也无需采用较高的对准精度制备键合层，简化制备工艺。
上述半导体装置的制备方法，一方面，只对化合物半导体进行图形化处理，将化合物半导体隔离形成多个独立的发光单元，但键合层未被隔断，从而使得与键合层连接的多个发光单元共阳极，即显示像素区共阳极；另一方面，仅需在键合层与电极触点的接触部位开设通孔，通过在通孔处镀设互连层将每个发光单元的阴极与对应的电极触点电气连接，因此键合层上用于与发光单元的阳极进行电气连接的膜层结构仍保持完整，键合层导电性更稳定，半导体装置可靠性更高。相比传统技术中的将键合层与器件层一起刻蚀，形成多个金属垫与多个功能器件一一对应的结构。本发明半导体装置的制备方法中，键合层是由第一键合层和第二键合层整面键合形成，键合对准精度要求低；键合层未与化合物半导体一起被完全隔断，在只有化合物半导体被图形化时，横向上所需要的刻蚀空间相对较小，进而在同样面积的驱动背板上制备出的发光单元个数更多，有利于半导体装置进一步微缩化。
附图说明
图1为本发明实施例提供的半导体装置的制备方法的简化的流程图；
图2为本发明实施例提供的第一键合层制备于驱动背板上的简化的截面示意图；
图3为本发明实施例提供的第二键合层制备于目标晶圆上的简化的截面示意图；
图4为本发明实施例提供的化合物半导体的简化的截面示意图；
图5为本发明实施例提供的第一键合层与第二键合层键合形成键合层后的简化的截面示意图；
图6为本发明实施例提供的半导体装置去除晶圆衬底后的局部截面示意图；
图7为本发明实施例提供的化合物半导体图形化制备成的显示像素区的局部截面示意图；
图8为本发明实施例提供的化合物半导体图形化制备成的显示像素区的局部俯视图；
图9为本发明实施例提供的发光单元和键合层刻蚀后的显示像素区的局部截面示意图；
图10为本发明实施例提供的发光单元和键合层刻蚀后的显示像素区的局部俯视图；
图11为本发明实施例提供的在显示像素区制备介电质绝缘层后的局部截面示意图；
图12为本发明实施例提供的介电质绝缘层图形化处理后的显示像素区的局部截面示意图；
图13为本发明实施例提供的介电质绝缘层图形化处理后的显示像素区的局部俯视图；
图14为本发明实施例提供的半导体装置的简化的截面示意图；
图15为本发明实施例提供的半导体装置的简化的结构示意图。
附图标记说明：
1-驱动背板；11-电极触点；12-介电质层；
2-键合层；21-第一键合层；22-第二键合层；201-通孔；
3-显示像素区；31-发光单元；32-P型接触层；
300-化合物半导体；301-第一半导体；302-有源区；303-第二半导体；304-缓冲层；
4-互连层；
5-绝缘介质层； 51-第一绝缘介质层； 52-第二绝缘介质层；
61-第一金属膜层；62-第二金属膜层；
700-晶圆衬底。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施例的限制。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“上”、“下”、“左”、“右”以及类似的表述只是为了说明的目的，并不表示是唯一的实施方式。
传统技术中，在半导体装置的制备工艺中，通过高温金属键合将驱动晶圆端与目标器件端互联到一起，并结合刻蚀工艺将金属键合层及目标器件分隔成多个独立的金属垫和器件，多个金属垫与多个器件一一对应。但该制备工艺若采用先键合金属键合层再一并刻蚀金属键合层及目标器件，则金属键合时需要预留较大的金属刻蚀空间方可完成键合金属与器件的一一对应隔离刻蚀；或者该制备工艺若先图形化再键合，则需要极高的对准精度，器件的尺寸和集成密度就会受到对准精度的影响。
结合图1，图1示出了本发明一实施例中的半导体装置的制备方法的简化的流程图。
本发明一实施例提供了一种半导体装置的制备方法，包括如下步骤：
S10、在具有电极触点11的驱动背板1上制备第一键合层21。
S20、在具有化合物半导体300的目标晶圆上制备第二键合层22，第二键合层22与化合物半导体300电气连接。
S30、将第一键合层21与第二键合层22键合形成键合层2。
S40、通过图形化处理化合物半导体300制备出多个发光单元31，以在驱动背板1上形成显示像素区3。
S50、通过刻蚀工艺在键合层21上形成暴露出电极触点11的通孔201。
S60、在通孔201处镀膜形成用于将发光单元31的阴极与电极触点11电气连接的互连层4。
本申请实施例半导体装置的制备方法，一方面，只对化合物半导体300进行图形化处理，将化合物半导体300隔离形成多个独立的发光单元31，但键合层2未被隔断，从而使得与键合层2连接的多个发光单元31共阳极，即显示像素区3共阳极；另一方面，仅需在键合层2与电极触点11的接触部位开设通孔201，通过在通孔201处镀设互连层4将每个发光单元31的阴极与对应的电极触点11电气连接，因此键合层2上用于与发光单元31的阳极进行电气连接的膜层结构仍保持完整，键合层2导电性更稳定，半导体装置可靠性更高。
相比传统技术中的将金属键合层与目标器件一起刻蚀，形成多个金属垫与多个器件一一对应的结构。本申请半导体装置的制备方法中，键合层2是由第一键合层21和第二键合层22整面键合形成，键合对准精度要求低；键合层2未与化合物半导体300一起被完全隔断，在只有化合物半导体300被图形化时，横向上所需要的刻蚀空间相对较小，进而在同样面积的驱动背板1上制备出的发光单元31个数更多，有利于半导体装置进一步微缩化。
在一些实施例中，驱动背板1可选TFT薄膜晶体管、LTPS低温多晶硅、CMOS集成电路、高迁移率晶体管HEMT一种或几种的混合驱动。
结合图2，图2示出了第一键合层制备于驱动背板上的简化的截面示意图。
在一些实施例中，驱动背板1为CMOS集成电路，CMOS集成电路上具有介电质层12，介电质层12可为氧化硅、氮化硅等介电质材料。在介电质层12上制备第一键合层21，第一键合层21可为金属材料，如金、镍、锡、铟的一种或几种或至少两种的合金材料。第一键合层21在介电质层12上为一连续结构，且具备键合功能以及导电、反射、散热等功能。
在一些实施例中，第一键合层21为Ti/Au结构的键合薄膜，其中Ti厚度在5至100nm，Au厚度在10至1000nm。
在一些实施例中，多个电极触点11在驱动背板1上的排列可根据需求设置，保证多个电极触点11之间相互分离即可。驱动背板1上的电极触点11可采用如下步骤制备出：先采用图形化工艺刻蚀驱动背板1，在驱动背板1的表面制备出电极承载结构；然后将电极触点11制备于电极承载结构上。
在一些实施例中，电极承载结构可以是在驱动背板1的表面上制备出的凹坑。电机触点11的形状可以为正方体、长方体、梯形等结构。
结合图3和图4，图3示出了第二键合层制备于目标晶圆上的简化的截面示意图，图4示出了化合物半导体的简化的截面示意图。
在一些实施例中，在具有化合物半导体300的目标晶圆上先制备P型接触层32，在P型接触层32上制备第二键合层22，第二键合层22通过P型接触层32与化合物半导体300电气连接。
在一些实施例中，目标晶圆具有典型二极管光电器件结构，包括晶圆衬底700和化合物半导体300，化合物半导体300包括用于P接触的第一半导体301、有源区302、用于N接触的第二半导体303以及用于在晶圆衬底700上生长高质量化合物材料的缓冲层304。P型接触层32制备于第一半导体301上，与第一半导体301电气互联。
在一些实施例中，目标晶圆可以为第一代半导体材料、第二代半导体材料、第三代半导体材料，目标晶圆也可以半成品及成品器件，如光电材料器件、激光类型器件、微机械、电力电子及功率射频器件。
在一些实施例中，在目标晶圆上制备的P型接触层32用于与目标晶圆形成相关电气互联，P型接触层32可以为欧姆接触、肖特基接触的膜层。
在一些实施例中，第二键合层22可以是金属及其化合物等，如金、镍、锡、铟的一种或多种或至少两种的合金材料，同时第二键合层22可包括非金属无机物，如氧化硅、氮化硅、氧化钛、氧化镁、氧化铝等单层或叠层半导体材料，或是有机类型，如聚酰亚胺等。第二键合层22为一连续结构，且具备键合功能以及导电、反射、散热等功能。
在一些实施例中，P型接触层32为铟锡氧化物，厚度在10至200nm，第二键合层22为Ti/Au结构，其中Ti厚度在5至100nm，Au厚度在10至1000nm。
结合图5，图5示出了第一键合层与第二键合层键合形成键合层后的简化的截面示意图。
在一些实施例中，通过热压或表面激活等键合方式将第一键合层21和第二键合层22键合成键合层2，键合层2为完整的层状结构，从而实现将驱动背板1和目标晶圆进行集成。
在一些实施例中，在第一键合层21与第二键合层22进行键合前，需清洁第一键合层21、第二键合层22的表面，可通过干法清洗或湿法清洗工艺进行清洁，保证第一键合层21和第二键合层22的表面情况良好，不影响后续键合。
在一些实施例中，键合层2为金属键合结构，键合层2可直接连通驱动背板1上的相关电气连接。
在一些实施例中，键合层2为无机材料键合结构，可通过在键合层2上刻蚀出空洞，在空洞中填充导电膜层，实现与发光单元31的P型接触层32形成电气连接。
结合图6，图6示出了半导体装置去除晶圆衬底后的局部截面示意图。
在一些实施例中，在步骤S40图形化处理化合物半导体300之前，还可进一步包括：
去除晶圆衬底700和缓冲层304，以使第二半导体303暴露，便于后续通过互连层4与电极触点11电气连接。
在一些实施例中，去除晶圆衬底700的工艺包括激光剥离、研磨减薄、干法刻蚀或化学清洗去除等方法。如晶圆衬底700选用蓝宝石衬底时，可以采用激光剥离去除，晶圆衬底700选用硅衬底、碳化硅、氮化镓、砷化镓衬底时，可采用化学药液去除或研磨去除。
在一些实施例中，在保证第二半导体304暴露的基础上，可保留部分晶圆衬底700和缓冲层304，保留的晶圆衬底700可用于后续电气连接或用于特殊结构制备，如在保留的晶圆衬底700上刻蚀限制发光单元31出光的微通孔。
结合图7和图8，图7示出了化合物半导体图形化制备成的显示像素区的局部截面示意图，图8示出了化合物半导体图形化制备成的显示像素区的局部俯视图。
在一些实施例中，在步骤S40中通过图形化处理化合物半导体300制备出多个发光单元31，实现发光单元31的化合物层面的隔离，此时所有发光单元31的P接触层32与键合层2相连，以使显示像素区3共阳极。
在一些实施例中，多个发光单元31可以是整齐排列、交叉排列、蜂窝状排列等排布形式。
在一些实施例中，多个电极触点11与多个发光单元31在数量上可为一对一的关系，每个发光单元31的阴极与一个电极触点11电气连接，即本申请半导体装置的显示像素区阴极电气互联可以连接单个器件。
在一些实施例中，发光单元31的个数大于电极触点11的个数，可以实现每个电极触点11与至少两个发光单元31的阴极电气连接，即本申请半导体装置的显示像素区阴极电气互联可以连接多个器件，保证在单一发光器件失效时其他发光器件能够正常工作，降低死点对整体集成器件的使用和良率影响。
结合图9和图10，图9示出了发光单元和键合层刻蚀后的显示像素区的局部截面示意图，图10示出了发光单元和键合层刻蚀后的显示像素区的局部俯视图。
在一些实施例中，步骤S50中通过刻蚀工艺在键合层21上形成暴露出电极触点11的通孔201。该步骤的目的是使部分电极触点11暴露，以便后续通过制备互连层4将电极触点11与作为发光单元31阴极的第二半导体303电气连接。
在一些实施例中，发光单元31和电极触点11在键合层2所在平面上的投影位置可正对设置，参见图9，步骤50中刻蚀位置是在发光单元31上，即在发光单元31、P型接触层、键合层2、介电质层12上均刻蚀出孔结构，且发光单元31、P型接触层、键合层2、介电质层12上被刻蚀形成的孔结构连通形成一个将电极触点11暴露的通道，该通道以供部分互连层4容置，键合层2上的孔结构即为通孔201。
在一些实施例中，发光单元31和电极触点11在键合层2所在平面上的投影位置可错位布置，步骤50中刻蚀位置是在相邻的两个发光单元31之间，且与电极触点11正对，即在键合层2和介电质层12上均刻蚀出孔结构，且键合层2和介电质层12上被刻蚀形成的孔结构连通形成一个将电极触点11暴露的通道，该通道以供部分互连层4容置，键合层2上的孔结构即为通孔201。
在一些实施例中，步骤50中可通过在多个位置刻蚀以使每个电极触点11有多处部位暴露，以供后续各电极触点11通过相互不连接的多个互连层4与多个发光单元31连接，防止各电极触点11与多个发光单元31互联时短路。
结合图11至图13，图11示出了在显示像素区制备介电质绝缘层后的局部截面示意图，图12示出了介电质绝缘层图形化处理后的显示像素区的局部截面示意图，图13示出了介电质绝缘层图形化处理后的显示像素区的局部俯视图。
在一些实施例中，在步骤S60中将通孔201处镀膜形成用于将发光单元31的阴极与电极触点11电气连接的互连层4之前还包括如下步骤：
参见图11，沉积覆盖显示像素区3的绝缘介质层5，以使后续在显示像素区3内镀设导电物质时，避免各个发光单元31出现短路。
参见图12，图形化处理介绝缘介质层5，裸露出电极触点11、作为发光单元31阴极的第二半导体303以及位于显示像素区3外围的键合层2，裸露的电极触点11与第二半导体303，以便后续通过互连层4将二者电气互联，裸露的键合层2以便后续用于外接电路元件。
在一些实施例中，图形化去除部分绝缘介质层5后，保留下来的绝缘介质层5主要包括第一绝缘介质层51和第二绝缘介质层52，第一绝缘介质层51位于发光单元31、P型接触层、键合层2、介电质层12上孔结构内，用于将键合层2、P型接触层32、除第二半导体303以外的发光单元31部位均与互连层4进行电隔离。上述图形化处理绝缘介质层5的目的是只需暴露与互连层4进行电连接的部分电极触点11和第二半导体303、以及显示像素区3外围的部分键合层2即可，图形化处理留下的第一绝缘介质层51和第二绝缘介质层52可避免半导体装置短路。
在一些实施例中，步骤S50中刻蚀位置在发光单元31上时，上述绝缘介质层5图形化时，会图形化去除发光单元31上孔结构周围的绝缘介质层5，以使第二半导体303裸露的位置更靠近电极触点11。
在一些实施例中，沉积覆盖显示像素区3的绝缘介质层5可通过CVD(ChemicalVapor Deposition化学气相沉积)、ALD(Atomic Layer Deposition原子层沉积)、PECVD(Plasma Enhanced Chemical Vapor Deposition等离子体增强化学气相沉积法)或旋涂等工艺实现。
在一些实施例中，绝缘介质层5可为氧化硅、氮化硅、氧化铝等薄膜或聚酰亚胺等有介电质材料。
结合图14，图14示出了半导体装置的简化的截面示意图。
在一些实施例中，在图形化绝缘介质层5后，进行步骤60，在通孔201处金属镀膜形成用于将发光单元31的阴极与电极触点11电气连接的互连层4，实现驱动背板1的电极触点11与化合物半导体300的第二半导体301的连接，形成阴极接触。
在一些实施例中，参见图14，当步骤50中刻蚀位置是在发光单元31上时，即在发光单元31、P型接触层、键合层2、介电质层12上均刻蚀出孔结构，此时步骤60中镀设的互连层4的一部分位于发光单元31、P型接触层、键合层2、介电质层12上均刻蚀出的孔结构中，实现互连层4与电极触点11电连接，另一部分互连层4位于发光单元31远离驱动背板1的表面上，即互连层4与第二半导体303电连接。
在一些实施例中，当步骤50中刻蚀位置是在相邻的两个发光单元31之间并与电极触点11正对时，即键合层2和介电质层12上刻蚀出孔结构，此时步骤60中镀设的互连层4的一部分位于键合层2和介电质层12上刻蚀出的孔结构中，实现互连层4与电极触点11电连接，另一部分互连层12顺着第二绝缘介质层52朝向发光单元31上暴露的第二半导体303延伸，实现互连层4与第二半导体303电连接，且不会与键合层2、P型接触层32、发光单元31除第二半导体303以外的部位电接触。
在一些实施例中，步骤60中的金属镀膜方法可以是电子束蒸发、热蒸发、溅射等方式。
结合图15，图15示出了半导体装置的简化的结构示意图。
同时在发光单元外围将CMOS驱动背板的控制电极(外围IO)，以及外围共阳极区域也进行相同金属膜层镀膜，：
在一些实施例中，步骤60之后还包括以下步骤：
对位于显示像素区3外围的驱动背板11和键合层2进行金属镀膜，作为后续信号控制和开光控制的接口。
在一些实施例中，对位于显示像素区3外围的驱动背板11上镀设的金属膜层为第一金属膜层61，第一金属膜层61与驱动背板11上的电路组件电连接。
在一些实施例中，对位于显示像素区3外围的键合层2上镀设的金属镀膜为第二金属膜层62，此处被镀设金属膜层的键合层2的部位为上述图形化处理绝缘介质层5时暴露的部分键合层2。
结合图14和图15，图15示出了本发明一实施例中的半导体装置的示意图，
本发明一实施例提供了半导体装置，包括驱动背板1、键合层2、显示像素区3和多个互连层4。
在一些实施例中，驱动背板1一侧间隔设置有多个电极触点11，键合层2设置于所述驱动背板1设置有电极触点11的一侧，键合层2上与各电极触点11相接触的部位均开设有通孔201，显示像素区3包括多个间隔设置于键合层2背离驱动背板1一侧的发光单元31，多个发光单元31的阳极均与键合层2连接；互连层4、发光单元31、通孔201为一一对应关系，互连层4的一部分容置于通孔201中，并与电极触点11连接，互连层4的另一部分设置于键合层2朝向发光单元31的一侧，并与发光单元31的阴极连接。
上述半导体装置中，通过在键合层2与电极触点11的接触部位开设通孔201，以便在通孔201处填充互连层4，利用互连层4将每个发光单元31的阴极与驱动背板1上的电极触点11连接，即键合层2整个膜层无需隔断；进而将组成显示像素区3的多个发光单元31的阳极均与键合层2连接，以使显示像素区3的多个发光单元31共阳极，键合层2整面导电，半导体装置可靠性更高。
相比传统技术中的半导体装置，本发明的半导体装置的键合层2无需被刻蚀隔断成多个与多个功能器件一一对应的多个驱动端金属垫，从而一方面能够减小制备过程中所需的刻蚀空间，有利于半导体装置进一步微缩化，同时也无需采用较高的对准精度制备键合层，简化制备工艺。
在一些实施例中，键合层2包括相互键合的第一键合层21和第二键合层22，第一键合层21制备于驱动背板1设置有电极触点11的表面上，第二键合层22与发光单元31电气连接。
在一些实施例中，第二键合层22与发光单元3之间通过P型接触层32电气连接。P型接触层32的作用是与发光单元31的化合物半导体300形成良好的欧姆接触，键合层2和化合物半导体100之间形成良好的欧姆接触有利于电流的输入和输出，有利于半导体装置的性能保持稳定。
在一些实施例中，发光单元31具有用于P接触的第一半导体301、有源区302和用于N接触的第二半导体303。P型接触层32与第一半导体301和键合层2电气互联，沿驱动背板1朝向发光单元31的方向，发光单元31上依次为第一半导体301、有源区302和第二半导体303。第二半导体303作为发光单元31的阴极，通过互连层4与电极触点11连接。
在一些实施例中，互连层4与键合层2之间设置有第一绝缘介质层51，第一绝缘介质层51属于图形化处理绝缘介质层5后留下的部分绝缘介质层。通过第一绝缘介质层51至少能将互连层4与通孔201处的键合层2隔离。
在一些实施例中，发光单元31和电极触点11在键合层2所在平面上的投影位置正对设置。正对通孔201，发光单元31、P型接触层32、介电质层12上均贯通设置有孔结构，其中介电质层12和P型接触层32上的孔结构分别与通孔201连通，发光单元31上的孔结构与P型接触层32上的孔结构连通。除互连层4与键合层2之间设置有第一绝缘介质层51以外，介电质层12、P型接触层32和发光单元31除阴极以外的部位均与互连层4之间夹设有第一绝缘介质层51。
上述结构设置，在发光单元31和电极触点11在键合层2所在平面上的投影位置正对设置的情况下，利用通孔201与发光单元31、P型接触层32、介电质层12上均贯通设置的孔结构共同形成一接触孔，以使电极触点11裸露，进而通过在接触孔以及接触孔外镀设互连层4，以使电极触点11与第二半导体303连接。而接触孔内存在的第一绝缘介电质层51能够确保半导体装置发生短路。
在一些实施例中，发光单元31和显示像素区3内的键合层2上设置有第二绝缘介质层52，第二绝缘介质层52可避免半导体装置短路。
在一些实施例中，发光单元31和电极触点11在键合层2所在平面上的投影位置错位布置，介电质层12上贯通设置有与通孔201连通孔结构，通孔201与介电质层12上的孔结构共同形成接触孔，以使电极触点11裸露。针对位于接触孔以外的用于与第二半导体303连接的互连层4，第二绝缘介质层52的作用是能够隔离互连层4与键合层2、P型接触层32及发光单元31除第二半导体303以外的部位之间的电接触，以使互连层4只与第二半导体303电接触，避免半导体装置发生短路。
在一些实施例中，键合层2与各电极触点11相接触部位设置有多个通孔201，以使每个电极触点11有多处部位暴露，进而每个电极触点11能与多个互连层4连接，以使每个电极触点11与多个发光单元31的阴极可通过相互不连接的多个互连层4电气连接，防止各电极触点11与多个发光单元31互联时短路。
在一些实施例中，显示像素区3外围的驱动背板1上设置有第一金属膜层61，第一金属膜层61与驱动背板11上的电路组件电连接。第一金属膜层61可作为外接信号控制和开光控制的接口。
在一些实施例中，显示像素区3外围的键合层2上设置有第二金属膜层62，第二金属膜层62与驱动背板11上的电路组件电连接。第二金属膜层62可作为外接信号控制和开光控制的接口。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种半导体装置，其特征在于，所述半导体装置包括：
驱动背板(1)，所述驱动背板(1)一侧间隔设置有多个电极触点(11)；
键合层(2)，设置于所述驱动背板(1)设置有所述电极触点(11)的一侧，所述键合层(2)上与各所述电极触点(11)相接触的部位均开设有通孔(201)；
显示像素区(3)，包括多个间隔设置于所述键合层(2)背离所述驱动背板(1)一侧的发光单元(31)，多个所述发光单元(31)的阳极均与所述键合层(2)连接；
多个互连层(4)，所述互连层(4)、所述发光单元(31)、所述通孔(201)为一一对应关系，所述互连层(4)的一部分容置于所述通孔(201)中，并与所述电极触点(11)连接，所述互连层(4)的另一部分设置于所述键合层(2)朝向所述发光单元(31)的一侧，并与所述发光单元(31)的阴极连接。
2.根据权利要求1所述的半导体装置，其特征在于，所述键合层(2)包括相互键合的第一键合层(21)和第二键合层(22)，所述第一键合层(21)制备于所述驱动背板(1)设置有所述电极触点(11)的表面上，所述第二键合层(22)与所述发光单元(31)电气连接。
3.根据权利要求1所述的半导体装置，其特征在于，所述互连层(4)与所述键合层(2)之间设置有第一绝缘介质层(51)。
4.根据权利要求1所述的半导体装置，其特征在于，所述发光单元(31)和所述显示像素区(3)内的所述键合层(2)上设置有第二绝缘介质层(52)。
5.根据权利要求1所述的半导体装置，其特征在于，所述键合层(2)与各所述电极触点(11)相接触部位设置有多个通孔(201)，每个所述电极触点(11)与多个所述发光单元(31)的阴极电气连接。
6.根据权利要求1所述的半导体装置，其特征在于，所述显示像素区(3)外围的所述驱动背板(1)上设置有第一金属膜层(61)，所述第一金属膜层(61)与所述驱动背板(11)上的电路组件电连接。
7.根据权利要求1所述的半导体装置，其特征在于，所述显示像素区(3)外围的所述键合层(2)上设置有第二金属膜层(62)，所述第二金属膜层(62)与所述驱动背板(11)上的电路组件电连接。
8.一种半导体装置的制备方法，其特征在于，所述半导体装置的制备方法包括如下步骤：
在具有电极触点(11)的驱动背板(1)上制备第一键合层(21)；
在具有化合物半导体(300)的目标晶圆上制备第二键合层(22)，所述第二键合层(22)与所述化合物半导体(300)电气连接；
将所述第一键合层(21)与所述第二键合层(22)键合形成键合层(2)；
通过图形化处理所述化合物半导体(300)制备出多个发光单元(31)，以在驱动背板(1)上形成显示像素区(3)；
通过刻蚀工艺在所述键合层(21)上形成暴露出所述电极触点(11)的通孔(201)；
在所述通孔(201)处镀膜形成用于将所述发光单元(31)的阴极与所述电极触点(11)电气连接的互连层(4)。
9.根据权利要求8所述的半导体装置的制备方法，其特征在于，在所述通孔(201)处镀膜形成用于将所述发光单元(31)的阴极与所述电极触点(11)电气连接的互连层(4)之前还包括如下步骤：
沉积覆盖所述像素显示区(3)的介电质绝缘层(5)；
图形化处理所述介电质绝缘层(5)，裸露出所述电极触点(11)、所述发光单元(31)的阴极以及位于所述显示像素区(3)外围的所述键合层(2)。
10.根据权利要求8所述的半导体装置的制备方法，其特征在于，对位于所述显示像素区(3)外围的所述驱动背板(1)和所述键合层(2)进行金属镀膜。
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| CN116914061A (zh) * | 2023-09-12 | 2023-10-20 | 晶能光电股份有限公司 | MicroLED显示组件及其制备方法 |
| CN116914061B (zh) * | 2023-09-12 | 2024-01-23 | 晶能光电股份有限公司 | MicroLED显示组件及其制备方法 |
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