CN113439333A - 像素及包括像素的显示装置 - Google Patents

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Abstract

根据实施方式的显示装置包括设置在显示区域中的像素。像素包括：彼此间隔开的第一电极和第二电极；至少一个中间电极，设置在第一电极与第二电极之间；多个发光元件，连接在第一电极、第二电极和至少一个中间电极之中的一对相邻电极之间；以及多个修复图案，设置在第一电极、第二电极以及至少一个中间电极之中的一对相邻电极之间并且与该一对电极重叠。

Description

像素及包括像素的显示装置
技术领域
本公开的各种实施方式涉及像素及包括像素的显示装置。
背景技术
近来，已经开发了使用具有可靠无机晶体结构的材料制造超小型发光元件以及使用该发光元件制造发光器件的技术。例如，已经开发了制造具有与从纳米级到微米级的范围对应的小尺寸的多个超小型发光元件，并使用超小型发光元件形成各种发光器件(例如，显示装置的像素)的光源的技术。
发明内容
技术问题
本公开的各种实施方式涉及包括发光元件的像素及包括像素的显示装置。
技术解决方案
根据本公开的实施方式的显示装置可包括设置在显示区域中的像素。像素可包括：彼此间隔开的第一电极和第二电极；至少一个中间电极，设置在第一电极与第二电极之间；多个发光元件，连接在第一电极、第二电极和至少一个中间电极之中的一对相邻电极之间；以及多个修复图案，设置在第一电极、第二电极和至少一个中间电极之中的一对相邻电极之间并且与该一对电极重叠。
在实施方式中，第一电极、至少一个中间电极和第二电极可经由发光元件中的每个或修复图案中的每个依次串联连接。
在实施方式中，第一电极、至少一个中间电极和第二电极可依次设置于在第一方向上彼此间隔开的位置处，并且各自可在与第一方向相交的第二方向上延伸。
在实施方式中，多个修复图案可在第一方向上彼此间隔开。
在实施方式中，像素可包括：显示元件层，其中设置有第一电极、第二电极、至少一个中间电极和发光元件；以及电路元件层，设置在显示元件层下方并且其中设置有修复图案。
在实施方式中，多个修复图案中的至少一个可包括修复晶体管。修复晶体管可包括：栅电极，与待被供应能够使修复晶体管导通的栅极导通电压的栅极导通电力线、第一电极和第二电极中的任意一个电极或者连接到该任意一个电极的电极线重叠；半导体图案，与栅电极的一个区域重叠；以及源电极和漏电极，配置成将该一对电极连接到半导体图案的相应的不同端部。
在实施方式中，栅极导通电力线可设置在与修复晶体管的源电极和漏电极相同的层上。
在实施方式中，像素还可包括引导图案，引导图案设置在显示元件层中并且与修复晶体管的栅电极和栅极导通电力线重叠。
在实施方式中，引导图案可包括导电图案或绝缘图案，导电图案或绝缘图案设置在与设置于显示元件层中的包括第一电极和第二电极的多个电极中的至少一个电极相同的层上，或者设置在与设置于显示元件层中的至少一个绝缘层相同的层上。
在实施方式中，显示装置还可包括：第一电力线，电连接到第一电极；以及第二电力线，电连接到第二电极。
在实施方式中，像素还可包括连接在第一电力线与第一电极之间或者第二电力线与第二电极之间的像素电路。像素电路可包括与修复晶体管相同类型的晶体管。
在实施方式中，像素还可包括连接在第一电力线与第一电极之间的第一电极线以及连接在第二电力线与第二电极之间的第二电极线。栅极导通电力线可设置在第一电极线和第二电极线之中的待被供应具有与栅极导通电力线的电力或信号的电位更相似的电位的电力或信号的电极线周围。
在实施方式中，多个修复图案中的至少一个修复图案可包括导电图案，导电图案设置在电路元件层中以使得导电图案与与多个修复图案中的至少一个修复图案对应的一对电极相交。
在实施方式中，至少一个中间电极可与彼此间隔开的至少两个修复图案重叠，并且包括设置在该至少两个修复图案之间的狭缝。
在实施方式中，第一电极和第二电极中的任意一个电极或连接到该任意一个电极的电极线可包括与修复图案中的任意一个重叠的突起。
在实施方式中，多个修复图案中的至少一个修复图案可与与该至少一个修复图案对应的一对电极电隔离。像素可包括以正向方向连接在与至少一个修复图案重叠的一对电极之间的至少一个发光元件。
在实施方式中，多个修复图案中的至少一个修复图案可电连接在与至少一个修复图案对应的一对电极之间。与至少一个修复图案重叠的一对电极可仅通过至少一个修复图案彼此电连接。
在实施方式中，像素可包括以下中的至少一个：多个分隔壁，设置在第一电极，第二电极和至少一个中间电极的相应的局部区域下方；以及多个接触电极，分别设置在第一电极、第二电极和至少一个中间电极上方，并且配置成将第一电极、第二电极和至少一个中间电极中的每个电连接到相邻发光元件的一个端部。
根据本公开的实施方式的像素可包括：彼此间隔开的第一电极和第二电极；至少一个中间电极，设置在第一电极与第二电极之间；多个发光元件，电连接在第一电极、第二电极和至少一个中间电极之中的一对相邻电极之间；以及多个修复图案，设置在第一电极、第二电极和至少一个中间电极之中的一对相邻电极之间，并且与该一对电极重叠。
在实施方式中，多个修复图案中的至少一个修复图案可包括：修复晶体管，电连接在设置于修复图案的相对侧上的一对电极之间；或者导电图案，配置成与设置于修复图案的相对侧上的一对电极相交。
有益效果
在根据本公开的实施方式的像素及包括像素的显示装置中，可容易地修复使用发光元件的串联连接结构的像素中可能出现的开路缺陷。因此，可提高显示装置的成品率。
附图说明
图1a和图1b是分别示出根据本公开的实施方式的发光元件的立体图和剖视图。
图2a和图2b是分别示出根据本公开的实施方式的发光元件的立体图和剖视图。
图3a和图3b是分别示出根据本公开的实施方式的发光元件的立体图和剖视图。
图4是示出根据本公开的实施方式的显示装置的平面图。
图5a至图5f是各自示出根据本公开的实施方式的像素的电路图。
图6a和图6b是各自示出根据本公开的实施方式的像素的电路图，并且例如，示出了其中由于浮置电极而已经出现开路缺陷的像素的不同实施方式。
图7是示出根据本公开的实施方式的像素的电路图，并且例如，示出了包括修复图案电路的像素的实施方式。
图8a和图8b示出了其中开路缺陷已经被修复的像素的实施方式，并且例如，示出了图7的像素的其中由于不同原因而已经出现的开路缺陷已经被修复的实施方式。
图9是示出根据本公开的实施方式的像素的电路图，并且例如，示出了包括修复图案电路的像素的实施方式。
图10a和图10b示出了其中开路缺陷已经被修复的像素的实施方式，并且例如，示出了图9的像素的其中由于不同原因而已经出现的开路缺陷已经被修复的实施方式。
图11是示出根据本公开的实施方式的像素的电路图，并且例如，示出了包括修复图案电路的像素的实施方式。
图12a和图12b示出了其中开路缺陷已经被修复的像素的实施方式，并且例如，示出了图11的像素的其中由于不同原因而已经出现的开路缺陷已经被修复的实施方式。
图13和图14是各自示出根据本公开的实施方式的像素的电路图，并且例如，示出了包括修复图案电路的像素的不同实施方式。
图15和图16是各自示出根据本公开的实施方式的像素的平面图。
图17a至图17d是各自示出根据本公开的实施方式的像素的剖视图，并且例如，示出了像素的与图16的线I-I'对应的截面的不同实施方式。
图18是示出根据本公开的实施方式的像素的剖视图，并且例如，示出了像素的与图16的线II-II'对应的截面的实施方式。
图19是示出根据本公开的实施方式的像素的平面图，并且例如，示出了图16的实施方式的修改。
图20a至图20c是各自示出根据本公开的实施方式的像素的平面图。
图21是示出根据本公开的实施方式的像素的剖视图，并且例如，示出了像素的与图20c的线III-III'对应的截面的实施方式。
图22和图23是各自示出根据本公开的实施方式的像素的平面图。
图24是示出根据本公开的实施方式的像素的剖视图，并且例如，示出了像素的与图22的线IV-IV'对应的截面的实施方式。
具体实施方式
现在将详细参考本公开的各种实施方式，其具体示例在附图中示出并在以下进行描述，因为本公开的实施方式可以以许多不同的形式进行各种修改。然而，本公开不限于以下实施方式，并且可修改成各种形式。
为了清楚地解释本公开，附图中可省略与本公开的特征不直接相关的一些元件。此外，附图中的一些元件的尺寸、比例等可能被稍微夸大。应当注意，在所有附图中，相同的附图标记用于表示相同或相似的元件，并且将省略重复的解释。
应当理解，尽管本文中可使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受到这些术语的限制。还应当理解，当在本说明书中使用时，术语“包括(comprise)”、“包括(include)”、“具有(have)”等指定所陈述的特征、整体、步骤、操作、元件、组件和/或它们的组合的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组合的存在或添加。此外，当第一组件或部件设置在第二组件或部件上时，不仅可以第一组件或部件直接设置在第二组件或部件上，而且还可以第三组件或部件介于第一组件或部件与第二组件或部件之间。此外，在以下描述中使用的术语“位置”、“方向”等是以相对的术语来定义的，并且应当注意，它们可根据视角或方向改变为相反的位置或方向。此外，单数形式可包括复数形式，只要在句子中没有具体提及即可。
图1a、图1b、图2a、图2b、图3a和图3b是示出根据本公开的实施方式的发光元件LD的立体图和剖视图。尽管图1a至图3b示出了圆柱形杆式发光元件LD，但是根据本公开的发光元件LD的类型和/或形状不限于此。
参考图1a和图1b，根据本公开的实施方式的发光元件LD可包括第一导电类型半导体层11、第二导电类型半导体层13以及插置在第一导电类型半导体层11与第二导电类型半导体层13之间的有源层12。例如，发光元件LD可包括在纵向方向(L)上依次堆叠的第一导电类型半导体层11、有源层12和第二导电类型半导体层13。
在实施方式中，发光元件LD可以以在一个方向上延伸的杆的形式设置。如果发光元件LD延伸的方向被限定为纵向方向(L)，则发光元件LD可具有在纵向方向(L)上的第一端部和第二端部。
在实施方式中，第一导电类型半导体层11和第二导电类型半导体层13中的一个可设置在发光元件LD的第一端部上。第一导电类型半导体层11和第二导电类型半导体层13中的另外一个可设置在发光元件LD的第二端部上。
在实施方式中，发光元件LD可以是以杆的形式制造的杆式发光二极管。在本说明书中，术语“杆式”包括杆状形状和棒状形状，诸如在纵向方向上延伸的圆柱形形状和棱柱形状(即，具有大于1的纵横比)，并且其截面形状不限于特定形状。例如，发光元件LD的长度L可大于其直径D(或其截面的宽度)。
在实施方式中，发光元件LD可具有纳米级到微米级的小尺寸。例如，每个发光元件LD可具有纳米级到微米级的直径D和/或长度L。然而，在本公开中，发光元件LD的尺寸不限于此。例如，发光元件LD的尺寸可根据采用使用发光元件LD的发光器件作为光源的各种装置(例如，显示装置)的设计条件以各种方式改变。
第一导电类型半导体层11可包括例如至少一个N型半导体层。例如，第一导电类型半导体层11可包括N型半导体层，该N型半导体层包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的任何一种半导体材料并且掺杂有诸如Si、Ge或Sn的第一导电掺杂剂。然而，用于形成第一导电类型半导体层11的材料不限于此，并且第一导电类型半导体层11可由各种其它材料形成。
有源层12可设置在第一导电类型半导体层11上，并且具有单量子阱或多量子阱(MQW)结构。在实施方式中，可在有源层12上方和/或下方形成掺杂有导电掺杂剂的包层(未示出)。例如，包层可由AlGaN层或InAlGaN层形成。在实施方式中，可使用诸如AlGaN或AlInGaN的材料来形成有源层12，并且可使用各种其它材料来形成有源层12。
如果在发光元件LD的相对端部之间施加等于或大于阈值电压的电压，则发光元件LD可通过有源层12中的电子-空穴对的结合来发射光。由于可基于前述原理来控制发光元件LD的光发射，所以发光元件LD可用作各种发光器件以及显示装置的像素的光源。
第二导电类型半导体层13可设置在有源层12上，并且包括具有与第一导电类型半导体层11的类型不同的类型的半导体层。例如，第二导电类型半导体层13可包括至少一个P型半导体层。例如，第二导电类型半导体层13可包括P型半导体层，该P型半导体层包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的任何一种半导体材料，并且掺杂有诸如Mg的第二导电掺杂剂。然而，用于形成第二导电类型半导体层13的材料不限于此，并且第二导电类型半导体层13可由各种其它材料形成。
在实施方式中，发光元件LD还可包括设置在发光元件LD的表面上的绝缘膜INF。绝缘膜INF可形成在发光元件LD的表面上以围绕至少有源层12的外周表面，并且还可围绕第一导电类型半导体层11和第二导电类型半导体层13的预定区域。这里，绝缘膜INF可允许发光元件LD的具有不同极性的相对端部暴露于外部。例如，绝缘膜INF可暴露第一导电类型半导体层11和第二导电类型半导体层13中的每个的设置在发光元件LD的相对于纵向方向(L)的相应相对端部上的一个端部，例如，可暴露圆柱体的两个基侧(图1a和图1b中的发光元件LD的顶表面和底表面)而不是覆盖该两个基侧。
在实施方式中，绝缘膜INF可包括二氧化硅(SiO2)、氮化硅(Si3N4)、三氧化二铝(Al2O3)和二氧化钛(TiO2)中的至少一种绝缘材料，但不限于此。换句话说，形成绝缘膜INF的材料不限于特定材料，并且绝缘膜INF可由公知的各种绝缘材料形成。
在实施方式中，发光元件LD还可包括除了第一导电类型半导体层11、有源层12、第二导电类型半导体层13和/或绝缘膜INF之外的另外的其它组件。例如，发光元件LD还可包括设置在第一导电类型半导体层11、有源层12和/或第二导电类型半导体层13的一个端部上的一个或多个荧光层、一个或多个有源层、一个或多个半导体层和/或一个或多个电极层。
例如，如图2a和图2b中所示，发光元件LD还可包括设置在第二导电类型半导体层13的一个端部上的至少一个电极层14。在实施方式中，如图3a和图3b中所示，发光元件LD还可包括设置在第一导电类型半导体层11的一个端部上的至少一个电极层15。
电极层14和15中的每个可以是欧姆接触电极，但不限于此。电极层14和15中的每个可包括金属或金属氧化物。例如，电极层14和15中的每个可由诸如单独或组合的铬(Cr)、钛(Ti)、铝(Al)、金(Au)、镍(Ni)、其氧化物或合金、铟锡氧化物(ITO)、铟锌氧化物(IZO)、锌氧化物(ZnO)或铟锡锌氧化物(ITZO)的透明电极材料形成。在实施方式中，电极层14和15可以是基本上透明的或半透明的。由此，从发光元件LD生成的光可在穿过电极层14和15之后被发射到外部。
在实施方式中，绝缘膜INF可至少部分地围绕电极层14和15的外周表面，或者可不围绕外周表面。换句话说，绝缘膜INF可选择性地形成在电极层14和15的表面上。此外，绝缘膜INF可形成为暴露发光元件LD的具有不同极性的相对端部，例如，可暴露电极层14和15中的每个的至少一个区域。可替代地，在实施方式中，可不设置绝缘膜INF。
如果绝缘膜INF设置在发光元件LD的表面上(特别地，设置在有源层12的表面上)，则可防止有源层12与未示出的至少一个电极(例如，连接到发光元件LD的相对端部的接触电极中的至少一个接触电极)等短路。因此，可确保发光元件LD的电稳定性。在本公开的每个实施方式的描述中，术语“连接(connecting)或连接(connection)(或联接)”可全面地指物理和/或电连接(connecting)或连接(connection)(或联接)。此外，术语“连接(connecting)或连接(connection)(或联接)”可综合地指直接和/或间接连接(connecting)或连接(connection)(或联接)以及整体或非整体连接(connecting)或连接(connection)。
此外，由于形成在发光元件LD的表面上的绝缘膜INF，可最小化发光元件LD的表面上的缺陷的出现，由此可提高发光元件LD的寿命和效率。此外，如果绝缘膜INF形成在每个发光元件LD上，则即使在多个发光元件LD彼此相邻设置的情况下，也可防止发光元件LD不期望地短路。
在本公开的实施方式中，可执行表面处理工艺以制造发光元件LD。例如，可对每个发光元件LD进行表面处理，使得在将多个发光元件LD与流体溶液(或溶剂)混合并且然后供应到每个发射区域(例如，每个像素的发射区域)的情况下，发光元件LD可均匀地分散而不是不均匀地聚集在溶液中。
在与此相关的非限制性实施方式中，绝缘膜INF本身可由通过使用疏水材料的疏水膜形成，或者绝缘膜INF上可形成有由疏水材料形成的附加疏水膜。在实施方式中，疏水材料可以是含氟材料以表现出疏水性。在实施方式中，疏水材料可以以自组装单层(SAM)的形式应用于发光元件LD。在这种情况下，疏水材料可包括十八烷基三氯硅烷、氟代烷基三氯硅烷、全氟烷基三乙氧基硅烷等。此外，疏水材料可以是商业可获得的含氟材料，诸如，TeflonTM或CytopTM或相应的材料。
包括以上描述的发光元件LD的发光器件可不仅用在显示装置中，而且还用在需要光源的各种装置中。例如，显示面板的每个像素区域中可设置有至少一个超小型发光元件LD(例如，各自具有纳米级到微米级的尺寸的多个超小型发光元件LD)以使用超小型发光元件LD形成相应像素的光源(或光源单元)。此外，根据本公开的发光元件LD的应用领域不限于显示装置。例如，发光元件LD也可用在需要光源的其它类型的装置(诸如，照明装置)中。
图4是示出根据本公开的实施方式的显示装置的平面图。在实施方式中，图4示出了显示装置(特别地，设置在显示装置中的显示面板PNL)作为可将参考图1a至图3b描述的发光元件LD用作光源的装置的示例。例如，显示面板PNL的像素PXL中的每个可包括至少一个发光元件LD。
为了解释起见，图4着重于显示区域DA简单地示出了根据实施方式的显示面板PNL的结构。在一些实施方式中，虽然未示出，但是显示面板PNL中还可设置有至少一个驱动电路(例如，扫描驱动器和数据驱动器中的至少一个)和/或多个线。
参考图4，根据本公开的实施方式的显示面板PNL可包括基底层BSL以及设置在基底层BSL上的多个像素PXL。详细地，显示面板PNL和用于形成显示面板PNL的基底层BSL可包括用于显示图像的显示区域DA，以及形成在除显示区域DA之外的预定区域中的非显示区域NDA。像素PXL可在基底层BSL上设置在显示区域DA中。
在实施方式中，显示区域DA可设置在显示面板PNL的中央区域中，并且非显示区域NDA可设置在显示面板PNL的外围区域中，以便围绕显示区域DA。显示区域DA和非显示区域NDA的位置不限于此，并且可改变其位置。显示区域DA可形成其中显示图像的屏幕。
基底层BSL可形成显示面板PNL的基底。在实施方式中，基底层BSL可以是刚性或柔性衬底或者刚性或柔性膜，并且其材料或特性不受特别限制。例如，基底层BSL可以是由玻璃或增强玻璃制成的刚性衬底、由塑料或金属形成的柔性衬底(或薄膜)或者是至少一个绝缘层，并且其材料和/或特性不受特别限制。
此外，基底层BSL可以是透明的，但是本公开不限于此。例如，基底层BSL可以是透明的、半透明的、不透明的或反射性的基底。
基底层BSL上的一个区域可被限定为其中设置有像素PXL的显示区域DA，并且其另一区域可被限定为非显示区域NDA。例如，基底层BSL可包括显示区域DA以及设置在显示区域DA周围的非显示区域NDA，显示区域DA包括其中形成有相应像素PXL的多个像素区域。连接到显示区域DA的像素PXL的各种线和/或内部电路可设置在非显示区域NDA中。
在实施方式中，像素PXL可设置在显示区域DA的每个像素区域中。在实施方式中，像素PXL可以以条纹或PenTile布置方式布置在显示区域DA中，但是本公开不限于此。例如，像素PXL可以以各种已知的布置方式布置在显示区域DA中。
每个像素PXL可包括由预定控制信号(例如，扫描信号和数据信号)和/或预定电力电压(例如，第一电力电压和第二电力电压)驱动的至少一个光源。例如，像素PXL中的每个可包括根据图1a至图3b的实施方式中的任意一个的发光元件LD(例如，具有与纳米级或微米级对应的小尺寸的至少一个超小型杆式发光元件LD)。然而，在本公开的实施方式中，可用作像素PXL的光源的发光元件LD的类型不限于此。例如，在实施方式中，每个像素PXL可包括具有核-壳结构并且通过生长方法制造的发光元件。在实施方式中，具有核-壳结构的发光元件可以是具有与微米级到纳米级对应的小尺寸的超小型核-壳发光元件，但是具有核-壳结构的发光元件的尺寸不受限制。
在实施方式中，每个像素PXL可由有源像素形成。然而，能够应用于根据本公开的显示装置的像素PXL的类型、结构和/或驱动方法不受特别限制。例如，每个像素PXL可具有与用于无源或有源发光显示装置的像素的结构相同的结构，无源或有源发光显示装置具有各种已知的结构和/或可以通过各种已知的驱动方法操作。
图5a至图5f是各自示出根据本公开的实施方式的像素PXL的电路图。例如，图5a至图5f示出了能够应用于有源显示装置的像素PXL的不同实施方式。然而，本公开的实施方式可应用于的像素PXL和显示装置的类型不限于此。在实施方式中，如图5a至图5f中所示的每个像素PXL可以是设置在图4的显示面板PNL中的像素PXL中的任意一个。像素PXL可具有基本上相同或相似的结构。
参考图5a，根据本公开的实施方式的像素PXL可包括配置成生成具有与数据信号对应的亮度的光的光源单元LSU。像素PXL还可选择性地包括配置成驱动光源单元LSU的像素电路PXC。
在实施方式中，光源单元LSU可包括电连接在第一电力电压VDD与第二电力电压VSS之间的多个发光元件LD。例如，光源单元LSU可包括经由像素电路PXC和第一电力线PL1连接到第一电力电压VDD的第一电极ET1、通过第二电力线PL2连接到第二电力电压VSS的第二电极ET2以及以相同方向彼此并联连接在第一电极ET1与第二电极ET2之间的多个发光元件LD。在实施方式中，第一电极ET1可以是阳极电极，并且第二电极ET2可以是阴极电极。
在实施方式中，发光元件LD中的每个可包括通过第一电极ET1连接到第一电力电压VDD的P型端部以及通过第二电极ET2连接到第二电力电压VSS的N型端部。在实施方式中，发光元件LD可以以正向方向并联连接在第一电极ET1与第二电极ET2之间。这样，以正向方向连接在第一电力电压VDD与第二电力电压VSS之间的发光元件LD中的每个可形成有效光源。一组有效光源可形成像素PXL的光源单元LSU。
在实施方式中，第一电力电压VDD和第二电力电压VSS可具有不同的电位，以使得发光元件LD可发射光。例如，第一电力电压VDD可设置为高电位电力电压，并且第二电力电压VSS可设置为低电位电力电压。这里，在像素PXL的至少发光时段期间，第一电力电压VDD与第二电力电压VSS之间的电位差可设置为发光元件LD的阈值电压或更大。
在实施方式中，形成每个光源单元LSU的发光元件LD的第一端部(例如，P型端部)可通过光源单元LSU的一个电极(例如，每个像素PXL的第一电极ET1(也称为“第一像素电极”或“第一对准电极”))共同连接到像素电路PXC，并且通过像素电路PXC和第一电力线PL1连接到第一电力电压VDD。发光元件LD的第二端部(例如，N型端部)可通过光源单元LSU的另一电极(例如，每个像素PXL的第二电极ET2(也称为“第二像素电极”或“第二对准电极”))和第二电力线PL2共同连接到第二电力电压VSS。
光源单元LSU的发光元件LD可发射具有与通过像素电路PXC供应至其的驱动电流对应的亮度的光。例如，在每个帧周期期间，像素电路PXC可向光源单元LSU供应与相应帧的数据的灰度级值对应的驱动电流。供应至光源单元LSU的驱动电流可被划分成流至以正向方向连接的发光元件LD的部分。因此，发光元件LD中的每个可发射具有与施加至其的电流对应的亮度的光，使得光源单元LSU可发射具有与驱动电流对应的亮度的光。
在实施方式中，光源单元LSU还可包括至少一个无效光源，以及包括形成每个有效光源的发光元件LD。例如，至少一个反向发光元件LDrv还可连接在光源单元LSU的第一电极ET1与第二电极ET2之间。
每个反向发光元件LDrv与形成有效光源的发光元件LD一起可彼此并联连接在第一电极ET1与第二电极ET2之间，并且可以以与发光元件LD的方向相反的方向连接在第一电极ET1与第二电极ET2之间。例如，反向发光元件LDrv的N型端部可经由第一电极ET1和像素电路PXC连接到第一电力电压VDD。反向发光元件LDrv的P型端部可经由第二电极ET2连接到第二电力电压VSS。即使当在第一电极ET1与第二电极ET2之间施加预定的驱动电压(例如，正常方向的驱动电压)时，反向发光元件LDrv也保持停用。因此，电流基本上不流过反向发光元件LDrv。
像素电路PXC可连接到相应像素PXL的扫描线Si和数据线Dj。例如，如果像素PXL设置在显示区域DA的第i行(其中i是自然数)和第j列(其中j是自然数)中，则像素PXL的像素电路PXC可连接到显示区域DA的第i扫描线Si和第j数据线Dj。在实施方式中，像素电路PXC可包括第一晶体管T1和第二晶体管T2以及存储电容器Cst。
第一晶体管T1(也称为“驱动晶体管”)连接在第一电力电压VDD与光源单元LSU之间。第一晶体管T1的栅电极连接到第一节点N1。第一晶体管T1可响应于第一节点N1的电压而控制待供应至光源单元LSU的驱动电流。
第二晶体管T2(也称为“开关晶体管”)可连接在数据线Dj与第一节点N1之间。第二晶体管T2的栅电极连接到扫描线Si。在从扫描线Si供应具有栅极导通电压(例如，低电平电压)的扫描信号的情况下，第二晶体管T2导通以将第一节点N1电连接到数据线Dj。
在每个帧周期期间，相应帧的数据信号被供应至数据线Dj。数据信号经由第二晶体管T2传输至第一节点N1。由此，与数据信号对应的电压被充电到存储电容器Cst。
存储电容器Cst的一个电极连接到第一电力电压VDD，并且存储电容器Cst的另一电极连接到第一节点N1。存储电容器Cst可在每个帧周期期间利用与待供应至第一节点N1的数据信号对应的电压充电。
尽管在图5a中包括在像素电路PXC中的晶体管(例如，第一晶体管T1和第二晶体管T2)已经被示出为由P型晶体管形成，但是本公开不限于此。换句话说，第一晶体管T1和第二晶体管T2中的至少一个可改变为N型晶体管。
例如，如图5b中所示，第一晶体管T1和第二晶体管T2二者可由N型晶体管形成。在这种情况下，用于将每个帧周期中待供应至数据线Dj的数据信号写入像素PXL的扫描信号的栅极导通电压可以是高电平电压(也称为“栅极高电压”)。同样，用于使第一晶体管T1导通的数据信号的电压可以是具有与图5a的实施方式的电平相反的电平的电压。例如，在图5b的实施方式中，随着待表达的灰度级值增加，可供应具有更高电压的数据信号。
在实施方式中，可改变像素电路PXC与光源单元LSU之间的互连位置。例如，如图5b中所示，在形成像素电路PXC的第一晶体管T1和第二晶体管T2二者是N型晶体管的情况下，像素电路PXC可连接在光源单元LSU与第二电力电压VSS之间，并且存储电容器Cst可连接在第一节点N1与第二电力电压VSS之间。然而，本公开不限于此。例如，在实施方式中，即使像素电路PXC由N型晶体管形成，像素电路PXC也可连接在第一电力电压VDD与光源单元LSU之间，并且存储电容器Cst也可连接在第一节点N1与第一电力电压VDD之间。
除了一些电路元件的连接位置和控制信号(例如，扫描信号和数据信号)的电压电平根据晶体管的类型的改变而改变之外，图5b中所示的像素PXL的配置和操作与图5a的像素PXL的配置和操作基本上相似。因此，将省略图5b的像素PXL的详细描述。
像素电路PXC的结构不限于图5a和图5b中所示的实施方式的像素电路PXC的结构。换句话说，像素电路PXC可由具有各种结构和/或由各种驱动方案操作的公知的像素电路形成。例如，像素电路PXC可以以与图5c中所示的实施方式的方式相同的方式配置。
参考图5c，像素电路PXC可不仅连接到相应水平线的扫描线Si，而且还连接到至少一个另一扫描线(或控制线)。例如，设置在显示区域DA的第i行中的像素PXL的像素电路PXC还可连接到第i-1扫描线Si-1和/或第i+1扫描线Si+1。在实施方式中，像素电路PXC可不仅连接到第一电力电压VDD和第二电力电压VSS，而且还连接到第三电力电压。例如，像素电路PXC还可连接到初始化电力电压Vint。在实施方式中，像素电路PXC可包括第一晶体管T1至第七晶体管T7以及存储电容器Cst。
第一晶体管T1可连接在第一电力电压VDD与光源单元LSU之间。例如，第一晶体管T1的第一电极(例如，源电极)可通过第五晶体管T5和第一电力线PL1连接到第一电力电压VDD，并且第一晶体管T1的第二电极(例如，漏电极)可经由第六晶体管T6连接到光源单元LSU的电极(例如，相应像素PXL的第一接触电极和/或第一像素电极)。第一晶体管T1的栅电极连接到第一节点N1。第一晶体管T1可响应于第一节点N1的电压而控制待供应至光源单元LSU的驱动电流。
第二晶体管T2连接在数据线Dj与第一晶体管T1的第一电极之间。第二晶体管T2的栅电极连接到相应的扫描线Si。在从扫描线Si供应具有栅极导通电压的扫描信号的情况下，第二晶体管T2可导通以将数据线Dj电连接到第一晶体管T1的第一电极。因此，如果第二晶体管T2导通，则从数据线Dj供应的数据信号可被传输至第一晶体管T1。
第三晶体管T3连接在第一晶体管T1的另一电极与第一节点N1之间。第三晶体管T3的栅电极连接到相应的扫描线Si。在从扫描线Si供应具有栅极导通电压的扫描信号的情况下，第三晶体管T3可导通以将第一晶体管T1以二极管形式电连接。
第四晶体管T4可连接在第一节点N1与初始化电力电压Vint之间。第四晶体管T4的栅电极连接到前一扫描线(例如，第i-1扫描线Si-1)。在栅极导通电压的扫描信号被供应至第i-1扫描线Si-1的情况下，第四晶体管T4可导通，使得初始化电力电压Vint的电压可被传输至第一节点N1。在实施方式中，在第一晶体管T1是P型晶体管的情况下，用于初始化第一晶体管T1的栅极电压的初始化电力电压Vint的电压可以是数据信号的最低电压或更小。
第五晶体管T5连接在第一电力电压VDD与第一晶体管T1之间。第五晶体管T5的栅电极连接到相应的发射控制线(例如，第i发射控制线Ei)。在具有栅极截止电压(例如，高电平电压)的发射控制信号被供应至发射控制线Ei的情况下，第五晶体管T5可截止，并且在其它情况下可导通。
第六晶体管T6连接在第一晶体管T1与光源单元LSU之间。第六晶体管T6的栅电极连接到相应的发射控制线(例如，第i发射控制线Ei)。在具有栅极截止电压的发射控制信号被供应至发射控制线Ei的情况下，第六晶体管T6可截止，并且在其它情况下可导通。
第七晶体管T7连接在光源单元LSU的电极(例如，相应像素PXL的第一像素电极)与初始化电力电压Vint之间。第七晶体管T7的栅电极连接到后续级(后续水平像素行)的扫描线中的任一个(例如，连接到第i+1扫描线Si+1)。当栅极导通电压的扫描信号被供应至第i+1扫描线Si+1时，第七晶体管T7可导通，使得初始化电力电压Vint的电压可被供应至光源单元LSU的电极。在这种情况下，在其中初始化电力电压Vint的电压被传输至光源单元LSU的每个初始化时段期间，光源单元LSU的电极的电压可被初始化。用于控制第七晶体管T7的操作的控制信号可以以各种方式改变。例如，在实施方式中，第七晶体管T7的栅电极可连接到相应水平线的扫描线(即，第i扫描线Si)。在具有栅极导通电压的扫描信号被供应至第i扫描线Si的情况下，第七晶体管T7可导通，使得初始化电力电压Vint的电压可被供应至光源单元LSU的电极。
存储电容器Cst可连接在第一电力电压VDD与第一节点N1之间。存储电容器Cst可存储与在每个帧周期期间施加到第一节点N1的数据信号和第一晶体管T1的阈值电压二者对应的电压。
尽管在图5c中包括在像素电路PXC中的晶体管(例如，第一晶体管T1至第七晶体管T7)已经被示出为由P型晶体管形成，但是本公开不限于此。例如，第一晶体管T1至第七晶体管T7中的至少一个可改变为N型晶体管。
尽管图5a至图5c示出了其中构成每个光源单元LSU的所有有效光源(即，发光元件LD)彼此并联连接的实施方式，但是本公开不限于此。例如，在本公开的实施方式中，如图5d至图5f中所示，每个像素PXL的光源单元LSU可配置成包括串联连接结构。在以下对图5d至图5f的实施方式的描述中，将省略与图5a至图5c的实施方式的组件相同或相似的组件(例如，像素电路PXC)的详细描述。
参考图5d，光源单元LSU可包括彼此串联连接的至少两个发光元件。例如，光源单元LSU可包括以正向方向串联连接在第一电力电压VDD与第二电力电压VSS之间并且因此形成每个有效光源的第一发光元件LD1、第二发光元件LD2和第三发光元件LD3。在下文中，在第一发光元件LD1、第二发光元件LD2和第三发光元件LD3之中的特定发光元件被指定的情况下，相应的发光元件将被称为“第一发光元件LD1”、“第二发光元件LD2”或“第三发光元件LD3”。术语“发光元件LD”或“多个发光元件LD”将用于任意指定第一发光元件LD1、第二发光元件LD2和第三发光元件LD3中的至少一个发光元件，或者共同指定第一发光元件LD1、第二发光元件LD2和第三发光元件LD3。
第一发光元件LD1的P型端部可通过光源单元LSU的第一电极ET1等连接到第一电力电压VDD。第一发光元件LD1的N型端部可通过第一中间电极IET1连接到第二发光元件LD2的P型端部。第二发光元件LD2的P型端部可连接到第一发光元件LD1的N型端部。第二发光元件LD2的N型端部可通过第二中间电极IET2连接到第三发光元件LD3的P型端部。第三发光元件LD3的P型端部可连接到第二发光元件LD2的N型端部。第三发光元件LD3的N型端部可通过光源单元LSU的第二电极ET2和第二电力线PL2连接到第二电力电压VSS。以这种方式，第一发光元件LD1、第二发光元件LD2和第三发光元件LD3可依次串联连接在光源单元LSU的第一电极ET1与第二电极ET2之间。
尽管在图5d中示出了发光元件LD连接成具有三级串联结构的实施方式，但是本公开不限于此。例如，在本公开的实施方式中，可将两个发光元件LD连接成具有两级串联结构，或者可将四个或更多个发光元件LD连接成具有四级或更多级串联结构。
在假设使用具有相同条件(例如，相同尺寸和/或数量)的发光元件LD表达相同的亮度的情况下，与具有其中发光元件LD并联连接的结构的光源单元LSU相比，在具有其中发光元件LD串联连接的结构的光源单元LSU中，可增加施加在第一电极ET1与第二电极ET2之间的电压，并且可减小流至光源单元LSU的驱动电流量。因此，在发光元件LD的串联连接结构被用于形成每个像素PXL的光源单元LSU的情况下，当显示装置被驱动时，可减小流过显示面板PNL的面板电流。因此，可减小电力损耗以使得可提高效率，并且可减小功耗。此外，可减小待供应至光源单元LSU以表达每个灰度级的驱动电流的大小，使得可在尺寸方面减小像素PXL的驱动晶体管(例如，第一晶体管T1)和/或驱动电路(例如，每个通道的放大器电路)的输出端缓冲器。
此外，在其中发光元件LD仅彼此并联连接的光源单元LSU中，在至少一个发光元件LD中出现短路缺陷的情况下，驱动电流流过有缺陷的发光元件，并且因此驱动电流可能无法流畅地流过其它发光元件LD。结果，可能出现黑斑缺陷。然而，在其中发光元件LD以具有至少两个级的串联结构连接的光源单元LSU中，即使在一些串联级中出现短路缺陷的情况下，驱动电流也可流过其它串联级的发光元件LD，使得其它串联级的发光元件LD可发射光。
在实施方式中，至少一个串联级可包括彼此并联连接的多个发光元件LD。在这种情况下，光源单元LSU可由串联/并联组合结构形成。例如，光源单元LSU可如图5e的实施方式中所示那样配置。
参考图5e，形成光源单元LSU的至少一个串联级可包括以正向方向彼此并联连接的多个发光元件LD。例如，光源单元LSU可包括设置在第一串联级(也称为“第一级”或“第一行”)中的多个第一发光元件LD1、设置在第一串联级之后的第二串联级(也称为“第二级”或“第二行”)中的至少一个第二发光元件LD2以及设置在第二串级之后的第三串联级(也称为“第三级”或“第三行“)中的至少一个第三发光元件LD3。
尽管在图5e中已经公开了多个第一发光元件LD1仅在第一串联级中以正向方向连接的实施方式，但是本公开不限于此。例如，在实施方式中，在多个串联级(例如，形成相应的光源单元LSU的所有串联级)中的每个中，多个发光元件LD可以以正向方向连接。
尽管在图5e中已经示出了由设置在三个串联级中的发光元件LD形成的光源单元LSU，但是本公开不限于此。例如，如图5f中所示，光源单元LSU可包括仅设置在两个串联级中的多个发光元件LD。例如，光源单元LSU可包括至少一个第一发光元件LD1和至少一个第二发光元件LD2，第一发光元件LD1设置在第一串联级中并且具有分别连接到第一电极ET1和中间电极IET的P型端部和N型端部，第二发光元件LD2设置在第二串联级中并且具有分别连接到中间电极IET和第二电极ET2的P型端部和N型端部。
此外，形成光源单元LSU的串联级的数量可以以各种方式改变。例如，光源单元LSU可包括分布在四个或更多个串联级中的多个发光元件LD。此外，在每个串联级中以正向方向连接的发光元件LD的数量可以以各种方式改变。在实施方式中，包括在设置在显示区域(图4的DA)中的像素PXL中的发光元件LD的数量可彼此相同或相似。例如，在将发光元件LD供应至每个像素PXL的步骤处，发光元件LD可以以这样的方式对准，即，包括发光元件LD的发光元件墨水(或也称为“发光元件溶液”)被控制成均匀地施加到每个像素PXL的发射区域，并且电场被控制成在均匀的条件下施加到每个像素PXL。以这种方式，发光元件LD可相对均匀地供应至每个像素PXL并且在每个像素PXL中对准。
在实施方式中，如图5e和图5f中所示，每个像素PXL还可包括设置在至少一个串联级中的至少一个反向发光元件LDrv。例如，多个串联级中的至少一个还可包括以与发光元件LD的方向相反的方向连接的至少一个反向发光元件LDrv。
即使在反向发光元件LDrv连接在至少一个串联级中的情况下，如果设置了以正向方向连接在串联级中的至少一个有效光源(例如，第一发光元件LD1、第二发光元件LD2和/或第三发光元件LD3)，则像素PXL的驱动电流也可依次流经串联级。因此，光源单元LSU可以以与驱动电流对应的亮度发射光。
这样，在通过使用串联连接结构将多个发光元件LD连接(例如，将发光元件LD中的全部仅串联连接，或者将发光元件LD中的全部以串联/并联组合结构连接)来配置每个像素PXL的光源单元LSU的情况下，可容易地控制驱动电流/电压条件以对应于期望产品的规格。例如，与如图5a至图5c的实施方式中所示的光源单元LSU(其具有其中发光元件LD中的全部彼此并联连接的结构)的驱动电流和缺陷率相比，在如图5d至图5f的实施方式中所示的光源单元LSU(其中发光元件LD中的全部串联连接或者以串联/并联组合结构连接)中，可减小驱动电流并且可减小由短路缺陷导致的缺陷率。此外，与如图5d的实施方式中所示的光源单元LSU(其具有其中发光元件LD中的全部串联连接的结构)的驱动电压相比，在如图5e和图5f的实施方式中所示的光源单元LSU(其中发光元件LD中的全部以串联/并联组合结构连接)中，可减小待施加在光源单元LSU的相对端部之间的驱动电压。
然而，在使用发光元件LD的串联连接结构的像素PXL中，开路缺陷的出现概率可能高于仅使用并联连接结构的像素PXL的开路缺陷的出现概率。例如，在其中发光元件LD以串联结构或串联/并联组合结构连接以形成光源单元LSU的像素PXL中，如果在形成任意一个串联级的一对电极之间没有以正向方向有效地连接的发光元件LD，则驱动电流能够在像素PXL中沿其流动的电流路径被阻断，由此可能出现开路缺陷。在其中已经出现开路缺陷的像素PXL中，驱动电流不能从中流过，使得光源单元LSU的发光元件LD中的全部都无法发射光。因此，像素PXL可能显示为暗点。以下将对使用发光元件LD的串联连接结构的像素PXL中可能出现的开路缺陷进行详细描述。
如前述实施方式中所示，像素PXL可包括像素电路PXC和/或光源单元LSU，像素电路PXC和/或光源单元LSU可具有各种结构。可应用于本公开的像素PXL的结构不限于图5a至图5f中所示的实施方式，并且每个像素PXL可具有各种公知的结构。例如，包括在每个像素PXL中的像素电路PXC可由可具有各种结构和/或由各种驱动方法操作的公知的像素电路形成。在本公开的实施方式中，每个像素PXL可配置在无源发光显示装置等中。在这种情况下，可省略像素电路PXC，并且光源单元LSU的第一电极ET1和第二电极ET2中的每个可直接连接到扫描线Si、数据线Dj、电力线和/或控制线。
图6a和图6b是各自示出根据本公开的实施方式的像素PXL的电路图，并且例如，示出了其中由于浮置电极而已经出现开路缺陷的像素PXL的不同实施方式。在实施方式中，图6a和图6b示出了可能在根据图5e的实施方式的像素PXL中出现的开路缺陷的示例，并且将省略与以上描述的实施方式相同或相似的详细描述。
参考图5e、图6a和图6b，如果在形成至少一个串联级的一对电极之间没有以正向方向有效连接的发光元件LD，则在相应的像素PXL中可能出现开路缺陷。因此，像素PXL可能被显示为暗点。
例如，如图6a中所示，形成第二串联级的第一中间电极IET1与第二中间电极IET2之间没有以正向方向连接的发光元件LD，并且只有反向发光元件LDrv可连接在第一中间电极IET1与第二中间电极IET2之间。在这种情况下，第一中间电极IET1和第二中间电极IET2不彼此电连接，使得第一中间电极IET1和第二中间电极IET2保持为电隔离的浮置电极。因此，在第二串联级中，驱动电流I能够沿其流动的电流路径可能被阻断。
可替代地，如图6b中所示，可能没有任何发光元件LD有效地连接在形成第二串联级的第一中间电极IET1与第二中间电极IET2之间。在这种情况下，第一中间电极IET1和第二中间电极IET2不彼此电连接，使得第一中间电极IET1和第二中间电极IET2保持为彼此电隔离的浮置电极。因此，在第二串联级中，驱动电流I能够沿其流动的电流路径可能被阻断。
尽管图6a和图6b示出了其中第二串联级中已经出现开路缺陷的像素PXL的示例，但是驱动电流I能够沿其流动的电流路径甚至在其它串联级中出现开路缺陷的情况下也可能被阻断。例如，形成第一串联级的第一电极ET1与第一中间电极IET1之间可能没有以正向方向有效地连接一个或多个发光元件LD。在这种情况下，第一中间电极IET1保持为电隔离的浮置电极，使得像素PXL中可能出现开路缺陷。同样，形成第三串联级的第二中间电极IET2与第二电极ET2之间可能没有以正向方向有效地连接一个或多个发光元件LD。在这种情况下，第二中间电极IET2保持为电隔离的浮置电极，使得像素PXL中可能出现开路缺陷。
换句话说，在具有发光元件LD的串联连接结构的像素PXL中，如果形成每个串联级的一对电极之间没有以正向方向有效地连接一个或多个发光元件LD，则像素PXL中存在出现开路缺陷的可能性。因此，本公开的以下实施方式将提出像素PXL的各种结构，在该各种结构中，可使用发光元件LD的串联连接结构来增强电力效率，并且可容易地修复像素PXL中可能出现的开路缺陷。
图7是示出根据本公开的实施方式的像素PXL的电路图，并且例如，示出了包括修复图案电路RPU的像素PXL的实施方式。图8a和图8b示出了其中开路缺陷已经被修复的像素PXL实施方式，并且例如，示出了图7的像素PXL的其中由于不同原因而已经出现的开路缺陷已经被修复的实施方式。为了解释的目的，图7至图8b集中于有效光源示出了光源单元LSU的结构。此外，将省略对像素电路PXC的详细结构的说明，像素电路PXC可以以各种形状实现为可在每个像素PXL中选择性地设置的元件。在图7至图8b的实施方式的描述中，相同的附图标记将用于指定与前述实施方式的组件相同或相似的组件，并且将省略对其的详细描述。
参考图7，根据本公开的实施方式的像素PXL还可包括光源单元LSU以及连接到光源单元LSU的修复图案电路RPU。像素PXL还可选择性地包括连接在光源单元LSU与第一电力电压VDD之间的像素电路PXC。
像素电路PXC可连接在第一电力线PL1与光源单元LSU的第一电极ET1之间。像素电路PXC的位置可根据实施方式以各种方式改变。例如，在实施方式中，像素电路PXC可连接在光源单元LSU的第二电极ET2与第二电力线PL2之间。
在实施方式中，像素电路PXC可以是包括P型晶体管的P型像素电路。然而，本公开不限于此。例如，在实施方式中，像素电路PXC可由N型晶体管形成，或者像素电路PXC可包括至少一个P型晶体管和至少一个N型晶体管的组合。
光源单元LSU可包括设置在至少两个串联级中的多个发光元件LD以及设置成形成该至少两个串联级的至少三个电极。例如，假设光源单元LSU包括以三级串联或串联/并联结构彼此连接的第一发光元件LD1、第二发光元件LD2和第三发光元件LD3。在这种情况下，光源单元LSU可包括形成第一串联级的一对电极、形成第二串联级的一对电极以及形成第三串联级的一对电极。两个依次的串联级可共用任何中间电极。
例如，光源单元LSU可包括形成第一串联级的第一电极ET1和第一中间电极IET1、形成第二串联级的第一中间电极IET1和第二中间电极IET2以及形成第三串联级的第二中间电极IET2和第二电极ET2。第一串联级和第二串联级可共用第一中间电极IET1。第二串联级和第三串联级可共用第二中间电极IET2。
至少一个第一发光元件LD1可以以正向方向连接在第一串联级的第一电极ET1与第一中间电极IET1之间。例如，多个第一发光元件LD1可以以正向方向彼此连接在第一电极ET1与第一中间电极IET1之间。
至少一个第二发光元件LD2可以以正向方向连接在第二串联级的第一中间电极IET1与第二中间电极IET2之间。例如，单个第二发光元件LD2可以以正向方向连接在第一中间电极IET1与第二中间电极IET2之间。然而，第二发光元件LD2的数量可改变。例如，在实施方式中，多个第二发光元件LD2可以以正向方向彼此连接在第一中间电极IET1与第二中间电极IET2之间。
至少一个第三发光元件LD3可以以正向方向连接在第三串联级的第二中间电极IET2与第二电极ET2之间。例如，单个第三发光元件LD3可以以正向方向连接在第二中间电极IET2与第二电极ET2之间。这里，可改变第三发光元件LD3的数量。例如，在实施方式中，多个第三发光元件LD3可以以正向方向连接在第二中间电极IET2与第二电极ET2之间。
修复图案电路RPU可包括与光源单元LSU的每个串联级对应的多个修复图案。在实施方式中，每个修复图案可以是修复晶体管。
例如，修复图案电路RPU可包括连接在第一串联级的第一电极ET1与第一中间电极IET1之间的第一修复晶体管RT1、连接在第二串联级的第一中间电极IET1与第二中间电极IET2之间的第二修复晶体管RT2以及连接在第三串联级的第二中间电极IET2与第二电极ET2之间的第三修复晶体管RT3。在下文中，在第一修复晶体管RT1、第二修复晶体管RT2和第三修复晶体管RT3之中的特定修复晶体管被指定的情况下，相应的修复晶体管将被称为“第一修复晶体管RT1”、“第二修复晶体管RT2”或“第三修复晶体管RT3”。术语“修复晶体管RT”或“多个修复晶体管RT”将用于任意指定第一修复晶体管RT1、第二修复晶体管RT2和第三修复晶体管RT3中的至少一个修复晶体管，或者共同指定第一修复晶体管RT1、第二修复晶体管RT2和第三修复晶体管RT3。
在实施方式中，修复晶体管RT可以是具有与形成像素电路PXC的晶体管的类型相同类型的晶体管。例如，在像素电路PXC是包括P型晶体管的P型像素电路的情况下，修复晶体管RT中的每个可由P型晶体管形成。在这种情况下，当需要时，可通过使用用于使像素电路PXC的晶体管(特别地，每个像素PXL的开关晶体管)导通的栅极导通电压Von(例如，栅极低电压VGL)来使至少一个修复晶体管RT导通。例如，根据需要，至少一个修复晶体管RT的栅电极可以连接到待被供应预定的栅极导通电压Von的栅极导通电力线VL，使得修复晶体管RT可以导通。换句话说，如果修复晶体管RT由具有与形成像素电路PXC的晶体管的类型相同类型的晶体管形成，则可根据需要通过使用待用于驱动像素电路PXC的控制信号或驱动电力来使至少一个修复晶体管RT导通。
每个修复晶体管RT可设置和连接在形成相应的串联级的一对电极之间。例如，第一修复晶体管RT1的源电极和漏电极可分别电连接到第一电极ET1和第一中间电极IET1。同样，第二修复晶体管RT2的源电极和漏电极可分别电连接到第一中间电极IET1和第二中间电极IET2。第三修复晶体管RT3的源电极和漏电极可分别电连接到第二中间电极IET2和第二电极ET2。
在实施方式中，在至少一个发光元件LD以正向方向连接在每个串联级中的情况下(即，在没有出现开路缺陷的情况下)，修复晶体管RT中的每个的栅电极可浮置并保持电隔离。例如，修复晶体管RT中的每个的栅电极可设置在栅极导通电力线VL周围，并且可浮置并隔离，而不连接到栅极导通电力线VL。例如，修复晶体管RT中的每个的栅电极可设置成与栅极导通电力线VL重叠，并且通过至少一个绝缘层与栅极导通电力线VL分开。
在没有发光元件LD以正向方向连接在形成任意一个串联级的一对电极之间的情况下，该一对电极可能无法电连接，并且因此可能出现开路缺陷。在此情况下，在本公开的实施方式中，可使与其中已经出现开路缺陷的串联级对应的修复晶体管RT导通。
详细地，在每个修复晶体管RT导通的情况下，形成相应串联级的一对电极可通过修复晶体管RT彼此电连接。因此，即使在相应的串联级中出现开路缺陷等的情况下，驱动电流也可流过与相应的串联级对应的修复晶体管RT，使得可驱动其它串联级的发光元件LD。因此，可修复像素PXL中的开路缺陷，并且可防止像素PXL被显示为暗点。
例如，如图8a和图8b的实施方式中所示，在没有任何发光元件LD以正向方向有效地连接在形成第二串联级的第一中间电极IET1与第二中间电极IET2之间的情况下(例如，在如图8a中所示的只有反向发光元件LDrv连接在第一中间电极IET1与第二中间电极IET2之间的情况下，或者在如图8b中所示的没有任何光源(发光元件LD或反向发光元件LDrv)有效地连接在第一中间电极IET1与第二中间电极IET2之间的情况下)，第二修复晶体管RT2的栅电极可电连接到栅极导通电力线VL。因此，栅极导通电压Von可被供应至第二修复晶体管RT2的栅电极，使得第二修复晶体管RT2可导通。如果第二修复晶体管RT2导通，则第一中间电极IET1和第二中间电极IET2通过第二修复晶体管RT2彼此电连接。因此，供应至光源单元LSU的驱动电流I可流过第二修复晶体管RT2，使得可防止像素PXL被显示为暗点。
图9是示出根据本公开的实施方式的像素PXL的电路图，并且例如，示出了包括修复图案电路RPU的像素PXL的实施方式。图10a和图10b示出了其中开路缺陷已经被修复的像素PXL的实施方式，并且例如，示出了图9的像素PXL的其中由于不同原因已经出现的开路缺陷已经被修复的实施方式。在对图9至图10b的实施方式的描述中，相同的附图标记将用于指定与前述实施方式(例如，图7至图8b的实施方式)的组件相同或相似的组件，并且将省略其详细描述。
参考图9至图10b，像素电路PXC可以是包括N型晶体管的N型像素电路。尽管在实施方式中，像素电路PXC可连接在第一电力线PL1与光源单元LSU的第一电极ET1之间，但是像素电路PXC的连接位置可以以各种方式改变。例如，在实施方式中，像素电路PXC可连接在光源单元LSU的第二电极ET2与第二电力线PL2之间。
在像素电路PXC是包括N型晶体管的N型像素电路的情况下，修复晶体管RT中的每个可由N型晶体管形成。在这种情况下，第一修复晶体管RT1的漏电极和源电极可分别连接到并且电连接到第一电极ET1和第一中间电极IET1。同样，第二修复晶体管RT2的漏电极和源电极可分别电连接到第一中间电极IET1和第二中间电极IET2。第三修复晶体管RT3的漏电极和源电极可分别连接到并且电连接到第二中间电极IET2和第二电极ET2。这样，如果修复晶体管RT形成为具有与包括在像素电路PXC中的晶体管的类型相同的类型，则在需要时，可使用用于使像素电路PXC的晶体管(特别地，每个像素PXL的开关晶体管)导通的栅极导通电压Von(例如，栅极高电压VGH)来使至少一个修复晶体管RT导通。
在前述实施方式中，在至少一个发光元件LD以正向方向连接在每个串联级中的情况下(即，在没有出现开路缺陷的情况下)，修复晶体管RT中的每个的栅电极可浮置并保持电隔离。例如，修复晶体管RT中的每个的栅电极可设置在栅极导通电力线VL周围，并且可浮置并隔离，而不连接到栅极导通电力线VL。
在没有任何发光元件LD以正向方向有效地连接在形成任意一个串联级的一对电极之间的情况下，与相关串联级对应的修复晶体管RT可导通以允许修复开路缺陷。例如，如图10a和图10b的实施方式中所示，在没有任何发光元件LD以正向方向有效地连接在形成第二串联级的第一中间电极IET1与第二中间电极IET2之间的情况下，可通过将第二修复晶体管RT2的栅电极电连接到栅极导通电力线VL来修复第二串联级中已经出现的开路缺陷。
图11是示出根据本公开的实施方式的像素PXL的电路图，并且例如，示出了包括修复图案电路RPU的像素PXL的实施方式。图12a和图12b示出了其中开路缺陷已经被修复的像素PXL的实施方式，并且例如，示出了图11的像素PXL的其中由于不同原因而已经出现的开路缺陷已经被修复的实施方式。在对图11至图12b的实施方式的描述中，相同的附图标记将用于指定与前述实施方式(例如，图7至图10b的实施方式)的组件相同或相似的组件，并且将省略其详细描述。
参考图11至图12b，像素电路PXC可以是N型晶体管和/或P型晶体管。像素电路PXC的类型或配置不受特别限制，并且在一些实施方式中，可将其省略。
修复图案电路RPU可包括与光源单元LSU的每个串联级对应的多个修复图案。在实施方式中，每个修复图案可以是导电图案。
例如，修复图案电路RPU可包括设置在第一串联级的第一电极ET1与第一中间电极IET1之间的第一导电图案CP1、设置在第二串联级的第一中间电极IET1与第二中间电极IET2之间的第二导电图案CP2以及设置在第三串联级的第二中间电极IET2与第二电极ET2之间的第三导电图案CP3。在下文中，在第一导电图案CP1、第二导电图案CP2和第三导电图案CP3之中的特定导电图案被指定的情况下，相应的导电图案将被称为“第一导电图案CP1”、“第二导电图案CP2”或“第三导电图案CP3”。术语“导电图案CP”或“多个导电图案CP”将用于任意指定第一导电图案CP1、第二导电图案CP2和第三导电图案CP3中的至少一个导电图案，或者共同指定第一导电图案CP1、第二导电图案CP2和第三导电图案CP3。
在实施方式中，如图11中所示，在至少一个发光元件LD以正向方向连接在每个串联级中的情况下(即，在没有出现开路缺陷的情况下)，每个导电图案CP可浮置并保持电隔离。
在没有任何发光元件LD以正向方向有效地连接在形成任意一个串联级的一对电极之间的情况下，与相关串联级对应的导电图案CP可电连接在该一对电极之间，以允许修复开路缺陷。例如，如图12a和图12b的实施方式中所示，在没有任何发光元件LD以正向方向有效地连接在形成第二串联级的第一中间电极IET1与第二中间电极IET2之间的情况下，可通过将第二导电图案CP2电连接在第一中间电极IET1与第二中间电极IET2之间来修复第二串联级中出现的开路缺陷。
图13和图14是示出根据本公开的实施方式的像素PXL的电路图，并且例如，示出了包括修复图案电路RPU的像素PXL的不同实施方式。在对图13和图14的实施方式的描述中，相同的附图标记将用于指定与前述实施方式(例如，图7至图12b的实施方式)的组件相同或相似的组件，并且将省略其详细描述。
参考图13和图14，修复图案电路RPU可包括与每个串联级对应的多个修复图案。此外，修复图案可包括至少一个修复晶体管RT和至少一个导电图案CP的组合。
在实施方式中，如图13中所示，修复图案电路RPU可包括分别与第一串联级和第二串联级对应的第一修复晶体管RT1和第二修复晶体管RT2以及与第三串联级对应的第三导电图案CP3。这里，形成修复图案电路RPU的修复晶体管RT和导电图案CP的组合可以以各种方式改变。
在实施方式中，在像素电路PXC是P型像素电路的情况下，修复晶体管RT可由P型晶体管形成。根据需要，用于使修复晶体管RT导通的控制信号或控制电力的类型可以以各种方式改变。例如，在实施方式中，如图7至图10b的实施方式中所示，可通过使用被供应至栅极导通电力线VL的栅极导通电压Von来选择性地使修复晶体管RT导通。在实施方式中，如图13中所示，在修复晶体管RT是P型晶体管的情况下，连接到第二电极ET2的第二电极线ETL2可设置在修复晶体管RT的栅电极周围，并且当需要时(即，在开路缺陷被修复的情况下)，第二电极线ETL2可选择性地与修复晶体管RT的栅电极连接。换句话说，在一些实施方式中，可使用第二电力电压VSS选择性地使修复晶体管RT导通。
在实施方式中，如图14中所示，修复图案电路RPU可包括与第一串联级对应的第一导电图案CP1以及分别与第二串联级和第三串联级对应的第二修复晶体管RT2和第三修复晶体管RT3。换句话说，形成修复图案电路RPU的修复晶体管RT和导电图案CP的组合可根据实施方式以各种方式改变。
在实施方式中，在像素电路PXC是N型像素电路的情况下，修复晶体管RT可由N型晶体管形成。根据需要，用于使修复晶体管RT导通的控制信号或控制电力的类型可以以各种方式改变。例如，在实施方式中，如图7至图10b的实施方式中所示，可通过使用被供应至栅极导通电力线VL的栅极导通电压Von来选择性地使修复晶体管RT导通。在实施方式中，如图14中所示，在修复晶体管RT是N型晶体管的情况下，连接到第一电极ET1的第一电极线ETL1可设置在修复晶体管RT的栅电极周围，并且当需要时(即，在开路缺陷被修复的情况下)，第一电极线ETL1可选择性地与修复晶体管RT的栅电极连接。换句话说，在一些实施方式中，可使用第一电力电压VDD选择性地使修复晶体管RT导通。
图15和图16是各自示出根据本公开的实施方式的像素PXL的平面图。与图15的像素PXL相比，图16的像素PXL还可包括多个分隔壁PW和接触电极CE。在实施方式中，图15和图16中所示的每个像素PXL可以是图4至14中所示的像素PXL中的任意一个。例如，图15和图16中所示的每个像素PXL可以是根据图7的实施方式的像素PXL。此外，在实施方式中，设置在显示区域(图4的DA)中的像素PXL可具有基本上相同或相似的结构。
在实施方式中，图15和图16集中于像素PXL的光源单元LSU和修复图案电路RPU示出了根据每个实施方式的像素PXL的结构。这里，像素PXL还可包括形成每个像素电路(例如，图4至图14的像素电路PXC)的电路元件。在实施方式中，电路元件和修复图案电路RPU可设置在与光源单元LSU的层不同的层上。例如，电路元件和修复图案电路RPU可设置在定位于基底层BSL的表面上的电路元件层(或者也称为“像素电路层”)中，并且光源单元LSU可设置在设置于电路元件层上的显示元件层中。
此外，在实施方式中，图15和图16示出了其中每个光源单元LSU通过第一接触孔CH1和第二接触孔CH2连接到预定电力线(例如，第一电力线PL1和/或第二电力线PL2)、电路元件(例如，形成像素电路PXC的至少一个电路元件)和/或信号线(例如，扫描线Si和/或数据线Dj)的实施方式，但是本公开不限于此。例如，在本公开的实施方式中，每个像素PXL的第一电极ET1和第二电极ET2中的至少一个可直接连接到预定电力线和/或信号线，而不使用例如接触孔和/或中间线。
首先，参考图4至图15，根据本公开的实施方式的像素PXL可包括彼此间隔开的第一电极ET1和第二电极ET2、设置在第一电极ET1与第二电极ET2之间的至少一个中间电极IET以及连接在第一电极ET1和第二电极ET2及至少一个中间电极IET之中的一对相邻电极之间的多个发光元件LD。此外，像素PXL可包括设置和/或连接在第一电极ET1和第二电极ET2及至少一个中间电极IET之中的一对相邻电极之间并且与该一对相邻电极重叠的多个修复图案。在根据前述实施方式的像素PXL中，第一电极ET1、至少一个中间电极IET和第二电极ET2可经由每个发光元件LD或修复图案依次串联连接，并形成每个串联级的电极。
例如，像素PXL可包括在第一方向DR1上彼此间隔开并依次布置的第一电极ET1、第一中间电极IET1、第二中间电极IET2和第二电极ET2。在实施方式中，第一方向DR1可以是水平方向(或行方向)，但是本公开不限于此。例如，在实施方式中，第一方向DR1可以是垂直方向(或列方向)或对角线方向。
在实施方式中，彼此相邻的第一电极ET1和第一中间电极IET1可配成一对并形成第一串联级的电极。同样，彼此相邻的第一中间电极IET1和第二中间电极IET2可配成一对并形成第二串联级的电极。彼此相邻的第二中间电极IET2和第二电极ET2可配成一对并形成第三串联级的电极。
在实施方式中，第一电极ET1、第一中间电极IET1、第二中间电极IET2和第二电极ET2各自可在与第一方向相交的第二方向DR2上延伸。例如，第一电极ET1、第一中间电极IET1、第二中间电极IET2和第二电极ET2各自可具有在第二方向DR2上延伸并且彼此平行设置的棒状形状。在实施方式中，第二方向DR2可以是垂直方向(或列方向)，但是本公开不限于此。例如，在实施方式中，第二方向DR2可以是水平方向(或行方向)或对角线方向。
然而，形成光源单元LSU的电极的形状、定向和/或相对设置结构不限于此，并且可以以各种方式改变。例如，形成光源单元LSU的每个串联级的一对电极可以以双螺旋结构设置在彼此间隔开的位置处。此外，第一电极ET1、第一中间电极IET1、第二中间电极IET2和第二电极ET2中的至少一个可具有在一个区域中屈曲或弯曲的结构。
在实施方式中，第一电极ET1、第一中间电极IET1、第二中间电极IET2和第二电极ET2可以以规则的间隔设置。因此，发光元件LD可在像素PXL中更均匀地对准。然而，本公开不限于此。例如，在实施方式中，形成光源单元LSU的电极可以以预定的区域，以不同的间隔和/或不同的尺寸或者以随机的间隔和/或随机的尺寸来设置。
在实施方式中，第一电极ET1可电连接到第一电极线ETL1(也称为“第一对准线”或“第一连接线”)，并且可通过第一电极线ETL1电连接到像素电路PXC和/或第一电力电压VDD。在实施方式中，第一电极ET1和第一电极线ETL1可彼此整体地或非整体地连接。在第一电极ET1和第一电极线ETL1彼此整体连接的情况下，第一电极ET1和第一电极线ETL1可被认为是单个电极、线或图案的不同区域。
在实施方式中，第二电极ET2可电连接到第二电极线ETL2(也称为“第二对准线”或“第二连接线”)，并且可通过第二电极线ETL2电连接到第二电力电压VSS。在实施方式中，第二电极ET2和第二电极线ETL2可彼此整体地或非整体地连接。在第二电极ET2和第二电极线ETL2彼此整体连接的情况下，第二电极ET2和第二电极线ETL2可被认为是单个电极、线或图案的不同区域。
在实施方式中，第一电极线ETL1和第二电极线ETL2中的每个可在与第一电极ET1和第二电极ET2相交的方向上延伸。例如，第一电极线ETL1和第二电极线ETL2中的每个可在第一方向DR1上延伸，并且彼此平行地设置，且相应光源单元LSU的电极插置在第一电极线ETL1与第二电极线ETL2之间。
第一电极线ETL1可连接在第一电力线PL1与第一电极ET1之间。第一电极线ETL1可在显示装置被驱动的时段期间接收从第一电力线PL1供应的第一电力电压VDD(或第一驱动信号，诸如，扫描信号、数据信号或预定的其它控制信号)，并且可以将第一电力电压VDD传输至第一电极ET1。在实施方式中，第一电极线ETL1可电连接到第一接触孔CH1、预定电路元件(例如，形成像素电路PXC的至少一个晶体管)、电力线(例如，第一电力线PL1)和/或信号线(例如，扫描线Si、数据线Dj或预定控制线)。例如，第一电极线ETL1可通过第一接触孔CH1电连接到设置在第一电极线ETL1下方的预定电路元件，并且通过电路元件连接到第一电力线PL1。例如，每个像素PXL还可包括连接在第一电极线ETL1与第一电力电压VDD之间的像素电路PXC。在实施方式中，像素电路PXC可设置在每个光源单元LSU下方，并且通过第一接触孔CH1电连接到光源单元LSU的第一电极线ETL1。在实施方式中，第一电极线ETL1可经由第一接触孔CH1等连接到被供应预定的第一驱动信号的信号线。在实施方式中，第一电极线ETL1可直接连接到第一电力线PL1或预定信号线，而不使用第一接触孔CH1和/或电路元件。在这种情况下，第一电极线ETL1可整体地或非整体地连接到第一电力线PL1或预定信号线。
在实施方式中，连接到像素PXL的相应第一电极ET1的第一电极线ETL1可首先被制造成共同连接到多个像素PXL，并且在对准发光元件LD的步骤处被供应第一对准信号(或第一对准电压)。此后，像素PXL之间的第一电极线ETL1可以是开路的，使得像素PXL可以被制造成单独可操作的。例如，像素PXL的第一电极线ETL1可在相邻的像素PXL之间彼此分开。
第二电极线ETL2可连接在第二电力线PL2与第二电极ET2之间。第二电极线ETL2可在显示装置被驱动的时段期间接收第二电力电压VSS(或第二驱动信号，诸如，扫描信号、数据信号或预定的其它控制信号)，并且可以将第二电力电压VSS传输至第二电极ET2。在实施方式中，第二电极线ETL2可电连接到第二接触孔CH2、预定电路元件(例如，形成像素电路PXC的至少一个晶体管)、电力线(例如，第二电力线PL2)和/或信号线(例如，扫描线Si、数据线Dj或预定控制线)。例如，第二电极线ETL2可通过第二接触孔CH2连接到设置在第二电极线ETL2下方的第二电力线PL2。在实施方式中，第二电极线ETL2可直接连接到第二电力线PL2或预定信号线，而不使用例如第二接触孔CH2和/或电路元件。在这种情况下，第二电极线ETL2可整体地或非整体地连接到第二电力线PL2或预定信号线。
在对准发光元件LD的步骤处，可向第二电极线ETL2供应预定的第二对准信号(或第二对准电压)。在实际驱动显示装置的时段期间，可向第二电极线ETL2供应第二电力电压VSS或预定的第二驱动信号。
例如，第一电极线ETL1和第二电极线ETL2可以是在对准每个像素PXL中的发光元件LD以制造显示装置的步骤处被供应待被施加至每个光源单元LSU的预定对准信号的对准线，并且设置在与对准信号对应的对准电流沿其流动的路径中。此外，第一电极线ETL1和第二电极线ETL2可以是在驱动显示装置的步骤处(例如，当使用显示装置时)被供应待被施加到每个光源单元LSU的预定驱动电压的连接线，并且设置在每个像素PXL的驱动电流沿其流动的路径中。
在实施方式中，每个中间电极IET(例如，第一中间电极IET1和第二中间电极IET2中的每个)可首先连接到第一电极线ETL1或第二电极线ETL2，并且因此在对准发光元件LD的步骤处被供应第一对准信号或第二对准信号。在已经完成发光元件LD的对准之后，每个中间电极IET可与第一电极线ETL1或第二电极线ETL2分开，并且因此第一发光元件LD1、第二发光元件LD2和第三发光元件LD3可彼此串联连接。
至少一个发光元件LD可以以正向方向连接在每对相邻电极之间。例如，多个第一发光元件LD1可以以正向方向连接在第一电极ET1与第一中间电极IET1之间。例如，每个第一发光元件LD1可包括电连接到第一电极ET1的第一端部EP1和电连接到第一中间电极IET1的第二端部EP2。第一端部EP1和第二端部EP2可分别是P型端部和N型端部。同样，至少一个第二发光元件LD2可以以正向方向连接在第一中间电极IET1与第二中间电极IET2之间。例如，每个第二发光元件LD2可包括电连接到第一中间电极IET1的第一端部EP1和电连接到第二中间电极IET2的第二端部EP2。第一端部EP1和第二端部EP2可分别是P型端部和N型端部。每个第三发光元件LD3可包括电连接到第二中间电极IET2的第一端部EP1和电连接到第二电极ET2的第二端部EP2。第一端部EP1和第二端部EP2可分别是P型端部和N型端部。
在至少一个串联级中出现开路缺陷的情况下，没有任何发光元件LD可以以正向方向连接在形成串联级的一对电极之间。在这种情况下，形成相应的串联级的一对电极可通过相应的修复图案(例如，第一修复晶体管RT1、第二修复晶体管RT2和第三修复晶体管RT3中的任意一个)彼此电连接。
在实施方式中，发光元件LD中的每个可以是由具有无机晶体结构的材料制成并且具有超小型尺寸(例如，纳米级到微米级的尺寸)的发光元件。例如，每个发光元件LD可以是具有纳米级到微米级的尺寸的超小型杆式发光元件，如图1a至图3b中所示。发光元件LD的尺寸、类型、形状等可以以各种方式改变。例如，在实施方式中，每个发光元件LD可以是具有核-壳结构并通过生长方法制造的发光元件。尽管具有核-壳结构的发光元件是具有纳米级到微米级的尺寸的微型发光元件，但是本公开不限于此。
尽管图15示出了在构成每个串联级的一对电极(例如，第一电极ET1、第一中间电极IET1和第二中间电极IET2以及第二电极ET2中的一对相邻电极)彼此面对设置的区域中，各发光元件LD在该一对电极之间在第一方向DR1上均匀地且水平地布置，但是本公开不限于此。例如，发光元件LD中的至少一个可在该一对电极之间在对角线方向等上布置和/或连接。尽管在图15中未示出，但是至少一个无效光源(例如，没有以正向方向有效地连接在一对电极之间的至少一个发光元件)还可设置在形成光源单元LSU的电极周围。
在实施方式中，发光元件LD可以制备成分散在预定的溶液中，并被供应至每个像素区域(例如，由设置在相邻像素PXL之间的堤部(也被称为“像素限定层”)围绕的每个发射区域)。在实施方式中，可通过喷墨方法、狭缝涂覆方法或其它各种方法将发光元件LD供应至每个像素区域。例如，发光元件LD可与挥发性溶剂混合并供应至每个像素PXL的发射区域。这里，如果将预定的对准信号(或对准电压)分别施加到第一电极ET1和第二电极ET2以及第一中间电极IET1和第二中间电极IET2，则在相邻电极之间形成电场，并且使电极之间的发光元件LD对准。在发光元件LD已经对准之后，可通过挥发方法或其它方法去除溶剂。以这种方式，发光元件LD可以可靠地设置在每个像素PXL中。
修复图案电路RPU可包括与光源单元LSU的电极重叠的多个修复图案。修复图案可以是修复晶体管RT。例如，修复图案电路RPU可包括：第一修复晶体管RT1，设置在第一串联级的第一电极ET1和第一中间电极IET1之间并且与第一电极ET1和第一中间电极IET1重叠；第二修复晶体管RT2，设置在第二串联级的第一中间电极IET1和第二中间电极IET2之间并且与第一中间电极IET1和第二中间电极IET2重叠，以及第三修复晶体管RT1，设置在第三串联级的第二中间电极IET2和第二电极ET2之间并且与第二中间电极IET2和第二电极ET2重叠。
每个修复晶体管RT可包括与栅极导通电力线VL重叠的栅电极，栅极导通电力线VL被供应能够使修复晶体管RT导通的电压(例如，栅极低电压VGL)。例如，第一修复晶体管RT1、第二修复晶体管RT2和第三修复晶体管RT3可分别包括与栅极导通电力线VL的不同预定区域重叠的第一栅电极GE1、第二栅电极GE2和第三栅电极GE3。在下文中，在第一栅电极GE1、第二栅电极GE2和第三栅电极GE3之中的特定栅电极被指定的情况下，相应的栅电极将被称为“第一栅电极GE1”、“第二栅电极GE2”或“第三栅电极GE3”。术语“栅电极GE”或“多个栅电极GE”将用于任意指定第一栅电极GE1、第二栅电极GE2和第三栅电极GE3中的至少一个栅电极，或者共同指定第一栅电极GE1、第二栅电极GE2和第三栅电极GE3。
在实施方式中，在至少一个发光元件LD有效地连接在每个串联级中的情况下，修复晶体管RT的栅电极GE可与栅极导通电力线VL分开，且绝缘层(未示出)插置在修复晶体管RT的栅电极GE与栅极导通电力线VL之间。例如，栅极导通电力线VL和修复晶体管RT的栅电极GE可一起设置在设置于光源单元LSU下方的电路元件层中，并且分别设置在电路元件层的不同层上，且至少一个绝缘层插置在栅电极GE与栅极导通电力线VL之间。
在没有任何发光元件LD以正向方向有效地连接在形成任意一个串联级的一对电极之间的情况下，与相关串联级对应的修复晶体管RT的栅电极GE可与栅极导通电力线VL电连接。例如，在至少一个串联级中出现开路缺陷的情况下，与该串联级对应的修复晶体管RT的栅电极GE可通过使用激光器的连接工艺(也称为“激光短路”)电连接到栅极导通电力线VL。因此，在驱动显示装置的情况下，连接到栅极导通电力线VL的修复晶体管RT可保持导通。
此外，每个修复晶体管RT可包括与每个相应的栅电极GE的区域重叠的半导体图案以及连接到半导体图案的相对端部的源电极和漏电极。例如，第一修复晶体管RT1可包括与第一栅电极GE1的区域重叠的第一半导体图案SCP1以及电连接到第一半导体图案SCP1的不同端部的第一源电极SE1和第一漏电极DE1。同样，第二修复晶体管RT2可包括与第二栅电极GE2的一个区域重叠的第二半导体图案SCP2以及电连接到第二半导体图案SCP2的不同端部的第二源电极SE2和第二漏电极DE2。第三修复晶体管RT3可包括与第三栅电极GE3的一个区域重叠的第三半导体图案SCP3以及电连接到第三半导体图案SCP3的不同端部的第三源电极SE3和第三漏电极DE3。
在下文中，在第一半导体图案SCP1、第二半导体图案SCP2和第三半导体图案SCP3之中的特定半导体图案被指定的情况下，相应的半导体图案将被称为“第一半导体图案SCP1”、“第二半导体图案SCP2”或“第三半导体图案SCP3”。术语“半导体图案SCP”或“多个半导体图案SCP”将用于任意指定第一半导体图案SCP1、第二半导体图案SCP2和第三半导体图案SCP3中的至少一个半导体图案，或者共同指定第一半导体图案SCP1、第二半导体图案SCP2和第三半导体图案SCP3。同样，在第一源电极SE1、第二源电极SE2和第三源电极SE3之中的特定源电极被指定的情况下，相应的源电极将被称为“第一源电极SE1”、“第二源电极SE2”或“第三源电极SE3”。术语“源电极SE”或“多个源电极SE”将用于任意指定第一源电极SE1、第二源电极SE2和第三源电极SE3中的至少一个源电极，或者共同指定第一源电极SE1、第二源电极SE2和第三源电极SE3。同样，在第一漏电极DE1、第二漏电极DE2和第三漏电极DE3之中的特定漏电极被指定的情况下，相应的漏电极将被称为“第一漏电极DE1”、“第二漏电极DE2”或“第三漏电极DE3”。术语“漏电极DE”或“多个漏电极DE”将用于任意指定第一漏电极DE1、第二漏电极DE2和第三漏电极DE3中的至少一个漏电极，或者共同指定第一漏电极DE1、第二漏电极DE2和第三漏电极DE3。
在供应至每个栅电极GE的栅极导通电压(例如，栅极低电压VGL)被供应至修复晶体管RT中的每个的半导体图案SCP的情况下，可启用修复晶体管RT中的每个的半导体图案SCP，并且因此可以形成每个相应的导电沟道。修复晶体管RT中的每个的源电极SE和漏电极DE可电连接到形成相应的串联级的一对电极。换句话说，修复晶体管RT中的每个的源电极SE和漏电极DE可将形成相应的串联级的一对电极电连接到每个相应的半导体图案SCP的不同端部。
在实施方式中，第一修复晶体管RT1的第一源电极SE1和第一漏电极DE1可分别通过第一通孔VH1和第二通孔VH2电连接到第一电极ET1和第一中间电极IET1。同样，第二修复晶体管RT2的第二源电极SE2和第二漏电极DE2可分别通过第二通孔VH2和第三通孔VH3电连接到第一中间电极IET1和第二中间电极IET2。第三修复晶体管RT3的第三源电极SE3和第三漏电极DE3可分别通过第三通孔VH3和第四通孔VH4电连接到第二中间电极IET2和第二电极ET2。
在实施方式中，彼此相邻的两个修复晶体管RT可共用至少一个电极。例如，第一修复晶体管RT1的第一漏电极DE1和第二晶体管RT2的第二源电极SE2可彼此整体地形成。同样，第二修复晶体管RT2的第二漏电极DE2和第三晶体管RT3的第三源电极SE3可彼此整体地形成。
在实施方式中，像素PXL还可包括与修复晶体管RT(特别地，修复晶体管RT的栅电极GE)重叠的引导图案。例如，像素PXL可包括形成在修复晶体管RT的相应栅电极GE与栅极导通电力线VL重叠的区域中的多个引导图案。例如，像素PXL可包括形成在第一修复晶体管RT1的栅电极GE1与栅极导通电力线VL重叠的区域中的第一引导图案GP1、形成在第二修复晶体管RT2的栅电极GE2与栅极导通电力线VL重叠的区域中的第二引导图案GP2以及形成在第三修复晶体管RT3的栅电极GE3与栅极导通电力线VL重叠的区域中的第三引导图案GP3。在下文中，在第一引导图案GP1、第二引导图案GP2和第三引导图案GP3之中的特定引导图案被指定的情况下，相应的引导图案将被称为“第一引导图案GP1”、“第二引导图案GP2”或“第三引导图案GP3”。术语“引导图案GP”或“多个引导图案GP”将用于任意指定第一引导图案GP1、第二引导图案GP2和第三引导图案GP3中的至少一个引导图案，或者共同指定第一引导图案GP1、第二引导图案GP2和第三引导图案GP3。
在实施方式中，引导图案GP以及形成光源单元LSU的电极和发光元件LD可设置在显示元件层中。例如，引导图案GP各自可由单层或多层形成，该单层或多层通过与设置在光源单元LSU中的电极和绝缘层中的至少一个的工艺相同的工艺形成在与设置在光源单元LSU中的电极和绝缘层中的至少一个的层相同的层上。此外，引导图案GP可由至少一个导电图案或绝缘图案形成，并且其组成材料不受特别限制。
如果将引导图案GP设置在像素PXL中，则可更容易地修复像素PXL中出现的开路缺陷。例如，在与至少一个串联级对应的修复晶体管RT连接到栅极导通电力线VL以修复开路缺陷的情况下，可容易地辨别待施加激光束以将修复晶体管RT与栅极导通电力线VL连接的位置。
参考图16，像素PXL还可选择性地包括设置在形成光源单元LSU的电极的相应预定区域下方的多个分隔壁PW，和/或设置在相应电极上方的多个接触电极CE。例如，像素PXL可包括分别设置在第一电极ET1、第一中间电极IET1、第二中间电极IET2和第二电极ET2下方的第一分隔壁PW1、第二分隔壁PW2、第三分隔壁PW3和第四分隔壁PW4。此外，像素PXL可包括分别设置在第一电极ET1、第一中间电极IET1、第二中间电极IET2和第二电极ET2上方的第一接触电极CE1、第二接触电极CE2、第三接触电极CE3和第四接触电极CE4。
在实施方式中，每个分隔壁PW可形成为在每个相应电极(例如，第一电极ET1、第一中间电极IET1、第二中间电极IET2和第二电极ET2中的任意一个电极)下方具有单独的图案，并且与相应的电极的区域重叠。如果分隔壁PW设置在电极下方，则相应的电极可在分隔壁PW所设置的区域中向上突出。因此，可控制从设置在电极之间的发光元件LD的第一端部和第二端部EP1发射的光，以更有效地在显示装置的正面方向上行进。
在实施方式中，每个接触电极CE可形成为在每个相应的电极(例如，第一电极ET1、第一中间电极IET1、第二中间电极IET2和第二电极ET2中的任意一个电极)上方具有单独的图案，并且与相应的电极的区域重叠。接触电极CE各自可将相应的电极与与该相应的电极相邻的至少一个发光元件LD的第一端部EP1或第二端部EP2电连接。如果接触电极CE设置在电极上方，则发光元件LD可更可靠地连接在形成每个串联级的一对电极之间。
图17a至图17d各自是示出根据本公开的实施方式的像素PXL的剖视图，并且例如，示出了像素PXL的与图16的线I-I'对应的截面的不同实施方式。在实施方式中，设置在显示区域(图4的DA)中的像素PXL可具有基本上相同或相似的截面结构。在下文中，将参考图17a至图17d连同图4至图16来描述每个像素PXL的截面结构的实施方式。
参考图4至图17d，根据本公开的实施方式的像素PXL及包括像素PXL的显示装置可包括依次设置在基底层BSL的一个表面上的电路元件层PCL和显示元件层DPL。
在实施方式中，电路元件层PCL可包括修复图案和电连接到发光元件LD的至少一个电路元件。例如，电路元件层PCL可包括形成每个像素PXL的像素电路PXC的电路元件。此外，电路元件层PCL还可包括每个像素PXL的修复晶体管RT，并且以下将对其进行详细描述。
在实施方式中，电路元件层PCL可包括设置在每个像素区域中以形成每个像素电路PXC的多个晶体管T和存储电容器Cst。此外，电路元件层PCL还可包括连接到每个像素电路PXC和/或每个光源单元LSU的至少一个电力线和/或至少一个信号线等。
为了解释的目的，图17a至图17d代表性地示出了设置在电路元件层PCL中的线以及电路元件之中的仅一个晶体管T。这里，电路元件层PCL的平面/截面结构可以以各种方式改变。每个晶体管T的位置和截面结构可根据实施方式以各种方式改变。
此外，电路元件层PCL可包括设置在各电极和/或线之间的多个绝缘层。在实施方式中，电路元件层PCL可包括依次堆叠在基底层BSL的表面上的缓冲层BFL、栅极绝缘层GIL、第一钝化层PSV1和第二钝化层PSV2。在一些实施方式中，电路元件层PCL还可包括设置在至少一些晶体管T下方的至少一个光屏蔽图案(未示出)。
缓冲层BFL可防止杂质扩散到每个电路元件中。缓冲层BFL可由单层形成，或者可由具有至少两个层的多层形成。在缓冲层BFL具有多层结构的情况下，各层可由相同的材料或不同的材料形成。在实施方式中，可省略缓冲层BFL。
每个晶体管T可包括栅电极GE、半导体图案SCP、源电极SE和漏电极DE。尽管图17a至图17d示出了其中每个晶体管T包括与半导体图案SCP分开形成的源电极SE和漏电极DE的实施方式，但是本公开不限于此。例如，在本公开的实施方式中，设置在至少一个晶体管T中的源电极SE和/或漏电极DE可与相应的半导体图案SCP集成。
栅电极GE可设置在缓冲层BFL上。例如，栅电极GE可设置在栅极绝缘层GIL和其上形成有缓冲层BFL的基底层BSL之间。
栅电极GE上可设置有至少一个栅极绝缘层GIL。例如，栅极绝缘层GIL可形成在栅电极GE上方，以完全覆盖设置在电路元件层PCL中的晶体管T的栅电极GE。
栅极绝缘层GIL可由单层或多层形成，并且包括至少一种无机绝缘材料和/或有机绝缘材料。例如，栅极绝缘层GIL可包括各种已知的有机绝缘材料/无机绝缘材料，包括硅氮化物(SiNx)和硅氧化物(SiOx)等。栅极绝缘层GIL的组成材料不受特别限制。
半导体图案SCP可设置成与栅电极GE重叠，且栅极绝缘层GIL插置在半导体图案SCP与栅电极GE之间。例如，半导体图案SCP可在栅极绝缘层GIL上设置成与每个栅电极GE重叠。半导体图案SCP可包括与每个源电极SE接触的第一区域(也称为“源极区域”)、与每个漏电极DE接触的第二区域(也称为“漏极区域”)以及设置在第一区域与第二区域之间的沟道区域。尽管图17a至图17d示出了其中栅电极GE设置在半导体图案SCP下方的底栅晶体管T，但是本公开不限于此。例如，在实施方式中，栅电极GE可形成其中栅电极GE设置在半导体图案SCP上方的顶栅晶体管T。
在实施方式中，半导体图案SCP可以是由多晶硅、非晶硅、氧化物半导体等形成的半导体图案。此外，半导体图案SCP的沟道区域可以是作为未掺杂的半导体图案的本征半导体。半导体图案SCP的第一区域和第二区域中的每个可以是掺杂有预定杂质的半导体图案。
源电极SE和漏电极DE可设置在每个半导体图案SCP的第一区域和第二区域上。尽管图17a至图17d示出了源电极SE和漏电极DE直接设置在半导体图案SCP的第一区域和第二区域上的实施方式，本公开不限于此。例如，在实施方式中，源电极SE和漏电极DE可设置在半导体图案SCP上，且至少一个绝缘层插置在源电极SE和漏电极DE与半导体图案SCP之间，并且源电极SE和漏电极DE可通过形成在绝缘层中的相应接触孔电连接到半导体图案SCP的不同预定区域，。
包括栅电极GE、半导体图案SCP以及源电极SE和漏电极DE的晶体管T上可设置有至少一个钝化层。例如，设置在电路元件层PCL中的晶体管T、存储电容器Cst和各种线上方可设置有至少一个钝化层，以便完全覆盖晶体管T、存储电容器Cst和各种线。
在实施方式中，钝化层可包括由不同种类的绝缘层形成的第一钝化层PSV1和第二钝化层PSV2。例如，钝化层可包括由至少一个无机层形成的第一钝化层PSV1以及由至少一个有机层形成的第二钝化层PSV2。由于钝化层包括至少一个有机层，电路元件层PCL的表面可基本上是平坦化的。
在实施方式中，设置在电路元件层PCL中的至少一个晶体管T可连接到至少一个像素电极。例如，图5e中所示的像素PXL的第一晶体管T1可通过穿过第一钝化层PSV1和第二钝化层PSV2的接触孔(例如，第一接触孔CH1)以及通过设置在第一钝化层PSV1和第二钝化层PSV2上方的第一电极线ETL1二者电连接到相应像素PXL的第一电极ET1。
在实施方式中，连接到每个像素PXL的至少一个信号线和/或至少一个电力线可设置在与形成像素电路PXC的电路元件中的每个的一个电极的层相同的层上。例如，每个像素PXL的扫描线Si可设置在与晶体管T的栅电极GE的层相同的层上。每个像素PXL的数据线Dj可设置在与晶体管T的源电极SE和漏电极DE的层相同的层上。此外，第一电力线PL1和/或第二电力线PL2可设置在与晶体管T的栅电极GE或源电极SE和漏电极DE的层相同的层上。在实施方式中，在电路元件层PCL还包括未示出的至少一个导电层(例如，其上设置有存储电容器Cst的一个电极且设置在与栅电极GE以及源电极SE和漏电极DE的层不同的层上的任意一个导电层)的情况下，连接到每个像素PXL的至少一个信号线和/或至少一个电力线可设置在导电层上。
在实施方式中，显示元件层DPL可包括像素PXL中的每个的光源单元LSU。例如，显示元件层DPL可包括形成每个像素PXL的光源单元LSU的多个电极以及布置在电极之间的多个发光元件LD。例如，显示元件层DPL可包括每个像素PXL的第一电极ET1和第二电极ET2、分别连接到第一电极ET1和第二电极ET2的第一电极线ETL1和第二电极线ETL2、设置在第一电极ET1与第二电极ET2之间的至少一个中间电极IET以及电连接在电极之中的一对相邻电极之间的多个发光元件LD。
此外，显示元件层DPL还可选择性地包括多个分隔壁PW和多个接触电极CE，多个分隔壁PW配置成使电极的相应预定区域向上突出，多个接触电极CE配置成更可靠地连接电极之间的发光元件LD。此外，显示元件层DPL还可包括例如至少一个导电层和/或至少一个绝缘层。
在实施方式中，显示元件层DPL可包括依次设置和/或形成在电路元件层PCL上方的分隔壁PW、每个串联级的电极(包括第一电极ET1和第二电极ET2以及中间电极IET)、第一绝缘层INS1、发光元件LD、绝缘图案INP、接触电极CE和第二绝缘层INS2。此外，显示元件层DPL还可选择性地包括第二绝缘层INS2上方的外涂层OC。
分隔壁PW可在每个像素PXL的发射区域中设置在彼此间隔开的位置处。分隔壁PW可在高度方向上从基底层BSL的其上形成有电路元件层PCL的一个表面突出。在实施方式中，分隔壁PW可具有基本上相同的高度，但是本公开不限于此。
在实施方式中，每个分隔壁PW可设置在每个对应的电极(例如，第一电极ET1和第二电极ET2以及中间电极IET中的一个)与电路元件层PCL之间。此外，每个分隔壁PW可设置在与其相邻的至少一个发光元件LD的周围，以面对该至少一个发光元件LD的端部(例如，第一端部EP1或第二端部EP2)。
根据实施方式，分隔壁PW可具有各种形状。在实施方式中，如图17a和图17c中所示，分隔壁PW各自可具有宽度向上减小的梯形截面。在这种情况下，每个分隔壁PW可在其至少一个侧表面上具有倾斜表面。在实施方式中，如图17b和图17d中所示，分隔壁PW各自可具有宽度逐渐向上减小的半圆形或半椭圆形截面。在这种情况下，每个分隔壁PW可在其至少一个侧表面上具有弯曲表面。此外，设置在分隔壁PW上方的各电极和/或绝缘层可具有与分隔壁PW的形状对应的形状。此外，设置在分隔壁PW上方的各电极和/或绝缘层可在与分隔壁PW的倾斜表面或弯曲表面对应的区域中具有倾斜表面或弯曲表面。换句话说，在本公开中，分隔壁PW的形状不受特别限制，并且其可以以各种方式改变。
分隔壁PW可包括绝缘材料，该绝缘材料包括至少一种无机材料和/或有机材料。例如，分隔壁PW可包括至少一个无机层，该无机层包括各种已知的无机绝缘材料，诸如，硅氮化物(SiNx)或硅氧化物(SiOx)。可替代地，分隔壁PW各自可包括包含各种已知的有机绝缘材料的至少一个有机层和/或至少一个光刻胶层，或者可形成包含有机材料/无机材料组合的单层绝缘体或多层绝缘体。在本公开的实施方式中，分隔壁PW的构成材料可以以各种方式改变。
在实施方式中，分隔壁PW各自可用作反射器。例如，分隔壁PW连同设置在其上方的第一电极ET1和第二电极ET2以及中间电极IET一起可用作反射器，该反射器在期望的方向上引导从每个发光元件LD发射的光，从而增强像素PXL的光效率。
形成光源单元LSU的每个串联级的电极(即，第一电极ET1和第二电极ET2以及中间电极IET)可设置在分隔壁PW上方。在实施方式中，电极可具有与每个分隔壁PW的形状对应的形状。例如，每个电极可具有与每个相应的分隔壁PW的表面对应的倾斜表面或弯曲表面，并且在基底层BSL的高度方向上突出。
第一电极ET1和第二电极ET2以及中间电极IET中的每个可包括至少一种导电材料。例如，第一电极ET1和第二电极ET2以及中间电极IET中的每个可包括各种金属材料(包括银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)、钼(Mo)、铜(Cu)等或其合金)中的至少一种金属、导电氧化物(诸如，铟锡氧化物(ITO)、铟锌氧化物(IZO)、锌氧化物(ZnO)、锑锌氧化物(AZO)、铟锡锌氧化物(ITZO)、锌氧化物(ZnO)、锡氧化物(SnO2))和导电聚合物(诸如，PEDOT)之中的至少一种材料，但是本公开不限于此。例如，第一电极ET1和第二电极ET2以及中间电极IET中的每个可包括诸如碳纳米管和石墨烯的其它导电材料。换句话说，第一电极ET1和第二电极ET2以及中间电极IET中的每个可包括各种导电材料中的至少一种以具有导电性，并且其组成材料不受特别限制。此外，第一电极ET1和第二电极ET2以及中间电极IET中的每个可具有相同的导电材料，或者至少一种不同的导电材料。
第一电极ET1和第二电极ET2以及中间电极IET中的每个可具有单层结构或多层结构。例如，第一电极ET1和第二电极ET2以及中间电极IET中的每个可包括至少一个反射电极层。第一电极ET1和第二电极ET2以及中间电极IET中的每个还可选择性地包括设置在反射电极层上方和/或下方的至少一个透明电极层以及覆盖反射电极层和/或透明电极层的上部的至少一个导电覆盖层中的至少一个。
在实施方式中，第一电极ET1和第二电极ET2以及中间电极IET中的每个的反射电极层可由具有均匀反射率的导电材料形成。例如，反射电极层可包括各种金属材料(包括银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)、钼(Mo)、铜(Cu)等或其合金)中的至少一种，但是本公开不限于此。换句话说，反射电极层可由各种反射导电材料形成。包括反射电极层的第一电极ET1和第二电极ET2以及中间电极IET中的每个可使得从发光元件LD中的每个的相对端部(即，第一端部EP1和第二端部EP2)发射的光能够在显示图像的方向上(例如，在正面方向)行进。特别地，如果第一电极ET1和第二电极ET2以及中间电极IET具有与相应的分隔壁PW对应的倾斜表面或弯曲表面，并且设置成面对发光元件LD的第一端部EP1和第二端部EP2，则从发光元件LD中的每个的第一端部EP1和第二端部EP2发射的光可被第一电极ET1和第二电极ET2以及中间电极IET反射，并且因此进一步可靠地在显示面板PNL的正面方向上(例如，在基底层BSL的向上方向上)行进。由此，可提高从发光元件LD发射的光的效率。
此外，第一电极ET1和第二电极ET2以及中间电极IET中的每个的透明电极层可由各种透明导电材料形成。例如，透明电极层可包括ITO、IZO或ITZO，但是本公开不限于此。在实施方式中，第一电极ET1和第二电极ET2以及中间电极IET中的每个可具有具备ITO/Ag/ITO的堆叠结构的三层结构。这样，如果第一电极ET1和第二电极ET2以及中间电极IET各自形成为包括至少两个的多层结构，则可最小化由于信号延迟(RC延迟)而引起的电压降。因此，可将期望的电压有效地传输至发光元件LD。
此外，如果第一电极ET1和第二电极ET2以及中间电极IET各自包括覆盖反射电极层和/或透明电极层的导电覆盖层，则可防止第一电极ET1和第二电极ET2以及中间电极IET中的每个的反射电极层由于在像素PXL的制造工艺期间引起的缺陷而被损坏。然而，导电覆盖层可选择性地包括在第一电极ET1和第二电极ET2以及中间电极IET中，并且可根据实施方式而被省略。此外，导电覆盖层可被认为是第一电极ET1和第二电极ET2以及中间电极IET中的每个的组件，或者可被认为是设置在第一电极ET1和第二电极ET2以及中间电极IET上的单独组件。
第一绝缘层INS1可设置在第一电极ET1和第二电极ET2以及中间电极IET的预定区域上。例如，第一绝缘层INS1可形成为覆盖第一电极ET1和第二电极ET2以及中间电极IET的预定区域，并且可包括开口以暴露第一电极ET1和第二电极ET2以及中间电极IET的其它预定区域。例如，第一绝缘层INS1可允许第一电极ET1和第二电极ET2以及中间电极IET的在相应的分隔壁PW上的相应的预定区域暴露。在实施方式中，可省略第一绝缘层INS1。在这种情况下，发光元件LD可直接设置在第二钝化层PSV2和/或第一电极ET1和第二电极ET2以及中间电极IET中的每个的端部上。
在实施方式中，第一绝缘层INS1可首先形成为覆盖第一电极ET1和第二电极ET2以及中间电极IET的整个表面。在发光元件LD被供应并在第一绝缘层INS1上对准之后，第一绝缘层INS1可被部分地开口以在每个分隔壁PW上方的预定区域中暴露第一电极ET1和第二电极ET2以及中间电极IET。在实施方式中，第一绝缘层INS1可以以单独图案的形式被图案化，该单独图案在已经完成发光元件LD的供应和对准之后仅被部分地设置在发光元件LD下方。
换句话说，第一绝缘层INS1可插置在发光元件LD与包括第一电极ET1和第二电极ET2以及中间电极IET的电极之间，并且可暴露第一电极ET1和第二电极ET2中的每个的至少一个区域。在已经形成电极之后，第一绝缘层INS1可形成为覆盖该电极，并防止该电极在随后的工艺期间被损坏。此外，第一绝缘层INS1可稳定地支撑每个发光元件LD。
第一绝缘层INS1可由单层或多层形成，并且包括至少一种无机绝缘材料和/或有机绝缘材料。例如，第一绝缘层INS1可包括各种类型的有机绝缘材料/无机绝缘材料，无机绝缘材料包括硅氮化物(SiNx)、硅氧化物(SiOx)、铝氧化物(Al2O3)等。第一绝缘层INS1的组成材料不受特别限制。
多个发光元件LD可被供应至每个像素区域(特别地，每个像素PXL的其中形成有第一绝缘层INS1的发射区域)并且在每个像素区域中对准。例如，多个发光元件LD可通过喷墨方法、狭缝涂布方法或其它各种方法供应至每个像素PXL的发射区域。发光元件LD可通过施加至包括第一电极ET1和第二电极ET2以及中间电极IET的电极的预定对准信号(或对准电压)有方向性地在电极之间对准。
在实施方式中，发光元件LD中的至少一些可水平地设置在一对电极之间，使得发光元件LD的相对端部(即，其第一端部EP1和第二端部EP2)与该一对电极重叠。例如，至少一个发光元件LD可设置在形成每个串联级的一对电极之间。此外，在实施方式中，发光元件LD中的其它一些可在对角线方向上设置在一对电极之间。在实施方式中，发光元件LD中的至少一些可在一对电极之间设置成不与该一对电极重叠，并且通过各自的接触电极CE电连接到该一对电极。
绝缘图案INP可设置在发光元件LD的预定区域上。例如，绝缘图案INP可暴露发光元件LD的第一端部EP1和第二端部EP2，并且部分地设置在发光元件LD的仅预定区域上方，该预定区域包括发光元件LD的相应的中央区域。尽管绝缘图案INP在每个像素PXL的发射区域中形成为独立的图案，但是本公开不限于此。在一些实施方式中，可省略绝缘图案INP。在这种情况下，彼此相邻的接触电极CE的相对端部可直接设置在发光元件LD上。
绝缘图案INP可由单层或多层形成，并且包括至少一种无机绝缘材料和/或有机绝缘材料。例如，绝缘图案INP可包括各种有机绝缘材料/无机绝缘材料、光刻胶(PR)材料等，无机绝缘材料包括硅氮化物(SiNx)、硅氧化物(SiOx)、铝氧化物(Al2O3)。绝缘图案INP的组成材料不受特别限制。
在已经完成了发光元件LD的对准之后，在发光元件LD上形成绝缘图案INP，使得可防止发光元件LD从对准位置被去除。此外，在第一绝缘层INS1与发光元件LD之间存在空间的情况下，该空间可在形成绝缘图案INP的工艺期间被引入其中的绝缘材料填充。因此，可更稳定地支撑发光元件LD。
发光元件LD的相对端部(即，没有被绝缘图案INP覆盖的第一端部EP1和第二端部EP2)可分别被接触电极CE覆盖。例如，相邻接触电极CE的各自的端部可设置在至少一个相邻的发光元件LD的第一端部EP1和第二端部EP2上的彼此间隔开的位置处，且绝缘图案INP插置在相邻接触电极CE的各自的一个端部之间。
在实施方式中，如图17a和图17b中所示，接触电极CE可同时形成在基底层BSL的表面上的相同的层上。因此，可简化制造像素PXL及包括像素PXL的显示装置的工艺。
在实施方式中，接触电极CE可被划分成多个组，并且以组的形式依次形成在基底层BSL的表面上的不同层上。例如，如图17c和图17d中所示，一对相邻的接触电极CE可依次形成在基底层BSL的一个表面上的不同层上。该一对接触电极CE之间可设置有另外的第三绝缘层INS3。换句话说，接触电极CE的位置和相对设置关系可以以各种方式改变。
此外，接触电极CE可设置在第一电极ET1和第二电极ET2以及中间电极IET上方，以覆盖第一电极ET1和第二电极ET2以及中间电极IET的相应的暴露区域。例如，接触电极CE可设置在第一电极ET1和第二电极ET2以及中间电极IET的相应的预定区域上，以分别与第一电极ET1和第二电极ET2以及中间电极IET接触。因此，接触电极CE可电连接到设置在相应接触电极CE上方的第一电极ET1和第二电极ET2以及中间电极IET，使得第一电极ET1和第二电极ET2以及中间电极IET各自可通过接触电极CE电连接到至少一个相邻发光元件LD的第一端部EP1或第二端部EP2。
在实施方式中，接触电极CE可由各种透明导电材料形成。例如，接触电极CE可包括各种导电材料(例如，ITO、IZO和ITZO)中的至少一种，并且可以是基本上透明的或半透明的，以满足预定的透射率。因此，从发光元件LD通过第一端部EP1和第二端部EP2发射的光可通过接触电极CE发射到显示装置外。
第二绝缘层INS2可设置在接触电极CE上。例如，为了覆盖分隔壁PW、第一电极ET1和第二电极ET2、中间电极IET、发光元件LD、绝缘图案INP和接触电极CE，可在基底层BSL的显示区域DA的其上形成和/或设置有分隔壁PW、第一电极ET1和第二电极ET2、中间电极IET、发光元件LD、绝缘图案INP和接触电极CE的整个表面上形成和/或设置第二绝缘层INS2。第二绝缘层INS2可包括至少一个无机层和/或有机层。
在实施方式中，第二绝缘层INS2可包括具有多层结构的薄膜封装层，但是本公开不限于此。在一些实施方式中，至少一个外涂层OC还可设置在第二绝缘层INS2上方。
在实施方式中，第二绝缘层INS2和外涂层OC各自可由单层或多层形成，并且包括至少一种无机绝缘材料和/或有机绝缘材料。例如，第二绝缘层INS2和外涂层OC可包括各种类型的公知的有机绝缘材料/无机绝缘材料，无机绝缘材料包括硅氮化物(SiNx)或硅氧化物(SiOx)。
图18是示出根据本公开的实施方式的像素PXL的剖视图，并且例如，示出了像素PXL的与图16的线II-II'对应的截面的实施方式。在对图18的实施方式的描述中，相同的附图标记将用于指定与前述实施方式相同或相似的组件，并且将省略对其的详细描述。
参考图4至图18，电路元件层PCL可包括电路元件，该电路元件包括存储电容器Cst并且构成每个像素PXL的像素电路PXC，并且电路元件层PCL还可包括修复图案。例如，电路元件层PCL可包括与光源单元LSU的每个串联级对应的多个修复晶体管RT。
在实施方式中，修复晶体管RT可具有基本上相同或相似的截面结构。在实施方式中，修复晶体管RT可具有与构成像素电路PXC的晶体管T的截面结构基本上相同或相似的截面结构。例如，每个修复晶体管RT可包括设置在缓冲层BFL上的栅电极GE、设置成与栅电极GE的预定区域重叠的半导体图案SCP(且栅极绝缘层GIL插置在栅电极GE与半导体图案SCP之间)以及分别设置在半导体图案SCP的不同端部上并且配置成将半导体图案SCP的不同端部连接在构成相应串联级的一对电极之间的源电极SE和漏电极DE。
在实施方式中，存储电容器Cst可包括彼此间隔开的第一电容器电极CET1和第二电容器电极CET2，且至少一个绝缘层插置在第一电容器电极CET1与第二电容器电极CET2之间。在实施方式中，第一电容器电极CET1和第二电容器电极CET2中的至少一个可同时形成在与构成修复晶体管RT和像素电路PXC的晶体管T中的每个的至少一个电极的层相同的层上。例如，第一电容器电极CET1可同时形成在与修复晶体管RT和像素电路PXC的晶体管T的栅电极GE的层相同的层上。第二电容器电极CET2可同时形成在与修复晶体管RT以及像素电路PXC的晶体管T的源电极SE和漏电极DE的层相同的层上。然而，本公开不限于此。例如，在实施方式中，电路元件层PCL还可包括至少一个绝缘层和至少一个导电层(未示出)。第一电容器电极CET1和第二电容器电极CET2中的至少一个可设置在与构成修复晶体管RT和像素电路PXC的晶体管T中的每个的栅电极GE、源电极SE和漏电极DE的层不同的层上。
在实施方式中，栅极导通电力线VL可设置在与栅电极GE设置在其上的栅极层分开的层上，且至少一个绝缘层插置在栅极导通电力线VL与栅电极GE之间。例如，栅极导通电力线VL可设置在其上设置有源电极SE和漏电极DE的源极/漏极层上。然而，本公开不限于前述结构，且栅极导通电力线VL的位置可以以各种方式改变。在实施方式中，栅极导通电力线VL可在水平方向上设置在显示区域DA中，并且可设置在与数据线Dj的层不同的层上，以便避免与数据线Dj的短路。例如，源电极SE和漏电极DE以及栅极导通电力线VL可设置在第一源极/漏极层上。数据线Dj可设置在与第一源极/漏极层分开的第二源极/漏极层上，且至少一个层间绝缘层(未示出)插置在第一源极/漏极层与第二源极/漏极层之间。在实施方式中，源电极SE和漏电极DE以及数据线Dj可设置在第一源极/漏极层上。栅极导通电力线VL可设置在与第一源极/漏极层分开的第二源极/漏极层上。
在实施方式中，显示元件层DPL还可包括与相应的修复晶体管RT对应的引导图案GP。例如，显示元件层DPL可包括配置成与第一栅电极GE1和栅极导通电力线VL重叠的第一引导图案GP1、配置成与第二栅电极GE2和栅极导通电力线VL重叠的第二引导图案GP2以及配置成与第三栅电极GE3和栅极导通电力线VL重叠的第三引导图案GP3。
在实施方式中，引导图案GP可包括导电图案或绝缘图案，导电图案或绝缘图案设置在与包括第一电极ET1和第二电极ET2以及中间电极IET并且设置在显示元件层DPL中的多个电极中的至少一个电极的层相同的层上，或者设置在与设置于显示元件层DPL中的至少一个绝缘层(或绝缘图案)的层相同的层上。此外，每个引导图案GP可由由单层或多层配置成的至少一个导电图案或绝缘图案形成，并且其组成材料不受特别限制。
例如，引导图案GP可在与第一电极ET1和第二电极ET2以及中间电极IET相同的工艺期间形成在与第一电极ET1和第二电极ET2以及中间电极IET的层(例如，形成第一电极ET1和第二电极ET2以及中间电极IET的反射电极层、透明电极层和/或导电覆盖层)相同的层上。在实施方式中，引导图案GP可在与接触电极CE相同的工艺期间形成在与接触电极CE的层相同的层上。在实施方式中，引导图案GP可同时形成在与引导图案GP、分隔壁PW或绝缘图案INP的层相同的层上。在这种情况下，不需要执行用于形成引导图案GP的单独工艺，并且在形成光源单元LSU的步骤处，引导图案GP可连同光源单元LSU一起形成。
图19是示出根据本公开的实施方式的像素PXL的平面图，并且例如，示出了图16的实施方式的修改。在实施方式中，图19中所示的像素PXL可以是图4至图14中所示的像素PXL中的任意一个。例如，图19中所示的像素PXL可以是根据图9的实施方式的像素PXL。此外，在实施方式中，设置在显示区域(图4的DA)中的像素PXL可具有基本上相同或相似的结构。在对图19的实施方式的描述中，相同的附图标记将用于指定与前述实施方式(例如，图16的实施方式)相同或相似的组件，并且将省略对其的详细描述。
与图7和图16的实施方式相比，在图9和图19的实施方式中，栅极导通电力线VL和与栅极导通电力线VL重叠的修复晶体管RT可设置在第一电极线ETL1或第二电极线ETL2周围。在实施方式中，栅极导通电力线VL和修复晶体管RT可设置在第一电极线ETL1和第二电极线ETL2之中的被供应具有与栅极导通电力线VL和修复晶体管RT的电位更相似的电位的电力或信号的电极线周围。因此，可确保包括修复晶体管RT的像素PXL的电稳定性。
例如，在如图7和图16的实施方式中所示的修复晶体管RT是P型晶体管并且栅极导通电力线VL被供应有能够可靠地使修复晶体管RT导通的栅极低电压VGL(例如，比待被传输至第二电极ET2的第二电力电压VSS的电位低修复晶体管RT的阈值电压或更多的电压)的情况下，栅极导通电力线VL和修复晶体管RT可设置在第二电极线ETL2周围。例如，栅极导通电力线VL可设置在第二电极线ETL2与光源单元LSU的电极之间。修复晶体管RT可设置在电极的与第二电极线ETL2相邻的端部上。
可替代地，在如图9和图19的实施方式中所示的修复晶体管RT是N型晶体管并且栅极导通电力线VL被供应能够可靠地使修复晶体管RT导通的栅极高电压VGH(例如，比待被传输至第一电极ET1的第一电力电压VDD的电位高修复晶体管RT的阈值电压或更多的电压)的情况下，栅极导通电力线VL和修复晶体管RT可设置在第一电极线ETL1周围。例如，栅极导通电力线VL可设置在第一电极线ETL1与光源单元LSU的电极之间。修复晶体管RT可设置在电极的与第一电极线ETL1相邻的一个端部上。
图20a至图20c是各自示出根据本公开的实施方式的像素PXL的平面图。图21是示出根据本公开的实施方式的像素PXL的剖视图，并且例如，示出了像素PXL的与图20c的线III-III'对应的截面的实施方式。
为了公开具有更多各种结构的实施方式，在图20a至图20c和图21中将示出这样的实施方式，其中，在根据图16至图19的实施方式选择性地设置在光源单元LSU中的组件之中，设置接触电极CE但是不设置分隔壁PW。然而，本公开不限于此。例如，在根据图20a至图20c和图21的实施方式的像素PXL中，分隔壁PW还可选择性地设置在形成光源单元LSU的电极下方。
在实施方式中，图20a至图20c和图21中所示的每个像素PXL可以是图4至图14中所示的像素PXL中的任意一个。例如，图20a至图20c和图21中所示出的每个像素PXL可以是根据图11的实施方式的像素PXL。此外，在实施方式中，设置在显示区域(图4的DA)中的像素PXL可具有基本上相同或相似的结构。在对图20a至图20c和图21的实施方式的描述中，相同的附图标记将被用于指定与前述实施方式相同或相似的组件，并且将省略对其的详细描述。
参考图11、图20a至图20c和图21，构成每个像素PXL的修复图案电路RPU的修复图案可以是与每个串联级对应的导电图案CP。在实施方式中，每个导电图案CP可设置为与对应于其的一对电极相交。例如，每个导电图案CP可设置在一对电极之间，使得其相对端部与该一对电极重叠。
例如，在光源单元LSU包括形成三个串联级的四个电极(例如，第一电极ET1、第一中间电极IET1、第二中间电极IET2和第二电极ET2)的情况下，修复图案电路RPU可包括与第一串联级对应的第一导电图案CP1、与第二串联级对应的第二导电图案CP2以及与第三串联级对应的第三导电图案CP3。在实施方式中，第一导电图案CP1可设置在第一电极ET1与第一中间电极IET1之间，使得其相对端部与第一电极ET1和第一中间电极IET1重叠。同样，第二导电图案CP2可设置在第一中间电极IET1与第二中间电极IET2之间，使得其相对端部与第一中间电极IET1和第二中间电极IET2重叠。第三导电图案CP3可设置在第二中间电极IET2与第二电极ET2之间，使得其相对端部与第二中间电极IET2和第二电极ET2重叠。
在实施方式中，在至少一个发光元件LD以正向方向有效地连接在每个串联级中的情况下，每个导电图案CP可保持与对应于其的一对电极分开。例如，每个导电图案CP可设置在电路元件层PCL中并且与光源单元LSU的电极分开，且至少一个钝化层(即，第一钝化层PSV1和/或第二钝化层PSV2)插置在导电图案CP与光源单元LSU的电极之间。例如，每个导电图案CP连同栅电极GE可设置在电路元件层PCL的栅极层上，但是其位置不限于此。例如，在实施方式中，每个导电图案CP连同源电极SE和漏电极DE可设置在电路元件层PCL的源极层/漏极层(或第一源极/漏极层)上。
这里，导电图案CP的位置不限于在电路元件层PCL中，并且导电图案CP的位置可以以各种方式改变。例如，在实施方式中，导电图案CP也可设置在显示元件层DPL中。
在实施方式中，每个中间电极IET可与两个相邻的导电图案CP重叠。例如，第一中间电极IET1可与第一导电图案CP1和第二导电图案CP2中的每个的端部重叠。第二中间电极IET2可与第二导电图案CP2和第三导电图案CP3中的每个的端部重叠。在实施方式中，两个相邻的导电图案CP可彼此间隔开并且设置成彼此相邻。
在实施方式中，如果至少一个串联级中出现开路缺陷，则可通过设置在电极之间的导电图案CP连接与该串联级对应的一对电极。例如，如果第二串联级中出现开路缺陷，则可通过使用层的连接工艺电将第二导电图案CP2连接在第一中间电极IET1与第二中间电极IET2之间。在这种情况下，需要将激光束施加至第二导电图案CP2与第一中间电极IET1和第二中间电极IET2中的每个重叠的区域。每个中间电极IET中可形成狭缝SLT，使得可容易地辨别待施加激光束的位置。例如，每个中间电极IET可与彼此间隔开的至少两个修复图案(例如，与两个连续串联级对应的两个导电图案CP)重叠，并且包括设置在该至少两个修复图案之间的狭缝SLT。
在假设第二串联级中出现开路缺陷的情况下，第二导电图案CP2可用于电连接第一中间电极IET1和第二中间电极IET2，并且因此允许修复开路缺陷。例如，通过将激光束施加至形成在第一中间电极IET1中的狭缝SLT的左侧，第一中间电极IET1可电连接到第二导电图案CP2的一个端部。此外，通过将激光束施加至形成在第二中间电极IET2中的狭缝SLT的右侧，第二中间电极IET2可电连接到第二导电图案CP2的另一端部。换句话说，每个中间电极IET可包括设置在导电图案CP周围的狭缝SLT作为用于容易地辨别中间电极IET需要与导电图案CP短路的位置的引导件以允许对开路缺陷进行修复。
尽管图20a和图20c中示出了仅在每个中间电极IET中形成狭缝SLT的实施方式，但是本公开不限于此。例如，在实施方式中，狭缝SLT可形成在设置于每个中间电极IET上方的接触电极CE(例如，第二接触电极CE2和第三接触电极CE3)中，或者狭缝SLT可形成在中间电极IET和接触电极CE中的全部中。
此外，设置在光源单元LSU的相对端部上的第一电极ET1和第二电极ET2中的每个和/或设置在第一电极ET1和第二电极ET2上的接触电极CE(例如，第一接触电极CE1和第四接触电极CE4)可选择性地包括引导图案，引导图案包括狭缝SLT。换句话说，第一电极ET1和第二电极ET2以及接触电极CE可包括或者可不包括每个引导图案。
如在前述实施方式中所描述的，如果修复图案由导电图案CP配置成，则可更简化修复图案电路RPU的结构，并且可增加可选择导电图案CP的位置的范围。例如，导电图案CP可如在图20a和图20c中所示的实施方式中所描述的那样设置在构成光源单元LSU的电极的一个端部上，或者可如图20b中所示的实施方式中所描述的那样设置在电极的中间部分上。
图22和图23是各自示出根据本公开的实施方式的像素PXL的平面图。在实施方式中，图22和图23中所示的每个像素PXL可以是图4至图14中所示的像素PXL中的任意一个。例如，图22中所示的像素PXL可以是根据图13的实施方式的像素PXL，并且图23中所示的像素PXL可以是根据图14的实施方式的像素PXL。图24是示出根据本公开的实施方式的像素PXL的剖视图，并且例如，示出了像素PXL的与图22的线IV-IV'对应的截面的实施方式。在实施方式中，设置在显示区域(图4的DA)中的像素PXL可具有基本上相同或相似的结构。在对图22至图24的实施方式的描述中，相同的附图标记将用于指定与前述实施方式的组件相同或相似的组件，并且将省略对其的详细描述。
参考图13、图14和图22至图24，每个像素PXL的修复图案电路RPU可包括至少一个修复晶体管RT和至少一个导电图案CP的组合。例如，构成每个修复图案电路RPU的修复图案中的一些可形成为修复晶体管RT，并且其它修复图案可形成为导电图案CP。
在实施方式中，每个修复晶体管RT的栅电极GE可与第一电极线ETL1或第二电极线ETL2(或者第一电极ET1或第二电极ET2)重叠。例如，在每个修复晶体管RT是P型晶体管的情况下，修复晶体管RT的栅电极GE可与第二电极线ETL2(或者连接到第二电极线ETL2的第二电极ET2)重叠。在每个修复晶体管RT是N型晶体管的情况下，修复晶体管RT的栅电极GE可与第一电极线ETL1(或者连接到第一电极线ETL1的第一电极ET1)重叠。在这种情况下，与图15至图19的实施方式相比，不需要设置栅极导通电力线VL使得栅极导通电力线VL与每个像素PXL的修复晶体管RT相交。因此，不需要考虑栅极导通电力线VL与数据线Dj之间出现短路的可能性，使得即使在具有其中电路元件层PCL仅包括单个源极/漏极层的结构的显示装置中也可容易地形成修复晶体管RT。
在实施方式中，与修复图案重叠的第一电极ET1和第一电极线ETL1或者第二电极ET2和第二电极线ETL2可在其与相应的修复图案重叠的区域中包括相应的突起PT。在这种情况下，每个突起PT指示用于修复开路缺陷的短路位置，使得即使在不形成单独的引导图案(例如，在图15至图19的实施方式中所公开的引导图案GP)的情况下，也可容易地修复光源单元LSU中出现的开路缺陷。
如上所述，在根据本公开的各种实施方式的像素PXL及包括像素PXL的显示装置中，使用串联连接结构形成每个像素PXL的光源单元LSU，使得在显示装置被驱动的情况下，可减小流过显示面板PNL的面板电流，并且可减小功耗。此外，由于修复图案RP设置在每个像素PXL的包括第一电极ET1和第二电极ET2以及设置在第一电极ET1与第二电极ET2之间的至少一个中间电极IET的多个电极之间，可容易地修复使用发光元件LD的串联连接结构的像素PXL中可能出现的开路缺陷。在实施方式中，每个修复图案可以是电连接在设置于修复图案的相对侧上的一对电极之间的修复晶体管RT，或者可包括与设置在修复图案的相对侧上的一对电极相交的导电图案CP。
在实施方式中，在构成像素PXL的光源单元LSU的串联级中的至少一个串联级是没有开路缺陷的正常串联级的情况下，与设置在像素PXL中的多个修复图案之中的正常串联级对应的修复图案可与构成相应串联级的一对电极电隔离。在这种情况下，至少一个发光元件LD可以以正向方向连接在与隔离的修复图案重叠的一对电极之间。
在构成像素PXL的光源单元LSU的串联级之中的至少一个串联级是没有发光元件LD以正向方向有效地连接在与该至少一个串联级对应的一对电极之间的有缺陷的串联级(例如，其中已经出现开路缺陷的串联级)的情况下，设置在像素PXL中的多个修复图案之中的与该有缺陷的串联级对应的修复图案可电连接在构成相应的串联级的一对电极之间，由此可修复开路缺陷。在这种情况下，与修复图案重叠的一对电极可仅通过修复图案电连接。
根据上述实施方式，如果包括多个串联级的像素PXL中出现开路缺陷，则可通过使用修复图案容易地修复像素PXL的开路缺陷。因此，可提高像素PXL及包括像素PXL的显示装置的成品率。
虽然通过详细的实施方式描述了本公开的范围，但是应当注意，以上描述的实施方式仅仅是描述性的，而不应当被认为是限制性的。本领域的技术人员应当理解，在不背离由所附权利要求限定的本公开的范围的情况下，可在本文中进行各种改变、替换和替代。
本公开的范围不受本说明书的详细描述的限制，并且应当由所附权利要求来限定。此外，从权利要求的含义和范围及其等同得到的本公开的所有改变或修改应当被解释为包括在本公开的范围内。

Claims (20)

1.显示装置，包括设置在显示区域中的像素，
其中，所述像素包括：
彼此间隔开的第一电极和第二电极；
至少一个中间电极，设置在所述第一电极与所述第二电极之间；
多个发光元件，连接在所述第一电极、所述第二电极和所述至少一个中间电极之中的一对相邻电极之间；以及
多个修复图案，设置在所述第一电极、所述第二电极和所述至少一个中间电极之中的一对相邻电极之间，并且与所述一对电极重叠。
2.根据权利要求1所述的显示装置，其中，所述第一电极、所述至少一个中间电极和所述第二电极经由所述多个发光元件中的每个或所述多个修复图案中的每个依次串联连接。
3.根据权利要求2所述的显示装置，其中，所述第一电极、所述至少一个中间电极和所述第二电极依次设置于在第一方向上彼此间隔开的位置处，并且各自在与所述第一方向相交的第二方向上延伸。
4.根据权利要求3所述的显示装置，其中，所述多个修复图案在所述第一方向上彼此间隔开。
5.根据权利要求1所述的显示装置，其中，所述像素包括：
显示元件层，所述显示元件层中设置有所述第一电极、所述第二电极、所述至少一个中间电极和所述多个发光元件；以及
电路元件层，设置在所述显示元件层下方，并且所述电路元件层中设置有所述多个修复图案。
6.根据权利要求5所述的显示装置，
其中，所述多个修复图案中的至少一个包括修复晶体管，
其中，所述修复晶体管包括：
栅电极，与待被供应能够使所述修复晶体管导通的栅极导通电压的栅极导通电力线、所述第一电极和所述第二电极中的任意一个电极或者连接到所述任意一个电极的电极线重叠；
半导体图案，与所述栅电极的一个区域重叠；以及
源电极和漏电极，配置成将所述一对电极连接到所述半导体图案的相应的不同端部。
7.根据权利要求6所述的显示装置，其中，所述栅极导通电力线设置在与所述修复晶体管的所述源电极和所述漏电极相同的层上。
8.根据权利要求7所述的显示装置，其中，所述像素还包括引导图案，所述引导图案设置在所述显示元件层中并且与所述修复晶体管的所述栅电极和所述栅极导通电力线重叠。
9.根据权利要求8所述的显示装置，其中，所述引导图案包括导电图案或绝缘图案，所述导电图案或所述绝缘图案设置在与设置于所述显示元件层中的包括所述第一电极和所述第二电极的多个电极中的至少一个电极相同的层上，或者设置在与设置于所述显示元件层中的至少一个绝缘层相同的层上。
10.根据权利要求6所述的显示装置，还包括：
第一电力线，电连接到所述第一电极；以及
第二电力线，电连接到所述第二电极。
11.根据权利要求10所述的显示装置，
其中，所述像素还包括连接在所述第一电力线与所述第一电极之间或者所述第二电力线与所述第二电极之间的像素电路，
其中，所述像素电路包括与所述修复晶体管相同类型的晶体管。
12.根据权利要求10所述的显示装置，
其中，所述像素还包括连接在所述第一电力线与所述第一电极之间的第一电极线以及连接在所述第二电力线与所述第二电极之间的第二电极线，以及
其中，所述栅极导通电力线设置在所述第一电极线和所述第二电极线之中的待被供应具有与所述栅极导通电力线的电力或信号的电位更相似的电位的电力或信号的电极线周围。
13.根据权利要求5所述的显示装置，其中，所述多个修复图案中的至少一个修复图案包括导电图案，所述导电图案设置在所述电路元件层中以使得所述导电图案与与所述多个修复图案中的所述至少一个修复图案对应的一对电极相交。
14.根据权利要求13所述的显示装置，其中，所述至少一个中间电极与彼此间隔开的至少两个修复图案重叠，并且包括设置在所述至少两个修复图案之间的狭缝。
15.根据权利要求1所述的显示装置，其中，所述第一电极和所述第二电极中的任意一个电极或者连接到所述任意一个电极的电极线包括与所述多个修复图案中的任意一个重叠的突起。
16.根据权利要求1所述的显示装置，
其中，所述多个修复图案中的至少一个修复图案与与所述至少一个修复图案对应的一对电极电隔离，以及
其中，所述像素包括以正向方向连接在与所述至少一个修复图案重叠的所述一对电极之间的至少一个发光元件。
17.根据权利要求1所述的显示装置，
其中，所述多个修复图案中的至少一个修复图案电连接在与所述至少一个修复图案对应的一对电极之间，以及
其中，与所述至少一个修复图案重叠的所述一对电极仅通过所述至少一个修复图案彼此电连接。
18.根据权利要求1所述的显示装置，其中，所述像素包括以下中的至少一个：
多个分隔壁，设置在所述第一电极、所述第二电极和所述至少一个中间电极的相应的局部区域下方；以及
多个接触电极，分别设置在所述第一电极、所述第二电极和所述至少一个中间电极上方，并且配置成将所述第一电极、所述第二电极和所述至少一个中间电极中的每个电连接到相邻发光元件的一个端部。
19.像素，包括：
彼此间隔开的第一电极和第二电极；
至少一个中间电极，设置在所述第一电极与所述第二电极之间；
多个发光元件，电连接在所述第一电极、所述第二电极和所述至少一个中间电极之中的一对相邻电极之间；以及
多个修复图案，设置在所述第一电极、所述第二电极和所述至少一个中间电极之中的一对相邻电极之间，并且与所述一对电极重叠。
20.根据权利要求19所述的像素，其中，所述多个修复图案中的至少一个修复图案包括：
修复晶体管，电连接在设置于所述修复图案的相对侧上的一对电极之间；或者
导电图案，配置成与设置于所述修复图案的所述相对侧上的所述一对电极相交。
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