CN113437043A - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明公开了一种半导体结构及其形成方法。半导体结构包括：第一线路层，第一线路层的表面上具有多个第一线路结构；第二线路层，第二线路层的表面上具有多个第二线路结构，第一线路结构与第二线路结构相对并且电性连接到相应的第二线路结构的表面，其中，多个第一线路结构的表面处作为与多个第二线路结构电性连接的多个电性接点，多个电性接点中的至少两个电性接点的水平位置不同。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体技术领域，具体来说，涉及一种半导体结构及其形成方法。
背景技术
针对目前高阶产品所对应的基板(例如，5G应用的FCBGA(倒装芯片球栅格阵列))，其层数的需求会随着产品越来越多(例如，大于12层板)。现行正在开发的扇出基板(FOSub)，主要系采用扇出(Fanout，FO)层取代部分的基板线路层，借以减少基板层数，其中FO层是通过粘胶层方式固接至基板线路结构。
当FO层固接至基板后会进行雷射钻孔来在FO层中形成连接至基板表面上的焊盘(pad)的导电通孔(via)，以电性连接FO层与基板，但因基板本身制程能力关系，基板上每个焊盘的厚度不均匀，此现象将导致FO层中的有些导电通孔无法连接到焊盘。
发明内容
针对相关技术中的上述问题，本发明提出一种半导体结构及其形成方法。
本发明的技术方案是这样实现的：
根据本发明实施例的一个方面，提供了一种半导体结构，包括：第一线路层，第一线路层的表面上具有多个第一线路结构；第二线路层，第二线路层的表面上具有多个第二线路结构，第一线路结构与第二线路结构相对并且电性连接到相应的第二线路结构的表面，其中，多个第一线路结构的表面处作为与多个第二线路结构电性连接的多个电性接点，多个电性接点中的至少两个电性接点的水平位置不同。
在一些实施例中，第一线路结构包括焊盘，第二线路结构包括导电柱。
在一些实施例中，第二线路层的介电层的表面上具有多个凹部，多个第二线路结构分别位于多个凹部中并且突出于介电层的表面。
在一些实施例中，凹部的底部宽度与第一线路结构的顶部宽度的比率在0.8至1.0的范围内。
在一些实施例中，凹部的顶部宽度与第一线路结构的底部宽度的比率在0.8至1.0的范围内。
在一些实施例中，凹部的侧壁上超出第一线路结构的侧壁的距离在0.5微米至10微米的范围内，并且距离与第一线路结构的顶部宽度的比率在0.5至1.0的范围内。
在一些实施例中，多个凹部中的至少两个凹部下方的介电层具有不同厚度。
在一些实施例中，第一线路结构通过焊料层电性连接到相应的第二线路结构的表面。
在一些实施例中，多个第二线路结构的多个底面中至少两个底面的水平位置不同。
在一些实施例中，半导体结构还包括：粘合层，位于第一线路层和第二线路层之间，其中，多个电性接点位于粘合层内。
根据本发明实施例的另一个方面，提供了一种形成半导体结构的方法，包括：提供具有多个第一线路结构的第一线路层以及具有多个第二线路结构的第二线路层，其中，第二线路层的介电层覆盖多个第二线路结构；将多个第一线路结构与第二线路层的介电层相对并且压合，以在介电层中形成与多个第一线路结构对应的多个预定凹部；在多个预定凹部内形成多个导电层；将多个导电层电性连接到多个第一线路结构。
在一些实施例中，多个预定凹部的深度是与多个第一线路结构的暴露表面水平位置相关，并且，多个第一线路结构中的至少两个第一线路结构的暴露表面水平位置不同，多个预定凹部中的至少两个预定凹部的深度不同。
在一些实施例中，形成多个导电层包括：将每个导电层形成为高于介电层的表面。
在一些实施例中，在形成多个预定凹部之后还包括：在预定凹部下方的介电层中形成暴露多个第二线路结构的多个开口，其中，多个导电层还形成在相应的开口中。
在一些实施例中，多个导电层的位于预定凹部的底面上方的部分具有相同高度。
在一些实施例中，多个开口中的至少两个开口的深度不同。
在一些实施例中，将多个导电层电性连接到多个第一线路结构包括：在第一线路层的多个第一线路结构和第二线路层的多个导电层之间设置粘合层；将第一线路层与第二线路层压合，以使多个第一线路结构和多个导电层穿过粘合层并相互电性连接。
在一些实施例中，每个导电层与预定凹部的侧壁之间具有间隔，并且粘合层填充在间隔内。
在一些实施例中，第一线路结构包括焊盘，第二线路结构包括导电柱。
在一些实施例中，在形成多个预定凹部之后，每个预定凹部下方的介电层仍覆盖第二线路结构。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本发明实施例的半导体结构的结构示意图。
图2是图1中的第一线路结构与第二线路结构接合处的局部放大视图。
图3A至图3N是根据本发明实施例的形成半导体结构的各个阶段的示意图。
图4是根据本发明其他实施例的半导体结构的示意图。
图5是根据本发明其他实施例的半导体结构的示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明保护的范围。
根据本发明实施例的一个方面提供了一种半导体结构。图1是根据本发明实施例的半导体结构的结构示意图。如图1所示，本发明的半导体结构包括第一线路层110和第二线路层210，第一基板110的表面上具有多个第一线路结构112，第二线路层210的表面上具有多个第二线路结构212。在示出的实施例中，第一线路结构112包括焊盘，第二线路结构212包括导电柱。第一线路结构112与第二线路结构212相对并且电性连接到相应的第二线路结构212的表面。多个第一线路结构112的表面处作为与多个第二线路结构212电性连接的多个电性接点。多个电性接点中的至少两个电性接点的水平位置不同。电性接点(第一线路结构112的表面)的水平位置可以是基于第一线路结构112的厚度而变化。因此，可以避免一些诸如导电柱的第二线路结构212不能电性连接至第一线路结构112的问题，保证了第二线路结构212与第一线路结构112可靠的电性连接。
在一些实施例中，第二线路层210的介电层214的表面上具有多个凹部215，多个第二线路结构212分别位于多个凹部215中并且突出于介电层214的表面。介电层214的材料可以例如是B阶状态的聚酰胺(B-stage的PA)。介电层214的材料不限于此，并且可以是任何其他合适的材料。如果第二线路结构212的厚度较低，则将会具有较高的接合准确性、较高的平面度需求，并且第一线路结构112可能会发生弯曲效果。通过将第二线路结构212设置为高于或凸出于介电层214的表面，可以提供较高的接合误差容许量，降低了对接合准确性和平面度需求，以及避免第一线路结构112发生弯曲。
在一些实施例中，多个凹部215的深度不同。多个凹部215中的至少两个凹部215下方的介电层214具有不同厚度。在一些实施例中，多个第二线路结构212的多个底面中至少两个底面的水平位置不同。
半导体结构还包括粘合层250，粘合层250位于第一线路层110和第二线路层210之间，其中。多个电性接点(第一线路结构112的表面)位于粘合层250内。在一些实施例中，粘合层250的厚度在20微米至100微米的范围内。粘合层250的材料可以使用液体或/和薄膜有机物，例如NCP(非导电膏)、NCF(非导电膜)、ACP(各向异性导电膏)、ACF(各向异性导电膜)、PI(聚酰亚胺)、环氧树脂、树脂、PP(聚丙烯)、ABF(味之素堆积膜，Ajinomoto Build-upFilm)、胶体等。此外，在一些实施例中，粘合层250中可以具有或者不具有填充物。
第二线路层210的介电层214中可以具有或者不具有填充物。第二线路层210的介电层214上方还设置有扇出层230，扇出层230可以包括一个或多个重布线(RDL)层232，并且，第二线路结构212通过通孔236连接到扇出层230中的RDL层232。通孔236的直径可以在20微米至200微米的范围内。通孔236中可以包括晶种层235和位于晶种层235上的相应的导电材料237。晶种层235的材料可以采用例如Ti、W、Ni等。导电材料237可以例如采用Cu、Ag、Au、Ni、Pd等。在一些实施例中，晶种层235的厚度在0.1微米至0.5微米的范围内，导电材料237的厚度在1微米至5微米的范围内。
第一线路层110可以包括介电层114和穿过介电层114的贯通孔115。第一线路层110中的介电层114、第一线路层110中的贯通孔115、扇出层230中的介电层234的材料可以是有机物，例如PA、PI、环氧树脂、PBO、FR4pp、ABF；或/和无机物，例如硅、玻璃、陶瓷、氧化物，如SiOx、SiNx、TaOx等。此外，第一线路结构112可以具体包括晶种层115和位于晶种层115上的导电材料117。晶种层115的材料可以采用例如Ti、W、Ni等。导电材料117可以例如采用Cu、Ag、Au、Ni、Pd等。在一些实施例中，第一线路层110的介电层可以采用适当的有机物或无机物。第一线路层110的介电层114中可以具有或者不具有填充物。
在一些实施例中，第一线路结构112通过焊料层251电性连接到相应的第二线路结构212的表面。每个第一线路结构112与第二线路结构212对接的位置处通过焊料层251进行接合，垂直方向可容许接合界面处的焊料层251具有较大形变量。焊料层251处于不同平面,这样可以克服一般界面在同一平面而侧向抵抗应力较弱问题。
图2是图1中的第一线路结构112与第二线路结构212接合处的局部放大视图。如图2所示，凹部215的底部宽度Lbc不小于第一线路结构112的顶部宽度Lbp或第一线路结构112的底部宽度Ltp。在一些实施例中，凹部215的底部宽度Lbc与第一线路结构112的顶部宽度Lbp的比率在0.8至1.0的范围内。在一些实施例中，凹部215的顶部宽度Lbc与第一线路结构112的底部宽度Ltp的比率在0.8至1.0的范围内。
在一些实施例中，凹部215的侧壁超出第一线路结构112的侧壁的距离D在0.5微米至10微米的范围内，并且第二线路结构212的宽度d与第一线路结构112的顶部宽度Lbp的比率在0.5至1.0的范围内。第二线路结构212的表面211设置为高于或凸出于介电层214的表面221。
图3A至图3N是根据本发明实施例的形成半导体结构的各个阶段的示意图。首先，如图3A所示，提供载体101，在载体101上形成晶种层235。然后，如图3B所示，图案化晶种层235并形成扇出层230，扇出层230包括介电层234和介电层234上的至少一层RDL层，每个RDL层上的RDL232通过穿过介电层234中的通孔236电性连接，以形成第二线路层210。
如图3C所示，例如通过层压制程在扇出层230上形成介电层214。随后，如图3D所示，将第一线路层110表面上的第一线路结构112的图案转印至介电层214上。由于第一线路结构112的厚度不同，因此转印至介电层214上的图案的厚度也相应不同。如图3E所示，移除第一线路层110，转印至介电层214上的图案形成相应的凹进介电层214的凹部215。多个凹部215的深度是基于第一线路结构112的厚度，并且因此多个凹部215的深度可以不同。
如图3F所示，在各个凹部215下方的介电层中形成开孔241，开孔241连接至凹部215下方的扇出层230中的线路。在介电层214上覆盖晶种层242。然后如图3G所示，在晶种层242上形成光刻胶层243，并对光刻胶层243进行图案化而在光刻胶层243中形成开口245，如图3H所示。光刻胶层243中的开口245的底部位于凹部215内并且开口245暴露出凹部215下方的开孔241。在开口245中镀覆导电材料247和位于导电材料247上的焊料层251。导电材料247可以是金属材料，例如Cu；可以是非金属材料，例如有机物。然后，去除光刻胶层243，如图3I所示。从而形成位于第二线路层210的介电层214的开孔241中的通孔218(包括晶种层242)、位于凹部215的底部上方与通孔218连接的第二线路结构212以及第二线路结构212上的焊料层251。第二线路结构212的水平位置高于介电层214的顶面。
如图3J所示，将第一线路层110的第一线路结构112与第二线路层210的第二线路结构212相对，并将粘合层250设置在第一线路结构112和第二线路结构212之间。将第一线路层110通过粘合层250与第二线路层210压合在一起，如图3K所示，第一线路结构112和第二线路结构212通过焊料层251相互对接。
如图3L所示，去除载体101。然后将得到的结构倒置而暴露出晶种层235，如图3M所示，对晶种层235进行蚀刻以去除暴露的RDL层232。如图3N所示，执行切割制程252而形成单个的半导体结构。
图4是根据本发明其他实施例的半导体结构的示意图。与图1相比，图1中的一个第一线路结构112与相应的一个第二线路结构212对接。而在图4的实施例中，一个第一线路结构112可以与两个第二线路结构212对接。
图5是根据本发明其他实施例的半导体结构的示意图。与图1相比，图1中的半导体结构是在第一线路层110的上表面上通过第二线路结构212与第二线路层210附接。而在图5的实施例中，可以在第一线路层110的下表面下方通过另一第二线路结构212与另一第二线路层210附接。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种半导体结构，其特征在于，包括：
第一线路层，所述第一线路层的表面上具有多个第一线路结构；
第二线路层，所述第二线路层的表面上具有多个第二线路结构，所述第一线路结构与所述第二线路结构相对并且电性连接到相应的所述第二线路结构的表面，
其中，所述多个第一线路结构的所述表面处作为与所述多个第二线路结构电性连接的多个电性接点，所述多个电性接点中的至少两个电性接点的水平位置不同。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一线路结构包括焊盘，所述第二线路结构包括导电柱。
3.根据权利要求1所述的半导体结构，其特征在于，所述第二线路层的介电层的表面上具有多个凹部，所述多个第二线路结构分别位于所述多个凹部中并且突出于所述介电层的所述表面。
4.根据权利要求3所述的半导体结构，其特征在于，所述多个凹部中的至少两个凹部下方的所述介电层具有不同厚度。
5.根据权利要求1所述的半导体结构，其特征在于，所述第一线路结构通过焊料层电性连接到相应的所述第二线路结构的表面。
6.根据权利要求1所述的半导体结构，其特征在于，还包括：
粘合层，位于所述第一线路层和所述第二线路层之间，其中，所述多个电性接点位于所述粘合层内。
7.一种形成半导体结构的方法，其特征在于，
提供具有多个第一线路结构的第一线路层以及具有多个第二线路结构的第二线路层；
设置介电层覆盖所述第二线路层的所述多个第二线路结构；
将所述多个第一线路结构与所述第二线路层的所述介电层相对并且压合，以在所述介电层中形成与所述多个第一线路结构对应的多个预定凹部；
在所述多个预定凹部内形成多个导电层；
将所述多个导电层电性连接到所述多个第一线路结构。
8.根据权利要求7所述的形成半导体结构的方法，其特征在于，将所述多个导电层电性连接到所述多个第一线路结构包括：
在所述第一线路层的所述多个第一线路结构和所述第二线路层的所述多个导电层之间设置粘合层；
将所述第一线路层与所述第二线路层压合，以使所述多个第一线路结构和所述多个导电层穿过所述粘合层并相互电性连接。
9.根据权利要求8所述的形成半导体结构的方法，其特征在于，
每个所述导电层与所述预定凹部的侧壁之间具有间隔，并且所述粘合层填充在所述间隔内。
10.根据权利要求7所述的形成半导体结构的方法，其特征在于，在形成所述多个预定凹部之后，每个所述预定凹部下方的所述介电层仍覆盖所述第二线路结构。
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