CN113380630A - 厚膜电路孔金属化方法及厚膜电路印刷方法 - Google Patents

厚膜电路孔金属化方法及厚膜电路印刷方法 Download PDF

Info

Publication number
CN113380630A
CN113380630A CN202010155634.XA CN202010155634A CN113380630A CN 113380630 A CN113380630 A CN 113380630A CN 202010155634 A CN202010155634 A CN 202010155634A CN 113380630 A CN113380630 A CN 113380630A
Authority
CN
China
Prior art keywords
substrate
hole
negative pressure
printing plate
holes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010155634.XA
Other languages
English (en)
Inventor
李林军
谭朗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chuanyi Microcircuit Co ltd Ch
Original Assignee
Chuanyi Microcircuit Co ltd Ch
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chuanyi Microcircuit Co ltd Ch filed Critical Chuanyi Microcircuit Co ltd Ch
Priority to CN202010155634.XA priority Critical patent/CN113380630A/zh
Publication of CN113380630A publication Critical patent/CN113380630A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486Via connections through the substrate with or without pins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4867Applying pastes or inks, e.g. screen printing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67242Apparatus for monitoring, sorting or marking
    • H01L21/67253Process monitoring, e.g. flow or thickness monitoring
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/702Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof of thick-or thin-film circuits or parts thereof
    • H01L21/705Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof of thick-or thin-film circuits or parts thereof of thick-film circuits or parts thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

本发明提供一种厚膜电路孔金属化方法及厚膜电路印刷方法,通过设置在负压空腔与基板之间的带有第二通孔的印刷板,缓冲均衡负压空腔对基板上多种尺寸的第一通孔的抽吸压力,使得负压空腔中的负压能顺着印刷板上的第二通孔均匀地传递到基板上的第一通孔,由此第一通孔附近的导体浆料能顺着第一通孔的孔壁均匀地流下,提高了基板双面电路的连接合格率;且减缓了负压空腔的抽吸压力,能避免导体浆料溢出第一通孔到基板另一面而污染基板的问题,在能利用常规的不受温度限制的导体浆料进行孔金属化降低了成本的同时,进一步提高了产品合格率与质量。

Description

厚膜电路孔金属化方法及厚膜电路印刷方法
技术领域
本发明涉及厚膜电路制造技术领域,特别是涉及一种厚膜电路孔金属化方法及厚膜电路印刷方法。
背景技术
目前,厚膜电路广泛应用在工业类电子产品上,厚膜电路在设计时离不开线路的布线设计,随着厚膜集成电路集成度要求的提高,双面印刷布线工艺随之出现,其中,两个面上的电路导线连接导通才能使厚膜电路发挥其基本功能,这需要借助外接导线或通孔。
其中,厚膜电路的双面导通常用工艺是通过通孔印刷、烘干、烧结导体浆料方式来实现。当前常见的通孔印刷工艺技术一:基板放置在负压空腔上,通过负压拉动浆料沿着基板通孔的孔壁下流,两面重复操作,形成双面连接;但是,负压空腔对抽吸力不均衡,各个通孔内壁上的导体浆料分布不均匀且较小孔径的通孔内壁的导体浆料容易溢出影响另一面,使得通孔的连接合格率低。通孔印刷技术二:采用专用填孔浆料,印刷时填实通孔;但是需要价格较高的专用浆料,印刷次数多,且因填孔浆料温度膨胀系数与基板不能完全匹配导致产品使用有一定温度限制。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供一种厚膜电路的通孔金属化方法,用于解决上述技术问题。
为实现上述目的及其他相关目的,本发明提供一种厚膜电路孔金属化方法,用于厚膜电路中通孔的金属化,包括步骤:
提供基板和印刷板,所述基板上设有多个第一通孔,所述基板具有相对设置的基板上表面和基板下表面,所述印刷板上设有与所述第一通孔一一对应的第二通孔,所述印刷板具有相对设置的印刷板上表面和印刷板下表面;
提供印刷机,将所述印刷板固定在所述印刷机的负压空腔上且所述印刷板上表面背离所述负压空腔,将所述基板置于所述印刷板上且所述基板上表面背离所述负压空腔,同时,所述第二通孔与所述第一通孔一一对准;
在所述基板上表面靠近所述第一通孔位置处,印刷导体浆料;
通过所述负压空腔施加负压,抽吸所述导体浆料,使所述导体浆料沿着所述第一通孔的孔壁流下;
取下所述基板,对所述基板进行烘干和烧结。
可选地,所述厚膜电路孔金属化方法还包括步骤:
取下并翻转所述印刷板,将所述印刷板固定在所述负压空腔上且所述印刷板下表面背离所述负压空腔,将所述基板置于所述印刷板上且所述基板下表面背离所述负压空腔,同时,所述第二通孔与所述第一通孔一一对准;
在所述基板下表面靠近所述第一通孔位置处,印刷所述导体浆料;
通过所述负压空腔施加负压,抽吸所述导体浆料,使所述导体浆料沿着所述第一通孔的孔壁流下;
取下所述基板,对所述基板进行烘干和烧结。
可选地,所述第二通孔的孔径大于所述第一通孔的孔径。
可选地,所述印刷板上设有对准标记,所述第二通孔与所述第一通孔通过所述对准标记进行对准。
可选地,所述第二通孔与所述第一通孔一一对准时,所述第二通孔的轴线与所述第一通孔的轴线对准。
可选地,每次抽吸所述导体浆料时,所述导体浆料深入所述第一通孔的二分之一孔深到三分之二孔深。
此外,为实现上述目的及其他相关目的,本发明还提供一种厚膜电路印刷方法,包括步骤:
提供基板和印刷板,所述基板上设有多个第一通孔,所述基板具有相对设置的基板上表面和基板下表面,所述印刷板上设有与所述第一通孔一一对应的第二通孔,所述印刷板具有相对设置的印刷板上表面和印刷板下表面;
提供印刷机,将所述印刷板固定在所述印刷机的负压空腔上且所述印刷板上表面背离所述负压空腔,将所述基板置于所述印刷板上且所述基板上表面背离所述负压空腔,同时,所述第二通孔与所述第一通孔一一对准;
在所述基板上表面上,通过所述印刷机以所需电路的导线图案印刷有导体浆料;
通过所述负压空腔施加负压,抽吸所述导体浆料,使所述导体浆料沿着所述第一通孔的孔壁流下;
取下所述基板,对所述基板进行烘干和烧结;
取下并翻转所述印刷板,将所述印刷板固定在所述负压空腔上且所述印刷板下表面背离所述负压空腔,将所述基板置于所述印刷板上且所述基板下表面背离所述负压空腔,同时,所述第二通孔与所述第一通孔一一对准;
在所述基板下表面上,通过所述印刷机以所需电路的导线图案印刷有所述导体浆料;
通过所述负压空腔施加负压,抽吸所述导体浆料,使所述导体浆料沿着所述第一通孔的孔壁流下;
取下所述基板,对所述基板进行烘干和烧结。
如上所述,本发明的厚膜电路孔金属化方法,具有以下有益效果:
通过设置在负压空腔与基板之间的带有第二通孔的印刷板,缓冲均衡负压空腔对基板上多种尺寸的第一通孔的抽吸压力,使得负压空腔中的负压能顺着印刷板上的第二通孔均匀地传递到基板上的第一通孔,由此第一通孔附近的导体浆料能顺着第一通孔的孔壁均匀地流下,提高了基板双面电路的连接合格率;且减缓了负压空腔的抽吸压力,能避免导体浆料溢出第一通孔到基板另一面等问题,在能利用常规的不受温度限制的导体浆料进行孔金属化降低了成本的同时,进一步提高了产品合格率与质量。
附图说明
图1显示为本发明实施例中厚膜电路孔金属化方法的步骤示意图。
图2显示为本发明实施例中基板放置在印刷板上的俯视图。
图3显示为本发明实施例中基板放置在印刷板上的左视图。
图4显示为本发明实施例中基板放置在印刷板上的右视图。
附图标记说明
1 基板
2 印刷板
1a、1b、1c、1d、1e、1f、1g 第一通孔
2a、2b、2c、2d、2e、2f、2g 第二通孔
具体实施方式
如前述在背景技术中所提及的,目前,厚膜电路的孔金属化(双面导通)的常用工艺是通过通孔印刷、烘干、烧结导体浆料方式来实现,主要存在如下两种方法:基板放置在负压空腔上,通过负压拉动浆料沿着基板通孔的孔壁下流,两面重复操作,形成双面连接,但是,负压空腔对抽吸力不均衡,各个通孔内壁上的导体浆料分布不均匀且较小孔径的通孔内壁的导体浆料容易溢出影响另一面,使得通孔的连接合格率低;采用专用填孔浆料,印刷时填实通孔,但是,需要价格较高的专用浆料,印刷次数多,且因填孔浆料温度膨胀系数与基板不能完全匹配导致产品使用有一定温度限制。
基于此,本发明提出一种全新的厚膜电路孔金属化方法,在负压空腔与基板之间设置一带有第二通孔的印刷板,通过该印刷板缓冲均衡负压空腔对基板上多种尺寸的第一通孔的抽吸压力,使得负压空腔中的负压能顺着印刷板上的第二通孔均匀地传递到基板上的第一通孔,同时减缓负压空腔的抽吸压力。
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图4。需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想,遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的型态、数量及比例可为一种随意的改变,且其组件布局型态也可能更为复杂。本说明书所附图式所绘示的结构、比例、大小等,均仅用以配合说明书所揭示的内容,以供熟悉此技术的人士了解与阅读,并非用以限定本发明可实施的限定条件,故不具技术上的实质意义,任何结构的修饰、比例关系的改变或大小的调整,在不影响本发明所能产生的功效及所能达成的目的下,均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时,本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语,亦仅为便于叙述的明了,而非用以限定本发明可实施的范围,其相对关系的改变或调整,在无实质变更技术内容下,当亦视为本发明可实施的范畴。
图1显示为本发明实施例中的厚膜电路孔金属化的步骤示意图,请参见图1,并结合图2-图4,本发明提供一种厚膜电路孔金属化方法,用于厚膜电路中通孔的金属化,其包括步骤:
S1、提供基板1和印刷板2,基板1上设有多个第一通孔(1a、1b、1c、1d、1e、1f、1g等),基板1具有相对设置的基板上表面和基板下表面,印刷板2上设有与第一通孔一一对应的第二通孔(2a、2b、2c、2d、2e、2f、2g),印刷板2具有相对设置的印刷板上表面和印刷板下表面;
S2、提供印刷机,将印刷板2固定在印刷机的负压空腔上且印刷板上表面背离负压空腔,将基板1置于印刷板2上且基板上表面背离负压空腔,同时,第二通孔与第一通孔一一对准;
S3、在基板上表面靠近第一通孔位置处,印刷导体浆料;
S4、通过负压空腔施加负压,抽吸导体浆料,使导体浆料沿着第一通孔的孔壁流下;
S5、取下基板1,对基板1进行烘干和烧结。
详细地,所述厚膜电路孔金属化方法还包括步骤:
S6、取下并翻转印刷板2,将印刷板2固定在负压空腔上且印刷板下表面背离负压空腔,将基板1置于印刷板2上且基板下表面背离负压空腔,同时,第二通孔与第一通孔一一对准;
S7、在基板下表面靠近第一通孔位置处,印刷导体浆料;
S8、通过负压空腔施加负压,抽吸导体浆料,使导体浆料沿着第一通孔的孔壁流下;
S9、取下基板1,对基板1进行烘干和烧结。
详细地,在步骤S1中,印刷板2上的第二通孔至少与基板1上的第一通孔一一对应,即每个不同结构的基板1至少有一个对应的专用的印刷板2,专用的印刷板2上的第二通孔与基板1上的第一通孔一一对应。
更详细地,本发明的一个实施例中,如图2-4所示,基板1上设有七个第一通孔,第一通孔1a、1b、1c、1d、1e、1f、1g;与此对应的,印刷板2上设有至少七个第二通孔,第二通孔2a、2b、2c、2d、2e、2f、2g。
其中,第二通孔2a与第一通孔1a对应,第二通孔2b与第一通孔1b对应,第二通孔2c与第一通孔1c对应,第二通孔2d与第一通孔1d对应,第二通孔2e与第一通孔1e对应,第二通孔2f与第一通孔1f对应,第二通孔2g与第一通孔1g对应。
更详细地,第二通孔的孔径大于第一通孔的孔径。如图3-4所示,第二通孔2a的孔径大于(略大于)第一通孔1a的孔径,如第二通孔2a的孔径比第一通孔1a的孔径大10%-30%;同样地,第二通孔2b的孔径大于(略大于)第一通孔1b的孔径,第二通孔2c的孔径大于(略大于)第一通孔1c的孔径,第二通孔2d的孔径大于(略大于)第一通孔1d的孔径,第二通孔2e的孔径大于(略大于)第一通孔1e的孔径,第二通孔2f的孔径大于(略大于)第一通孔1f的孔径,第二通孔2g的孔径大于(略大于)第一通孔1g的孔径。
详细地,印刷板2上设有对准标记(图中未示出),第二通孔与第一通孔通过对准标记进行对准。可选地,对准标记可以是三点及以上的对准定位结构,如一条边和一个点的对准定位结构,可根据实际需求进行灵活设计。
更详细地,在步骤S2与步骤S6中,基板1放置在印刷板2上时,基板1与印刷板2通过该对准标记进行对准,使得第二通孔与第一通孔一一对准,如第二通孔的轴线与所述第一通孔的轴线对准。即第二通孔2a的轴线与第一通孔1a的轴线对准,第二通孔2b的轴线与第一通孔1b的轴线对准,第二通孔2c的轴线与第一通孔1c的轴线对准,第二通孔2d的轴线与第一通孔1d的轴线对准,第二通孔2e的轴线与第一通孔1e的轴线对准,第二通孔2f的轴线与第一通孔1f的轴线对准,第二通孔2g的轴线与第一通孔1g的轴线对准。
详细地,在步骤S3与步骤S7中,基板1的基板上表面或基板下表面进行电路印刷时,部分导体浆料被印刷在第一通孔1a、1b、1c、1d、1e、1f、1g附近,或者单独在第一通孔1a、1b、1c、1d、1e、1f、1g附近涂覆设置导体浆料。
详细地,在步骤S4与步骤S8中,通过设置在负压空腔与基板1之间的印刷板2,缓冲均衡负压空腔对基板1上多种尺寸的第一通孔1a、1b、1c、1d、1e、1f、1g的抽吸压力,使得负压空腔中的负压能顺着印刷板2上的第二通孔2a(2b、2c、2d、2e、2f、2g)均匀地传递到基板1上的第一通孔1a(1b、1c、1d、1e、1f、1g),由此第一通孔1a(1b、1c、1d、1e、1f、1g)附近的导体浆料能顺着第一通孔1a(1b、1c、1d、1e、1f、1g)的孔壁均匀地流下,提高了基板双面电路的连接合格率,且减缓了负压空腔的抽吸压力,能避免导体浆料溢出第一通孔1a(1b、1c、1d、1e、1f、1g)到基板另一面而污染基板的问题,在能利用常规的不受温度限制的导体浆料进行孔金属化降低了成本的同时,提高了产品合格率与质量。
详细地,在步骤S4与步骤S8中,每次抽吸导体浆料时,导体浆料深入第一通孔1a、1b、1c、1d、1e、1f、1g的二分之一孔深到三分之二孔深,再结合从基板上表面和基板下表面的两次导体浆料的抽吸,使得两次抽吸导体浆料将第一通孔1a、1b、1c、1d、1e、1f、1g导通的同时又不会出现导体浆料抽吸过度污染影响基板1的另一面的情况。
此外,步骤S5与步骤S9中的烘干和烧结工艺可以参考现有技术,在此不再赘述。
同时,基于上述厚膜电路孔金属化方法,结合图1-图4,本发明还提供一种厚膜电路印刷方法,包括步骤:
Stp1、提供基板1和印刷板2,基板1上设有多个第一通孔,基板1具有相对设置的基板上表面和基板下表面,印刷板2上设有与第一通孔一一对应的第二通孔,印刷板2具有相对设置的印刷板上表面和印刷板下表面;
Stp2、提供印刷机,将印刷板2固定在印刷机的负压空腔上且印刷板上表面背离负压空腔,将基板1置于印刷板2上且基板上表面背离负压空腔,同时,第二通孔与第一通孔一一对准;
Stp3、在基板上表面上,通过印刷机以所需电路的导线图案印刷有导体浆料;
Stp4、通过负压空腔施加负压,抽吸导体浆料,使导体浆料沿着第一通孔的孔壁流下;
Stp5、取下基板1,对基板1进行烘干和烧结;
Stp6、取下并翻转印刷板2,将印刷板2固定在负压空腔上且印刷板下表面背离负压空腔,将基板1置于印刷板2上且基板下表面背离负压空腔,同时,第二通孔与第一通孔一一对准;
Stp7、在基板下表面上,通过印刷机以所需电路的导线图案印刷有导体浆料;
Stp8、通过负压空腔施加负压,抽吸导体浆料,使导体浆料沿着第一通孔的孔壁流下;
Stp9、取下基板1,对基板1进行烘干和烧结。
其中,每个步骤的参数及工艺流程可参考上述厚膜电路孔金属化方法,在此不再赘述。
综上所述,本发明所提供的厚膜电路孔金属化方法及厚膜电路印刷方法,通过设置在负压空腔与基板之间的带有第二通孔的印刷板,缓冲均衡负压空腔对基板上多种尺寸的第一通孔的抽吸压力,使得负压空腔中的负压能顺着印刷板上的第二通孔均匀地传递到基板上的第一通孔,由此第一通孔附近的导体浆料能顺着第一通孔的孔壁均匀地流下,提高了基板双面电路的连接合格率;且减缓了负压空腔的抽吸压力,能避免导体浆料溢出第一通孔到基板另一面而污染基板的问题,在能利用常规的不受温度限制的导体浆料进行孔金属化降低了成本的同时,进一步提高了产品合格率与质量。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。

Claims (7)

1.一种厚膜电路孔金属化方法,用于厚膜电路中通孔的金属化,其特征在于,包括步骤:提供基板和印刷板,所述基板上设有多个第一通孔,所述基板具有相对设置的基板上表面和基板下表面,所述印刷板上设有与所述第一通孔一一对应的第二通孔,所述印刷板具有相对设置的印刷板上表面和印刷板下表面;
提供印刷机,将所述印刷板固定在所述印刷机的负压空腔上且所述印刷板上表面背离所述负压空腔,将所述基板置于所述印刷板上且所述基板上表面背离所述负压空腔,同时,所述第二通孔与所述第一通孔一一对准;
在所述基板上表面靠近所述第一通孔位置处,印刷导体浆料;
通过所述负压空腔施加负压,抽吸所述导体浆料,使所述导体浆料沿着所述第一通孔的孔壁流下;
取下所述基板,对所述基板进行烘干和烧结。
2.根据权利要求1所述的厚膜电路孔金属化方法,其特征在于,所述厚膜电路孔金属化方法还包括步骤:
取下并翻转所述印刷板,将所述印刷板固定在所述负压空腔上且所述印刷板下表面背离所述负压空腔,将所述基板置于所述印刷板上且所述基板下表面背离所述负压空腔,同时,所述第二通孔与所述第一通孔一一对准;
在所述基板下表面靠近所述第一通孔位置处,印刷所述导体浆料;
通过所述负压空腔施加负压,抽吸所述导体浆料,使所述导体浆料沿着所述第一通孔的孔壁流下;
取下所述基板,对所述基板进行烘干和烧结。
3.根据权利要求1或2所述的厚膜电路孔金属化方法,其特征在于,所述第二通孔的孔径大于所述第一通孔的孔径。
4.根据权利要求3所述的厚膜电路孔金属化方法,其特征在于,所述印刷板上设有对准标记,所述第二通孔与所述第一通孔通过所述对准标记进行对准。
5.根据权利要求4所述的厚膜电路孔金属化方法,其特征在于,所述第二通孔与所述第一通孔一一对准时,所述第二通孔的轴线与所述第一通孔的轴线对准。
6.根据权利要求1或2所述的厚膜电路孔金属化方法,其特征在于,每次抽吸所述导体浆料时,所述导体浆料深入所述第一通孔的二分之一孔深到三分之二孔深。
7.一种厚膜电路印刷方法,其特征在于,包括步骤:
提供基板和印刷板,所述基板上设有多个第一通孔,所述基板具有相对设置的基板上表面和基板下表面,所述印刷板上设有与所述第一通孔一一对应的第二通孔,所述印刷板具有相对设置的印刷板上表面和印刷板下表面;
提供印刷机,将所述印刷板固定在所述印刷机的负压空腔上且所述印刷板上表面背离所述负压空腔,将所述基板置于所述印刷板上且所述基板上表面背离所述负压空腔,同时,所述第二通孔与所述第一通孔一一对准;
在所述基板上表面上,通过所述印刷机以所需电路的导线图案印刷有导体浆料;
通过所述负压空腔施加负压,抽吸所述导体浆料,使所述导体浆料沿着所述第一通孔的孔壁流下;
取下所述基板,对所述基板进行烘干和烧结;
取下并翻转所述印刷板,将所述印刷板固定在所述负压空腔上且所述印刷板下表面背离所述负压空腔,将所述基板置于所述印刷板上且所述基板下表面背离所述负压空腔,同时,所述第二通孔与所述第一通孔一一对准;
在所述基板下表面上,通过所述印刷机以所需电路的导线图案印刷有所述导体浆料;
通过所述负压空腔施加负压,抽吸所述导体浆料,使所述导体浆料沿着所述第一通孔的孔壁流下;
取下所述基板,对所述基板进行烘干和烧结。
CN202010155634.XA 2020-03-09 2020-03-09 厚膜电路孔金属化方法及厚膜电路印刷方法 Pending CN113380630A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010155634.XA CN113380630A (zh) 2020-03-09 2020-03-09 厚膜电路孔金属化方法及厚膜电路印刷方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010155634.XA CN113380630A (zh) 2020-03-09 2020-03-09 厚膜电路孔金属化方法及厚膜电路印刷方法

Publications (1)

Publication Number Publication Date
CN113380630A true CN113380630A (zh) 2021-09-10

Family

ID=77569396

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010155634.XA Pending CN113380630A (zh) 2020-03-09 2020-03-09 厚膜电路孔金属化方法及厚膜电路印刷方法

Country Status (1)

Country Link
CN (1) CN113380630A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115635765B (zh) * 2022-12-26 2023-03-07 西北电子装备技术研究所(中国电子科技集团公司第二研究所) 陶瓷封装管壳孔壁金属化模具及丝网印刷设备

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2030007A (en) * 1978-06-29 1980-03-26 Rogers Corp Printed circuit board manufacture
EP0197595A1 (fr) * 1985-04-05 1986-10-15 Trt Telecommunications Radioelectriques Et Telephoniques Procédé de métallisation des trous servant de liaisons entre les faces d'un substrat en couche épaisse, simultanément à l'opération de sérigraphie
US4954313A (en) * 1989-02-03 1990-09-04 Amdahl Corporation Method and apparatus for filling high density vias
US5293025A (en) * 1991-08-01 1994-03-08 E. I. Du Pont De Nemours And Company Method for forming vias in multilayer circuits
JP2000323835A (ja) * 1999-05-11 2000-11-24 Rohm Co Ltd スルーホール内への導通材料供給装置
CN2609189Y (zh) * 2003-04-08 2004-03-31 重庆川仪微电路有限责任公司 一种新型表贴厚膜电路
CN201413818Y (zh) * 2009-05-22 2010-02-24 无锡华测电子系统有限公司 厚膜通孔印刷机承片台
CN102637627A (zh) * 2011-02-09 2012-08-15 上海旌纬微电子科技有限公司 一种厚膜混合集成电路孔金属化制造工艺
CN205272821U (zh) * 2016-01-06 2016-06-01 江苏省宜兴电子器件总厂 一种生瓷通孔的金属化浆料印刷装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2030007A (en) * 1978-06-29 1980-03-26 Rogers Corp Printed circuit board manufacture
EP0197595A1 (fr) * 1985-04-05 1986-10-15 Trt Telecommunications Radioelectriques Et Telephoniques Procédé de métallisation des trous servant de liaisons entre les faces d'un substrat en couche épaisse, simultanément à l'opération de sérigraphie
US4954313A (en) * 1989-02-03 1990-09-04 Amdahl Corporation Method and apparatus for filling high density vias
US5293025A (en) * 1991-08-01 1994-03-08 E. I. Du Pont De Nemours And Company Method for forming vias in multilayer circuits
JP2000323835A (ja) * 1999-05-11 2000-11-24 Rohm Co Ltd スルーホール内への導通材料供給装置
CN2609189Y (zh) * 2003-04-08 2004-03-31 重庆川仪微电路有限责任公司 一种新型表贴厚膜电路
CN201413818Y (zh) * 2009-05-22 2010-02-24 无锡华测电子系统有限公司 厚膜通孔印刷机承片台
CN102637627A (zh) * 2011-02-09 2012-08-15 上海旌纬微电子科技有限公司 一种厚膜混合集成电路孔金属化制造工艺
CN205272821U (zh) * 2016-01-06 2016-06-01 江苏省宜兴电子器件总厂 一种生瓷通孔的金属化浆料印刷装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115635765B (zh) * 2022-12-26 2023-03-07 西北电子装备技术研究所(中国电子科技集团公司第二研究所) 陶瓷封装管壳孔壁金属化模具及丝网印刷设备

Similar Documents

Publication Publication Date Title
US4645552A (en) Process for fabricating dimensionally stable interconnect boards
US7691469B2 (en) Ceramic multilayer substrate and method for manufacturing the same
JPH0475399A (ja) 多層回路部材およびその製造方法
EP3641510B1 (en) Systems and methods for providing a high speed interconnect system with reduced crosstalk
US5302219A (en) Method for obtaining via patterns in ceramic sheets
CN103874345B (zh) 一种利用陶瓷基片制作多层微波电路的方法
CN113380630A (zh) 厚膜电路孔金属化方法及厚膜电路印刷方法
CN109905970A (zh) 一种基于超快激光刻蚀的ltcc基板制作方法
US7943434B2 (en) Monolithic molded flexible electronic assemblies without solder and methods for their manufacture
US3405227A (en) Multilayer universal printed circuit board
CN109302806B (zh) 一种线路板的制备方法
US6341417B1 (en) Pre-patterned substrate layers for being personalized as needed
CN112770497A (zh) 线路板的树脂塞孔方法及线路板
CN102811562A (zh) 陶瓷基板及其制作方法
JP2574902B2 (ja) 半導体装置
US3447038A (en) Method and apparatus for interconnecting microelectronic circuit wafers
JPH05327222A (ja) セラミック多層配線基板
US6231707B1 (en) Method of forming a multilayer ceramic substrate with max-punched vias
KR20070119552A (ko) 회로기판의 제조방법 및 그 회로기판 및 그 회로기판을이용한 회로모듈
JP4501227B2 (ja) セラミック多層配線基板の製造方法
JP3253821B2 (ja) 多段式面実装ハイブリッドicの製造方法
RU2574290C1 (ru) Способ изготовления многослойных печатных плат
WO1979000860A1 (en) Ceramic condenser and method of manufacturing the same
JP2868575B2 (ja) セラミックス配線基板
JPH098221A (ja) 半導体セラミックパッケージの製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20210910

RJ01 Rejection of invention patent application after publication