CN113345804B - 一种具有抗总剂量能力的低阈值电压nmos管的制作方法 - Google Patents
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Abstract
本发明公开一种具有抗总剂量能力的低阈值电压NMOS管的制作方法，属于半导体工艺制造领域。首先形成NMOS管器件有源区，通过STI硅浅槽对有源区隔离，采用常规加固方法对STI硅浅槽的底部和侧壁进行加固，然后进行HDP填充，之后形成NMOS器件的体区以及后续工艺。对于低阈值电压的NMOS管，体区则是采用两次杂质注入，形成两种深度分布：高能量注入确定NMOS管体区深度，中能量防穿通注入满足NMOS管耐压要求。本发明主要针对低阈值电压的NMOS管的体区浓度分布进行优化改进，提升器件抗总剂量辐照能力，工艺简洁，最终使得低阈值电压的NMOS管可以兼容常规的加固工艺方法。
Description
技术领域
本发明涉及半导体工艺制造技术领域，特别涉及一种具有抗总剂量能力的低阈值电压NMOS管的制作方法。
背景技术
空间环境中存在高能射线，使NMOS管器件间和器件内产生漏电或者阈值电压漂移。总剂量效应表现为空间环境中的高能射线在氧化层中产生电子空穴对，电子由于迁移率高而逃逸，空穴则被氧化层捕获形成净的正电荷。当这些净正电荷存在于STI底部和侧面的界面时，使得STI界面处的衬底出现反型漏电；当这些电荷存在于栅氧界面时，使NMOS器件阈值电压漂移。为了解决NMOS器件的总剂量效应，目前很多针对NMOS管多种总剂量工艺加固的方法，其中提升界面处衬底浓度、采用加固介质材料等都属于典型采用的常规工艺加固方法。这些方法在深亚微米工艺中对器件总剂量效应有显著的改善效果，是主流的工艺加固方法。
由于栅氧很薄，栅氧的总剂量效应并不明显，深亚微米工艺总剂量效应主要表现为SIT界面下衬底反型漏电，工艺加固主要针对STI界面底部、侧面以及顶部边缘的衬底反型造成漏电。工艺上通过STI顶部、底部以及侧面加固注入方法，提升STI界面处的浓度，使得总剂量效应产生的正电荷无法造成衬底耗尽或反型，从而不会产生漏电。理论上，加固注入剂量越大，效果越好，但高剂量的加固注入对NMOS管的击穿电压、饱和电流(尤其小沟宽器件)等参数都具有极大的负面影响，因此不能无限制的增大加固注入能量。
CMOS工艺中，有一种常用的低阈值电压NMOS管，其低阈值电压是通过低的衬底浓度实现，这种NMOS管制作在PSUB上，从而达到降低阈值电压的目的。由于低阈值电压管衬底浓度非常低，为对这种NMOS管进行加固，相比普通的NMOS管，需要更高剂量的加固注入，根据前面讨论，过高的加固注入剂量会造成参数漂移和恶化，这是不希望的。因此当前对于低阈值电压的NMOS管，主要通过器件结构和版图进行加固方法，如采用环栅结构、八字栅结构或者大头栅等结构，未见工艺加固方法。
发明内容
本发明的目的在于提供一种具有抗总剂量能力的低阈值电压NMOS管的制作方法，以解决背景技术中的问题。
为解决上述技术问题，本发明提供了一种具有抗总剂量能力的低阈值电压NMOS管的制作方法，包括：
步骤1、在硅衬底表面依次形成有源区的垫氧层、有源区SiN层；并采用光刻胶作为掩膜层，对所述垫氧层和SiN层进行刻蚀；
步骤2、通过所述掩膜层对所述硅衬底进行刻蚀，形成STI硅浅槽，去除光刻胶；
步骤3、对所述STI硅浅槽的侧壁和底部进行P型杂质加固注入，注入结深为0.05μm-0.2μm；
步骤4、采用HPD CVD方法对所述STI硅浅槽进行SiO2介质填充，去除顶层HDP SiO2材料；
步骤5、去除所述SiN层，采用光刻胶掩膜，露出低阈值电压NMOS管体区，进行两次P型杂质注入：
高能量注入确定NMOS管体区深度，注入能量为300keV-600keV，注入剂量为1E12cm-3～1E14cm-3，注入杂质B或者B的化合物，注入峰值深度在STI底部；
中能量防穿通注入满足NMOS管耐压要求，注入能量为100keV-200keV，注入剂量为1E12cm-3～1E14cm-3，注入杂质B或者B的化合物，注入峰值浓度在STI硅浅槽深度的1/2～2/3处；
在温度为1000-1100℃，N2气氛下，对注入P型杂质进行RTP退火，退火时间为10s-60s，以激活注入杂质；
步骤6、进行包括光刻胶去除、湿法去除垫氧层、栅氧前清洗和栅氧生长、多晶栅形成在内的工艺线标准CMOS工艺。
可选的，在对所述STI硅浅槽的侧壁进行P型杂质加固注入，对所述STI硅浅槽的侧壁进行P型杂质加固注入，注入结深为0.05μm～0.2μm；底部注入采用0度角，侧壁注入采用的角度为30-45度之间，注入剂量在1E13cm-2到1E14cm-2之间；在温度为1000-1100℃的N2气氛下对注入的P型杂质进行RTP退火，退火时间为10s-60s，以激活注入杂质。
可选的，去除顶层HDP SiO2具体为：
通过化学机械抛光CMP方法去除顶层HDP SiO2材料，以所述SiN层作为工艺的终点控制，去除所述STI硅浅槽之外的SiO2介质，只保留所述STI硅浅槽中的HDP SiO2材料。
可选的，所述步骤5中的高能量注入和中能量防穿通注入在所述硅衬底中注入浓度均呈现高斯分布。
可选的，采用湿法腐蚀工艺去除作为掩膜层的光刻胶。
在本发明提供的具有抗总剂量能力的低阈值电压NMOS管的制作方法中，工艺过程与普通阈值电压NMOS管的工艺基本一致。首先形成NMOS管器件有源区，通过STI硅浅槽对有源区隔离，采用常规加固方法对STI硅浅槽的底部和侧壁进行加固，然后进行HDP填充，之后形成NMOS器件的体区以及后续工艺。对于普通NMOS管，体区一般需要通过三次杂质注入，而对于本发明具有抗总剂量能力的低阈值电压的NMOS管，体区则是采用两次杂质注入。本发明主要针对该低阈值电压的NMOS管的体区浓度分布进行两次杂质注入优化改进，最终使得低阈值电压的NMOS管可以兼容常规的加固工艺方法，具备抗总剂量能力。
附图说明
图1是对垫氧层和SiN层进行刻蚀的示意图；
图2是刻蚀硅衬底形成STI浅硅槽的示意图；
图3是对STI浅硅槽的侧壁和底部注入P型杂质的示意图；
图4是在STI硅浅槽填充SiO2介质并抛光的示意图；
图5是低阈值电压NMOS管体区进行两次P型杂质注入的示意图；
图6是低阈值电压NMOS管完成后续标准CMOS工艺后的示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种具有抗总剂量能力的低阈值电压NMOS管的制作方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
本发明提供了一种具有抗总剂量能力的低阈值电压NMOS管的制作方法，通过如下工艺流程实现：
如图1所示，在硅衬底1表面依次形成有源区的垫氧层2、源区SiN层3；并采用光刻胶作为掩膜层4，对所述垫氧层2和所述SiN层3进行刻蚀；其中所述硅衬底1为集成电路基线工艺硅衬底材料；
如图2所示，继续通过所述掩膜层4对所述硅衬底1进行刻蚀，形成STI硅浅槽，用于有源区之间的隔离；STI硅浅槽形成后，采用湿法腐蚀工艺去除光刻胶；
如图3所示，对所述STI硅浅槽的侧壁和底部进行P型杂质加固注入，在STI硅浅槽的侧壁和底部形成P型注入杂质5，对所述STI硅浅槽的侧壁进行P型杂质加固注入，注入结深为0.05μm～0.2μm；底部注入采用0度角，侧壁注入采用的角度为30-45度之间，注入剂量在1E13cm-2到1E14cm-2之间；在温度为1000-1100℃的N2气氛下对注入的P型杂质进行RTP退火，退火时间为10s-60s，以激活注入杂质；
如图4所示，对STI硅浅槽采用HPD CVD方法进行SiO2介质6填充，通过化学机械抛光CMP方法，去除顶层HDP SiO2材料，以所述SiN层3作为工艺终点控制，去除STI硅浅槽之外的SiO2，只保留STI硅浅槽中的HDP SiO2；
如图5所示，湿法方法去除表面的所述SiN层3，采用光刻胶掩膜，露出低阈值电压NMOS管体区(图中未显示其他区域，所以无光刻胶图层)，进行两次P型杂质注入：
高能量注入确定NMOS管体区深度，注入能量为300keV-600keV，注入剂量为1E12cm-3～1E14cm-3，注入杂质B或者B的化合物，注入峰值深度在STI底部附近，如图5中横线7所示位置，在硅衬底中注入浓度呈现高斯分布；
中能量防穿通注入满足NMOS管耐压要求，注入能量为100keV-200keV，注入剂量为1E12cm-3～1E14cm-3，注入杂质B或者B的化合物，注入峰值浓度在STI硅浅槽深度的1/2～2/3处，如图5中横线8所示位置，在硅衬底中注入浓度呈现高斯分布；不做低能量杂质注入，以保持NMOS管低阈值电压特性；
在温度1000-1100℃N2气氛下对注入P型杂质进行RTP退火，退火时间为10s-60s，以激活注入杂质；
如图6所示，之后进行光刻胶去除、湿法去除垫氧层2、栅氧前清洗和栅氧9生长、多晶栅10形成等工艺线基准标准CMOS工艺，与标准CMOS工艺兼容。
本发明通过优化低阈值电压的NMOS管体区STI硅浅槽底部和侧壁下部边缘的体浓度，提升器件抗总剂量辐照能力，工艺简洁，完全和标准CMOS工艺兼容。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (5)
1.一种具有抗总剂量能力的低阈值电压NMOS管的制作方法，其特征在于，包括：
步骤1、在硅衬底表面依次形成有源区的垫氧层、源区SiN层；并采用光刻胶作为掩膜层，对所述垫氧层和SiN层进行刻蚀；
步骤2、通过所述掩膜层对所述硅衬底进行刻蚀，形成STI硅浅槽，去除光刻胶；
步骤3、对所述STI硅浅槽的侧壁和底部进行P型杂质加固注入，注入结深为0.05μm-0.2μm；
步骤4、采用HPD CVD方法对所述STI硅浅槽进行SiO2介质填充，去除顶层HDP SiO2材料；
步骤5、去除所述SiN层，采用光刻胶掩膜，露出低阈值电压NMOS管体区，进行两次P型杂质注入：
高能量注入确定NMOS管体区深度，注入能量为300keV-600keV，注入剂量为1E12cm-3～1E14cm-3，注入杂质B或者B的化合物，注入峰值深度在STI底部；
中能量防穿通注入满足NMOS管耐压要求，注入能量为100keV-200keV，注入剂量为1E12cm-3～1E14cm-3，注入杂质B或者B的化合物，注入峰值浓度在STI硅浅槽深度的1/2～2/3处；
在温度为1000-1100℃，N2气氛下，对注入P型杂质进行RTP退火，退火时间为10s-60s，以激活注入杂质；
步骤6、进行包括光刻胶去除、湿法去除垫氧层、栅氧前清洗和栅氧生长、多晶栅形成在内的工艺线基准标准CMOS工艺。
2.如权利要求1所述的具有抗总剂量能力的低阈值电压NMOS管的制作方法，其特征在于，对所述STI硅浅槽的底部注入采用0度角，侧壁注入采用的角度为30-45度之间，注入剂量在1E13cm-2到1E14cm-2之间；在温度为1000-1100℃的N2气氛下对注入的P型杂质进行RTP退火，退火时间为10s-60s，以激活注入杂质。
3.如权利要求1所述的具有抗总剂量能力的低阈值电压NMOS管的制作方法，其特征在于，去除顶层HDP SiO2具体为：
通过化学机械抛光CMP方法去除顶层HDP SiO2材料，以所述SiN层作为工艺的终点控制，去除所述STI硅浅槽之外的SiO2介质，只保留所述STI硅浅槽中的HDP SiO2材料。
4.如权利要求1所述的具有抗总剂量能力的低阈值电压NMOS管的制作方法，其特征在于，所述步骤5中的高能量注入和中能量防穿通注入在所述硅衬底中注入浓度均呈现高斯分布。
5.如权利要求1所述的具有抗总剂量能力的低阈值电压NMOS管的制作方法，其特征在于，采用湿法腐蚀工艺去除作为掩膜层的光刻胶。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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