CN1133111A - 多路复用/多路解复用单元 - Google Patents

Abstract

本发明涉及一个构成集成电路和构成硅表面的子表上的模块，例如数字Bi-CMOS电路并利用该电路上的一个CMOS区的多路复用/多路解复用单元，其中硅表面的第一子平面包含第一系列(41′)的信号输入和输出电路，第二子平面包含第二系列(41″)的输入和输出电路。在第一第二子平面的硅表面上或以某种合适的方式放置一个区域，用于承载控制逻辑(51)，存储器(52)，缓冲电路(53)，同步电路结构(54)和必需的导线并在多路复用和多路解复用信号时都完成处理信号、存储信号和发送所选的输出电路上已处理过的信号的功能。

Description

多路复用/多路解复用单元

技术领域：

本发明一般地涉及一个多路复用/多路解复用单元，更具体地但不是唯一地涉及作为集成电路内嵌在硅芯片上的一个多路复用/多路解复用模块。

可以便利地把若干个这样的模块内嵌在一个数字Bi-CMOS电路中，每个模块使用该电路中的一个CMOS区。

这种多路复用/多路解复用模块既可用作多路复用，也可用作多路解复用。在多路复用中，以已知传输速率在多个输入连接上输入的信号将以更高的传输速率在一个或者多个输出连接上输出相同内容的信号；而在多路解复用中，以已知的高传输速率在一个输入连接上输入的信号将以较低的传输速率在多个输出连接上输出相同内容的信号。

输入的载有信息的信号所需的有效带宽也应符合输出的载有信息的信号所需的有效带宽。

本发明意欲寻找传送或者传输比特流时用于速率转换的具体应用，以调整比特流来形成数据包，尤其是用于ATM技术的数据包。

连同此处，可以认为这种多路复用/多路解复用单元意图用在光脉冲形式的光信号传输中，交换设备间的短距离传输，或者相同地点的设备间的传输。

背景技术描述

建立把一个或多个输入端上输入的比特流转换到一个或者多个输出端上相应内容输出的比特流的所选速率转换是公知技术，输出端去往或来自一个多路复用和多路解复用单元。

在硅芯片基片或类似的硅表面上采用不同的层在表面上以集成电路的形式形成前述类型的多路复用电路和多路解复用电路的技术也已众所周知。

为了使这种电路的生产简化和合理化，建议一个电路即多路复用电路应用在硅芯片的一个表面部分或者区域上，而另一个电路即多路解复用电路应用在硅芯片的相邻表面部分或者区域上，并且硅芯片输入和输出电路以及多路复用功能所需的电路在芯片或者基片的一个表面区域上，而实现多路解复用功能所需的相应电路在与此表面区域相邻的表面区域上实现，这样生产出来的集成电路就可以完成两项功能。

已经发现由于这种安排的紧凑性，同时便用这两个电路是不可能的，原因是出现了串话现象。因此在硅芯片或者硅基片上不同表面区域上实现的电路只能用作一个多路复用电路或者一个多路解复用电路，另一半表面部分基本上不使用。

但是，这项已知的技术的优点是硅芯片的一个定界子表面既可以用作第一多路复用电路，也可以用第二多路解复用电路。

关于本发明的建议应用，可以认为以Gb/S范围内的传输速率在光连接线上传送序列光脉冲的技术是已知的，并认为本发明涉及一个比特速率可以超过至少1Mb/S的应用。

关于本发明的建议应用，已知试图最小化光电器件的数量，这些元件相当昂贵且相当不可靠，并试图通过提高光连接上，尤其是转换器内部的光连接上的比特速率来减少接触器件的数量和光缆容量。

在这种光连接的情况下，可以认为驱动电路通常连接在发送器上，而多路复用设备通常连接到安置在将要用来发送的转换装置或转换设备外部的某个设备上。另一方面，放大器和多路解复用单元通常连接到安置在将要接收发送来的信号的转换装置或者转换设备外部的某个设备中。

本发明公开

                 技术问题

当考虑如前所述的技术现状时，可以发现技术问题在于，在硅芯片或硅基片上为有关的集成电路那些意图用作多路复用电路的子表面以及那些意图用作多路解复用电路的子表面中提供共公的子表面，以致于不论电路功能是什么，这些电路既可用作多路复用电路也可用作多路解复用电路。

也会发现在选择适当的内部电路结构以便这些电路结构可以形成一个“中间的”或所选的子表面的方面存在一个技术问题，当在一个方向上传输信号时，这个子表面可用作多路复用功能而在相反方向上传输信号时可用作多路解复用功能。

另一个技术问题是认识到当在硅芯片或者类似器件上生产一个多路复用/多路解复用单元时采用前述的技术条件的重要性，在硅芯片或类似器件上一个这样的单元适用于提供具有相同信号内容和比特速率在150Mb/S以上的相同带宽的转换速率。

以一个多路复用/多路解复用单元构造成一个集成电路为基础，当实现在硅载体表面方便地以一个数字Bi-CMOS电路构成此电路和/或若干个合作电路时似乎存在一个技术问题，在数字Bi-CMOS电路上每个单元利用其上包含的一个CMOS区。

另一个技术问题是实现把Bi-CMOS电路分解成若干个模块的重要性和适用性的问题，在这些模块中每个模块都有用于具有高于100Mb/S的调整比特速率的数据信号的一系列的输入输出电路，而另一系列的数据信号输入输出电路则适用于另一个更高的比特速率。

关于这一点，在期望和实现那些优点的能力上存在一个技术问题，那些优点是通过把一个打算用来承载控制逻辑、存贮存储器、缓冲器电路、同步电路结构以及必需的导线的准备好的中间的或者定向的子表面包括在上述一列输入和输出电路间，面与面地包含到硅表面的上述CMOS区中来获得的。不管信息传送比特位置的多路复用或多路解复用的当前选择是什么，当采用较低的时钟频率存储这些信号以及通过所选输出电路的媒介传送存储的信号时，此芯片的该区域或子表面都是用来处理信号的。

当允许内部时钟频率与输入和输出信号的时钟频率或者比特速率具有给定关系时，在实现已提供的优点上也发现存在一个技术问题，并且要认识到用于输入或者输出信号的标准低频时钟或155Mb/S比特速率的情况下，内部时钟频率应适配到大约30Mb/S时也存在着一个技术问题。

当数据信元按ATM系统构成时，另一个技术问题是实现当第一系列输入或输出电路的比特速率与内部信号处理所选的比特速率之间的比值约为“4”或“5”的数量级左右时获得的特有优点。

在实现当第一个输入电路是由具有时钟脉冲转换的并/串转换器的四个沟道组成，并且当第一个输出电路是由包含具有时钟脉冲转换的串/并转换器在内的四个沟道组成时，而且这些沟道最好是相互间面对面地相邻放置时获得的优点上也可以发现一个技术问题。

另一个技术问题在于实现从一个含有时钟脉冲转换器的串/并转换器构成第二个输入电路，并从一个含有时钟脉冲转换器的并/串转换器构成第二个输出电路的重要性。

另一个技术问题是实现允许控制逻辑与一个控制输入和输出电路以及存储器中的功能的同步电路结构共同操作，并由此获得简单性的重要性。

另一个技术问题在于形成条件，从而输入和输出电路可以适用于接收一个携带信息的光信号，比如一个具有顺序脉冲格式的信号。

关于被认为是能解决一个或多个前述技术问题和使用在光电信号传输系统中的上述类型的多路复用/多路解复用单元的使用，在实现把某些否则包含在光连接中，比如内部连接中的功能模块与一个多路复用/多路解复用单元集成到一起，并特别包含一个适用于具有按已知的ATM技术构成的数据分组的数据分组系统的单元的重要性上将发现存在一个技术问题。

也可以发现的一个技术问题是，当上述功能模块中的某些功能模块是专门用来实现一个已知的ATM交换，比如精确的比特速率，线路码格式等等时所获得的那些优点。

在实现通过集成那些交换设备中的光信令不必需的功能，由此使所用的多路复用/多路解复用单元能根据ATM技术来适配和控制而获得的优点时也会发现一个技术问题。

在实现当某些功能模块与多路复用/多路解复用单元中的某些功能相结合，或者当必需的时钟脉冲恢复分别从多路复用/多路解复用单元中产生时所获得的优点上也会发现一个技术问题。

另一个技术问题是认识到，当在链路中提供ATM层时，监视一条链路和/或一个使用的多路复用/多路解复用单元的差错指示变得更简单更安全，并以一种容易修改的方式实现进一步集成化。

                   解决方案

为了解决一个或多个上述的技术问题，本发明与以往的多路复用/多路解复用单元不同。以往的多路复用/多路解复用单元构成一块集成电路和构成硅芯片的子表面上的一个模块，例如数字Bi-CMOS电路，并使用包含于其上的一个CMOS区，其中所用的硅表面的第一子表面含有用于规定的选择为超过100Mb/S的第一比特速率的信号的第一系列输入和输出电路，并且第二子表面含有用于规定第二比特速率的信号的第二系列的输入和输出电路。

根据本发明，在含有各输入和输出电路系列的第一和第二子表面或至少与上述第一和第二子表面相邻的子表面之间，面与面地提供了一个区域，比如一个CMOS区，用来携带控制逻辑，存储电路、缓冲器电咱、同步电路结构以及必需的导线。在多路复用和多路解复用信号时，该中间区域是用来处理信号、存贮所述信号和通过选择的输出电路发送经如此处理过的信号。

根据在本发明范围内的发明的进一步改进，同步电路结构应适用于一个低于出现在第一或第二输入或输出电路系列上的最低比特速率的比特速率值的时钟频率。

时钟频率最好调整到30Mb/s左右。

本发明也涉及使用比特速率间的特有比率，即一个标准的用于第一输入或输出电路系列的低比特速率与为内部信号处理选择的比特速率间的比特比值，为“4”、“5”或左右的值。

根据另一实施例，第一个输入电路由包含具有时钟脉冲转换器的并/串转换器在内的四个沟道组成，且第一个输出电路由包含具有时钟脉冲转换器的串/并转换器在内的4个沟道组成，这些沟道相互之间面与面地相邻放置。

根据另一实施例，第二个输入电路可由具有时钟脉冲转换功能的串/并转换器组成，第二个输出电路可由具有时钟脉冲转换功能的并/串转换器组成。

根据一个特殊的优选实施例，控制逻辑应当能与同步电路结构共同操作，其中包括控制输入和输出电路以及存储器中的功能。

还已经看到，允许输入和输出电路能适于借助规定的顺序脉冲格式接收携带信息的光信号。

                    优点

那些优点基本上是由在硅表面上生产的多路复用和/或多路解复用单元提供的，以便得输入和输出电路放置在相应的部分(区)，并通常在其间提供一个区域，包含那些既可用来实现多路复用功能又可用来实现多路解复用功能的电路，与已知技术相比能节省硅表面空间。

这使得一个组合单元可直接适用于接收或者发送出现在光连接上的信号脉冲。

使用一个CMOS区和多个晶体管可以在两个方向上选择性地实现速率转换，并且在每种应用或使用中，只使用一种包含内部控制逻辑、存储器构造和缓冲电路等在内的相同部分(区)。

当多路复用/多路解复用单元构成转换器内部板上的硅表面上的一个集成电路时，这些单元的功能可由转换器内部程序，例如适用于ATM技术的程序来检查或者控制，而且不管所用的光连接使用了哪种传输方法，都可以使用光信号传输系统。

将在以下的权利要求1的特征部分中陈述一个具有创造性的设备的主要特征。

附图的简单描述

现在将参考本文中的示范实施例和参考附图更详细地描述本发明，在附图中：

图1举例说明了信号发送和信号接收电路的原理构造，在电路中信号的比特位置在光连接中以光脉冲出现。

图2举例说明了早期已知的在硅表面上在子表面形成一个完整的多路复用表面和一个在相邻子表面上形成的完整的多路解复用电路的技术。

图3举例说明按照本发明处理硅表面的原理。其中提供了一个含有第一个输入或输出电路的子表面，一个含有第二个输入或输出电路的子表面，以及一个含有能共同用作多路复用和多路解复用的电路的中间子表面。

图4是描述按照本发明的一个多路复用或多路解复用单元的基本构造的原理框图，该单元集成在一个Bi-CMOS电路中。

图5是举例说明一个包含CMOS晶体管的多路复用或多路解复用模块的原理框图。

目前优选实施例的描述

图1举例说明了一个信号传输系统，此系统包括一个多路复用单元1，一个电源电路2和一个包含用来在光连接4上发送光脉冲的激光二极管在内的发送器3，光脉冲的位置按顺序与输入到单元1的连接9上的比特位置一致。

连接4上的光脉冲由包含有光放大器6的检测器5来接收，电耦合到时钟脉冲恢复电路7和多路解复用单元8上，以使得降低从单元8送出的信号比特位置上的信息速率并把它们发送到输出连接10上。

信号传输系统1一方面包括前述的电源电路2和发送器3，另一方面包括以检测器5和放大器6形式出现的接收器，也包括中间连接4。

多路复用单元1和多路解复用单元8(和时钟脉冲恢复电路)包含在属于转换器内部板或诸如此类的集成电路上，因此这些单元很方便地成为转换器内部检查的主题并适用于所用的信号系统。

单元1由两个方向上的信号接收和信号发送单元组成，其中只使用一个方向的电路并且接收的电信号在若干(4)条输入线9上出现，发送的更高速率的电信号耦合到电源电路2中。

单元8也由两个方向上的信号接收和信号发送单元组成，其中只使用一个方向接收的电信号以较高速率从时钟脉冲恢复电路7中传递给输入连接，其中发送的较低速率的电信号耦合到输出连接10上。

已经知道，在这样的信号传输系统情况下，尽管只使用包含多路复用功能的全部集成电路中的一部分，但是集成电路所在的硅表面上的单元1包括了用于增加、多路复用、减少、多路解复用信号速率的全部集成电路。

类似地，也已知尽管只使用包含多路解复用功能的集成电路的完整部分，单元8却包括了用于多路复用和多路解复用的完整的集成电路。

图2从原例上举例说明了一个在本文计划中的那种硅表上已知的集成电路。

硅表面11包括适用于完整的多路复用功能的子表面12和适用于完整的多路解复用功能的子表面13，其中子表面12能在单元1内使用而子表面13能在单元8内使用。

下面也将提到，子表面12和子表面13均含有用于转换接收信号，处理和控制接收信号，存储比特位置的相互等效电路以及信号输出电路。

这种在硅表面上生成电路的方法需要不必要的大的硅表面面积，每种选择的应用只使用其中的一半面积。也很明显需要较高的电源功率。

图3举例说明了符合本发明的在硅表面14上的一个模块的原理结构。

既然是这样，下面应注意，这个具有创造性的原理可以用作含有所选数目的多路复用/多路解复用模块的多路复用/多路解复用单元，或适用于只含单个模块的单元。

图3描述了这个有创造性的原理，其中含有集成电路的模块的第一子表面15用于输入连接15a和输出连接15b，其中，第二子表面16用于若干(本例中为4)条输入连接16a和相同数量的输出连接16b上，并且其中电路结构也包括一个中间子表面，该子表面将用于那些第一或第二信号方向通常需要的电路，也就是用在多路复用功能或多路解复用功能。

在4条连接线16b上并行出现的比特位置将以大于连接线16b上的速率4倍的速率串行出现在线15b上。

串行地在连接线15a上出现的比特位置将以低于连接线15a上的速率4倍的速率并行地出现在4条连接线16a上。

如果单元1中使用了按照本发明在硅表面14上构造的电路，应把子表面16的上半部分16b连接到连接9上，而把子表面15的下半部分15b连接到单元2上。

如果单元8中使用了按照本发明在硅表面14上构造的电路，那么应把子表面15的上半部分15a连接到单元7上，而把子表面16的下半部分16a连接到连接10的4条线上。

前述的每个应用都需要一个共同的电路结构。此共同的电路结构放置在中间区域17内，表明在实施所选的应用时，总的硅表面面积的无效部分将远小于先前技术方法下的无效部分。

图4描述了图3中已作原理性说明的实施例的进一步改进，这个进一步改进的电路结构含有因子为“4”的一个速率转换。

因此，此单元包括相互并行排列的4个区或模块41，42，43，44，以及横向放置的第5个模块45。

这些区或模块41-44都包含4条输入线(例如41a)和通常还包含4条输出线(例如线41c，42c，43c和44c)，这4条输出线通到模块45。模块45含有一条接到模块41上的输出线，诸如此类。

模块45也包含4条输入线45a，4条输出线45b，一条输入线45c和一条输出线45d，这些线都可进行外部读写。

4条线41a和线41c，或线41b上产生的信号间的速率·转换因子是4，4条线41c，42c，43c和44c的其中一条或4条线中的一条(45a)与线45d间速率转换因子是4。

更具体而言，构造单元40以使之能以155Mb/s的比特速率接收16条输入线，例如线41a，42a，43a，44a上的信号，在4条模块内部的线41c，42c，43c和44c(通过输出线45b交替地取出)上把比特速率提高到622Mb/s，并把4条线41c，42c，43c和44c上或者4条连接线上的其中一条(45a)上的信号以2.5Gb/s的串行比特速率转移到输出线45d上。

与此对应，单元40的功能是在相反方向上以因子4降低线45c上的串行信号比特速率到4条线45b上或4条内线41d-44d上的并行信号，和/或到16条线的并行信号，其中，41b是4条线中的一条，该线用于模块41。

因为模块41-44和45，可被认为是相互相同的，并且每个模块都以与其它模块相同的方式被控制和执行功能，下面的描述将仅以模块41为例。

图5是描述了构成数字Bi-CMOS电路48上的一个集成电路并使用了电路48上的CMOS区49的单个多路复用/多路解复用模块41的原理框图。

子模块41包含第一信号输入和输出电路系列41′，所述信号具有大于100Mb/s的第一比特速率，以及输出和输入电路第二系列41″，该电路用于具有更高的第二比特速率并分别在线41c和41d上产生的信号。

余下的子模块42-45包含相应的输入和输出电路。

输入和输出电路的第一系列41′包括信号接收单元41a′和信号发送单元41b′，且输入和输出电路的第二系列41″包括信号接收单元41d′和信号发送单元41c′。

位于输入和输出电路第一系列41′和第二系列42′间的CMOS区是一个中间区域50，用于接收控制逻辑51，必需的存储器52，缓冲器电路53，同步电路结构54和必需的导线，所述区域50主要用于处理信号，存储信号和发送经第一系列41′中所选的输出电路或第二系列41″中所选的输出电路处理过的信号。

同理，电路结构54适用于一个比具有最低比特速率并进入输入电路41′中的信号的比特速率更低的时钟频率。

内部的时钟频率最好适配到大于30Mb/s。

本发明使得第一系列41′包含由4个含有并/串转换器的沟道组成的第一输入电路41a′和由4个包含具有必需的时钟脉冲转换功能的串/并转换器的沟道组成的第一输出电路41b′，这些沟道在硅表面上是相互邻接地放置的。

本发明也使得第二系列41″包含第二输入电路，该输入电路包括具有时钟脉冲变换的串/并转换器，以及第二输出电路41c′，该输出电路包括具有时钟脉冲变换的并/串转换器。

控制逻辑51与控制输入和输出电路41a′，41b′和41d′，41c′以及存储器52中的功能的同步电路结构共同作用。

如果图4和图5中所描述的实施例应用在图1所描述的信号发送和信号接收电路上，那4条输入线9将对应于输入45a，其中输出线45d连接到电源单元2上。

对于单元8，电路7的线应对应于线45c，且4条输出线10应对应于4条线45b。

线9也应与16条输入线相对应，其中4条线中的一条已标记为41a，此处接到电源电路的线应与4条内部线41c，42c，43c和44c相对应，或者最好与相应的外部可读写的4条线45b相对应。

如果有与本申请同时提出的标题为“信号接收和信号发送单元”的专利申请中所描述和说明的单元或者有与本申请同时提出的标题为“信号处理单元”的专利申请中所描述和说明的单元或者有与本申请同时提出的标题为“同步电路结构”的专利申请中所描述和说明的电路的话，这种电路结构使用起来就很方便了。

为了更深刻地理解本发明的申请，这些专利申请都提供参考并且这些专利申请的内容都应认为构成本申请的一部分。

可以认为本发明不限于本文前面描述和说明的示范性实施例，并且在下面所述的权利要求中定义的创造性概念范围内可作改动。

Claims (10)

1.一个作为集成电路和硅表面的子表面构成的多路复用/多路解复用单元，例如数字Bi-CMOS电路并使用所述电路上的一个CMOS区，其中所用的硅表面的第一子表面包含信号输入和输出电路的第一系列(41′)，第二子表面包含输入和输出电路的第二系列(41″)，其特征在于，存在一个位于第一和第二子表面之间的硅表面上或以某种合适的方式存在并用于承载控制逻辑(51)，存储器(52)，缓冲电路(53)，同步电路结构(54)和必需的导线的区域，在多路复用和多路解复用信号时，所述区域被用来处理信号，存储信号和在所选的输出电路上发送已处理过的信号。

2.一个符合权利要求1的单元，其特征在于，同步电路结构(54)适于比出现在第一或第二系列的输入和输出电路的最低比特速率还要低的时钟频率。

3.一个符合权利要求1或2的单元，其特征在于，时钟频率适配到大约30Mb/s。

4.一个符合权利要求1的单元，其特征在于，输入或输出电路第一系列所用的最低比特速率与内部信号处理操作所选择的比特速率之间的比值为“4”，“5”或左右的值。

5.一具符合权利要求1的单元，其特征在于，第一输入电路是由4个包含并/串转换器(41a′)的沟道组成的，第一输出电路(41c′)是由4个包含串/并转换器的沟道组成的，所述沟道相互邻接放置。

6.一个符合权利要求1的单元，其特征在于，第二输入电路是由具有时钟脉冲转换功能的串/并转换器(41d′)组成的，第二输出电路是由具有时钟脉冲转换功能的并/串转换器组成的。

7.一个符合权利要求1的单元，其特征在于，控制逻辑与同步电路结构(54)共同操作，例如其中包括控制输入和输出电路以及存储器中的功能。

8.一个符合权利要求1的单元，其特征在于，输入和输出电路适用于通过顺序脉冲格式的媒介来接收携带信息的光电信号。

9.一个使用发送器中的多路复用单元的信号发送系统，一个光传输媒介和一个接收器中的多路解复用单元，其特征在于，发送器上的多路复用单元由内部交换或类似电路板中的集成电路构成，其中接收器中的多路解复用器由内部交换或类似的电路板构成。

10.符合权利要求9的系统，其特征在于，多路复用单元和多路解复用单元包括在符合内部交换信令系统的内部交换监视和信号处理系统中，例如ATM系统。