CN1275426C - 一种数据包解复用发送受控器及数据传输方法 - Google Patents

Abstract

本发明涉及一种数据包解复用发送受控器及其数据传输方法，用于链路层到物理层的下行方向数据包解复用，包括PHY处理器模块、发送控制模块、地址译码及锁存模块、PTPA响应模块、CPU配置模块和下行缓冲器模块；由主控器发送过来各个通道数据包数据和相应的信息存入下行缓冲器模块；PHY处理器模块从下行缓冲器模块读取数据包数据时，在相应的地址中读取出相关的数据包包头、数据包包尾和丢弃信息；在数据包包头前，数据包包尾后加上flag编码，如果取出要丢弃数据包的信息，给数据包加上Abort Sequence编码；由PHY处理器模块将解复用后的数据包送出去。从而实现从链路层到物理层的下行方向数据包解复用，完成用户和宽带数据之间的数据交换。

Description

一种数据包解复用发送受控器及数据传输方法

技术领域

本发明涉及数据通信领域，具体地说，涉及一个链路层(Link Layer)器件到多个物理层(PHY Layer)器件的数据包下行方向解复用发送受控器装置及数据传输方法。

背景技术

近年来，Internet的迅猛发展，促使IP技术无论从网络结构、传输能力还是业务开拓上都取得了巨大的进展。IP是网络层协议，SDH与WDM是物理层传送技术，在两层之间需要一个数据链路层，数据链路层负责把物理层提供的信号转换成网络层所需要的信号。目前，最流行的IP传送技术有三种，即IP overATM，IP over SDH/SONET和IP over WDM。

其中，IP over SDH/SONET是以SDH网络作为IP数据包的物理传输网络，它使用链路及PPP(Point-to-Point Protocol，点到点协议)协议对IP数据包进行封装。IP分组根据RFC1662规范简单地插入到PPP帧中的信息段，然后再由SDH通道层的业务适配器把封装后的IP数据包映射到SDH同步净荷中。然后向下，经过SDH传输层和段层，加上相应的开销，把净荷装入一个SDH帧中，最后到达光层，在光纤中传输。

IP over SDH，也称Packet over SDH(POS)，它保留了IP面向无连接的特性。在国外，通常将IP over SDH称为IP over SONET/SDH。SONET是指同步光网络(Synchronous Optical Network)，它首先在美国发展起来，由一整套分等级的标准数字传送结构组成，适合于各种经适配处理的净负荷(Payload，指网络比特流中可用于电信业务的部分)在物理媒质上进行传送。1998年，CCITT(现在的ITU-T)接受了SONET的概念，并重新命名为SDH(SynchronousDigital Hierarchy)，使之成为不仅适用于光纤传输同时也适用于微波和卫星传输的通用技术，并推动其成为数字传输体制上的世界性标准。SONET和SDH规范略有差异，但两者的基本原理完全相同，标准也相互兼容。

SDH是基于时分复用的在网管的配置下完成半永久性连接的网。在IP overSDH中，SDH只可能有一种工作方式，即SDH只可能以链路方式来支持IP网。SDH作为链路来支持IP网，由于它不能参与IP网寻址，它的作用只是将路由器以点到点的方式连接起来，提高点到点之间的传送速率，它不可能从总体上提高IP网的性能，这种IP网其本质上仍是一个路由器网。IP网整体性能的提高将取决于路由器技术是否有突破性进展。千兆路由器在技术上是有突破的，但是技术的突破导致了设备复杂度的提高。由于这种突破性技术目前并不能广泛用于普通路由器中，除非全网全部路由器都采用千兆路由器(IP over SDH)，否则就不可能从整体上提高IP网的水平。另外，SDH是依靠网管来完成端到端的半永久性连接的配置，一个大网完全依靠网管来完成配置是不可想象的。所以千兆比路由器(IP over SDH)只可能在干线上用，用以疏导高速率数据流。

Packet Over Sonet(POS)Level 2协议是关于数据包传输系统中数据包(HDLC，PPP，Frame Relay)复用的协议，它规定了1个链路层(Link Layer)器件和多个物理层(PHY Layer)器件之间的接口关系。

图1是物理层和链路层器件之间基本关系的结构图，该传输系统包含1个链路层器件和1个四通道物理层器件，物理层器件和链路层器件之间的主要接口信号有TFCLK、PTPA、STPA、DTPA、TADR、TENB、TERR、TEOP、TSOP、TMOD、TPRTY和TDAT共12种，数据包在这些信号的控制下从链路层器件传输到物理层器件。

为方便理解，下面介绍上述12种接口信号的含义。

TFCLK信号是链路层器件和物理层器件接口的时钟信号，在TFCLK信号的上升沿物理层器件将来自链路层器件的数据包存放在物理层器件的存储单元中。

PTPA查询通道数据包存在信号，当物理层器件收到来自链路层器件的查询地址后，相关物理层器件在下一个时钟向链路层器件发出该信号，用以告诉链路层器件物理层存储单元是否有空间接收数据包。PTPA信号包含三种情况，当存在空间接收数据包时，该信号为高电平；当接收到无效的查询地址时，该信号为高阻；当没有空间接收数据包时，保持低电平。

STPA选择通道数据包存在信号，在数据包进行传送时，该信号指示物理层当前通道存储单元是否有空间接收数据包。STPA信号包含三种情况，当存在空间接收数据包时，该信号为高电平；当接收到无效的查询地址时，该信号为高阻；当没有空间接收数据包时，保持低电平。

DTPA通道数据包存在直接指示信号，物理层的每个通道都可以有一根DTPA[x]信号线(x代表通道号)与链路层器件相连，DTPA信号为高电平，表示该通道存储单元有空间接收数据包，DTPA信号为低电平，表示该通道存储单元没有空间接收数据包，

TADR信号是链路层器件和物理层器件之间的5位地址总线，是用于链路层器件对物理层器件进行查询，当物理层器件得到相匹配的地址时，就将PTPA信号反馈给链路层器件。TADR信号包含两种输出，一种是所查询的物理层器件的地址，另一种是间插在物理层器件的地址之间的1F信号。

TENB信号是数据传输使能信号，在低电平时有效；该信号有效时表示链路层器件正在与物理层进行数据传输，反之则表示数据总线处于空闲状态，可以随时处理待发的数据包。

TERR信号是数据包错误指示信号，当它为高电平时表示当前传送的是错误的数据包，必须被丢弃；当它为低电平时表示当前传送的数据包没有错误。只有在传送数据包的最后一个字或字节时它才有效。

TEOP信号是发送数据包结束信号，当它为高电平时表示当前传送的是数据包的最后一个字或字节。

TSOP信号是发送数据包开始信号，当它为高电平时表示当前传送的是数据包的第一个字。

TMOD信号是发送数据包字节指示信号，当它为高电平时表示16位数据线的高8位有效；当它为低电平时表示16位数据线全部有效。只有在传送数据包的最后一个字或字节时它才有效。

TPRTY信号是数据总线奇偶校验指示信号，它是对数据总线上的数据包做奇偶校验，可以配置成奇校验或偶校验，只有TENB为低时，TPRTY的数据才有效。

TADT信号是用来传输来自链路层器件的数据包的数据总线，物理层器件通过该数据总线将相应的数据存储在物理层器件的存储单元中。

POS Level 2协议规定了2种传输方式，分别是字节级传输方式和数据包级传输方式。字节级传输方式就是物理层器件以DTPA[x]信号直接向链路层器件回应其存储单元里是否有空间接收数据包，链路层器件以TADR信号选择传送数据包通道，并且用TENB信号使能数据传输来完成协议。数据包级传输方式就是链路层器件轮询物理层器件，物理层器件以PTPA信号向链路层器件回应其存储单元里是否有空间接收数据包，链路层器件使TENB信号为低的前一个时钟周期将要选择的物理层器件地址送到TADR，物理层响应来完成协议。

以上是POS Level 2协议中对链路层器件和物理层器件输入输出接口的基本描述，该协议只规定了物理层器件和链路层器件之间的接口方式、时序特点等，并没有给出其内部的具体结构，也没有给出器件扩展的方式，另外，申请人通过检索也没有发现有关POS接口标准的具体实现方法的文献。

发明内容

本发明所要解决的技术问题在于提供一种数据包解复用发送受控器及传输方法，可以实现从链路层到物理层的下行方向数据包解复用，完成用户和宽带数据之间的数据交换。

本发明公开了数据包解复用发送受控器，包括PHY处理器模块、发送控制模块、地址译码及锁存模块、PTPA响应模块、CPU配置模块和下行缓冲器模块；

所述PHY处理器模块，从下行缓冲器模块对应地址中取出数据包和相关的信息，在数据包包头前，数据包包尾后加上flag(7E)编码，如果取出要丢弃数据包的信息，给数据包加上Abort Sequence(7D-7E)编码；

所述发送控制模块，接收地址译码及锁存模块送来的通道选择信号，检测主控器的控制信号，将POS-PHY总线上的数据包以及相关的信息存储到下行缓冲器模块相关通道中；

所述地址译码及锁存模块，将地址总线上的信号译码，作为选择下行缓冲器存储单元的依据，在传输数据前将传输通道地址锁存住；

所述PTPA响应模块，接收地址译码及锁存模块送来的通道选择信号以及下行缓冲器模块各存储单元存储空间状态信号，产生PTPA信号向主控器返回，响应主控器的有效地址查询；

所述CPU配置模块，CPU接口可以访问并配制此模块，可以设置通道和外部地址的对应关系，接受下行缓冲器模块存储单元的溢出告警信息；

所述下行缓冲器模块，接收地址译码及锁存模块送来的通道选择信号，由发送控制模块将数据写入相应存储单元地址，按通道地址将数据包和数据包包头、数据包包尾等相关信息存入存储单元中。

所述下行缓冲器模块可以进一步分为通道写控制逻辑子模块，存储单元子模块，同步逻辑子模块和通道读控制逻辑子模块；

所述通道写控制逻辑子模块，按存储单元地址将数据包和相关信息写入存储单元子模块，并将经同步后的存储状态信号输出；

所述存储单元子模块，包括与物理层器件通道个数相同的缓存器，用于存储来自链路器件的数据包和相关信息；所述缓存器可以采用RAM构成；

所述同步逻辑子模块，在跨时钟域里将写逻辑指针和读逻辑指针做同步转换，以产生存储状态信号；

所述通道读控制逻辑子模块，按存储单元地址将数据包和相关信息从存储单元子模块中读出。

本发明还公开了一种利用所述数据包解复用发送受控器进行数据传输的方法，至少包括以下步骤：

(1)由主控器发送过来各个通道数据包数据和相应的信息存入下行缓冲器模块；

(2)PHY处理器模块从下行缓冲器模块读取数据包数据时，在相应的地址中读取出相关的数据包包头、数据包包尾和丢弃信息；在数据包包头前，数据包包尾后加上flag编码，如果取出要丢弃数据包的信息，给数据包加上AbortSequence编码。

(3)由PHY处理器模块将解复用后的数据包送出去。

所述的数据包解复用传输方法，步骤(1)前还包括如下步骤：

(a)下行缓冲器模块存储单元将数据包存储的状态信息送到PTPA响应模块，并判断存储单元是否有空间存储一完整数据包或者存储空间所能存储的数据包的字节数是否已经超过了CPU配置模块预定的阈值，然后产生PTPA和DTPA[x]信号；

(b)地址译码及锁存模块对地址线TADR上的地址译码成相应的通道地址，送给PTPA响应模块作为输出PTPA信号多选一的判据；同时在数据包传输前的一个时钟节拍将地址线TADR上的地址锁住，经通道译码后送给发送控制模块，作为写入通道数据的依据；

(c)当主控器与受控器达成输送协议后，受控器的发送控制模块检测主控器发过来的TENB信号，然后将POS-PHY总线上TDAT数据包数据和TSOP、TEOP、TERR和TMOD相关信息写入下行缓冲器模块相应的通道地址上。

所述的数据包解复用传输方法，步骤(a)所述预定的阈值包括设定数据包最短阈值和最长阈值。

所述的数据传输方法，当PHY处理器模块检测到当前数据包小于最短阈值，在将此解复用数据包送出去时在包尾加上Abort Sequence编码；当PHY处理器模块检测到当前数据包大于最长阈值，也在其包尾加上Abort Sequence编码。

所述的数据传输方法，步骤(2)中还包括下行缓冲器模块要进行异步读写指针的调整。

所述的数据传输方法，还包括以下步骤：

(a)下行缓冲器模块里的存储单元将数据包存储的状态信息送给PTPA响应模块，由PTPA响应模块经阈值处理，或是直接指示或是经过地址查询，向主控器汇报状态；

(b)由PHY处理器模块输入读使能和通道地址、每个时钟节拍，下行缓冲器模块从存储单元读取数据包数据和相关信息，送给PHY处理器模块；

(c)与主控器达成传输协议，由发送控制模块输入写使能和通道地址、每个时钟节拍，下行缓冲器模块会从将数据总线上数据包数据和相关信息存入存储单元中；下行缓冲器模块存储单元产生的数据包溢出信息，会向CPU配置模块汇报，通过CPU接口由系统读取。

所述的数据传输方法，传输方式分为两种：字节级传送方式和数据包级传送方式。

所述的数据传输方法，在字节级传送方式，由DTPA[x]信号直接向主控器指示受控器各通道数据存储的状态；在数据包级传送方式，由地址译码及锁存模块输入通道地址译码，PTPA响应模块经过多选一，由PTPA信号向主控器回应受控器各通道数据存储的状态。

所述的数据传输方法，其特征在于，步骤(c)进行的同时给数据包数据做奇偶校验，如果所得奇偶校验结果与TPRTY信号线上的结果不一致，就产生告警信息汇报给CPU配置模块。

所述的数据传输方法，主控器和受控器增加一个接口信号，使外接物理层器件增加到32个。

本发明提供数据包解复用发送受控器，满足POS level 2接口标准，支持HDLC，PPP，Frame Relay等多种数据包的解复用协议。另外，POS level 2接口标准支持1个链路层器件对接31个物理层器件，本发明增加一个接口信号，使得本接口可以作为32个物理层器件被选中。本发明可以采用FPGA(FieldProgrammable Gate Array，即现场可编程门阵列)或专用集成电路实现。

附图说明

图1POS level 2接口协议物理层器件和链路层器件基本关系的结构图；

图2本发明数据包解复用发送受控器电路结构图；

图3本发明下行缓冲器模块电路结构图；

图4本发明字节级传输方式传输时序图；

图5本发明数据包级传输方式传输时序图；

图6本发明作为第32个PHY器件时序图。

具体实施方式

下面结合附图，对本发明做进一步的详细描述。

图1为POS level 2接口协议物理层器件和链路层器件之间基本关系的结构图。链路层器件为主控器，物理层器件为受控器。图中物理层器件有4个通道，也就是片内集成了4个PHY器件。如果进行字节级传输，DTPA[4:1]信号分别指示这4个通道存储单元的存储状态。如果进行数据包级传输，主控器由TADR[4:0]查询地址，受控器PTPA信号在下1个时钟节拍回应通道存储单元的存储状态。接口所有信号都在时钟TFCLK的上升沿采样，因而对于物理层器件和链路层器件时钟必须同源，它可以由主控器发出，也可以由系统引入。接口的数据总线宽度为16位，因而在数据包尾传送时需要TMOD信号指示数据总线整个字还是高8位有效。由于数据包的长度是不确定的，所以在主控器和受控器在数据包传输中，不但需要TSOP信号指示数据包包头，还需要TEOP信号指示数据包包尾。主控器还用TERR信号指示当前传送的数据包是否要被丢弃。

图2为本发明数据包解复用发送受控器电路结构图。数据包解复用发送受控器电路包括PHY处理器模块5、6、7、8、发送控制模块34、地址译码及锁存模块31、PTPA响应模块32、CPU配置模块33和下行缓冲器模块30。

由于数据包的长度不能预先估计，本发明PHY处理器模块5、6、7、8从下行缓冲器模块30读取数据包数据时，需要在相应的地址中读取出相关的数据包包头、数据包包尾和丢弃信息，然后在数据包包头前，数据包包尾后加上标志flag(7E)编码，如果取出要丢弃数据包的信息，给数据包加上丢弃序列AbortSequence(7D-7E)编码。可以通过CPU接口访问CPU配置模块33，设定数据包最短、最长阈值。当PHY处理器模块5、6、7、8检测到当前数据包小于阈值，在将此解复用数据包送出去时在包尾加上Abort Sequence(7D-7E)编码；当PHY处理器模块5、6、7、8检测到当前数据包大于阈值，也在其包尾加上AbortSequence(7D-7E)编码。

对于下行缓冲器模块30，存入由主控器发送过来各个通道数据包数据和相应的信息，然后由PHY处理器模块5、6、7、8将解复用后的数据包送出去。由于是跨时钟域工作，下行缓冲器模块30要进行异步读写指针的调整，具体我们结合图3详细介绍。下行缓冲器模块30里的存储单元会将数据包存储的状态信息送给PTPA响应模块32，由PTPA响应模块32经阈值处理，或是直接指示或是经过地址查询，向主控器汇报状态。由PHY处理器模块5、6、7、8输入读使能和通道地址，每个时钟节拍，下行缓冲器模块30会从存储单元读取数据包数据和相关信息，送给PHY处理器模块5、6、7、8；同时如果与主控器达成传输协议，由发送控制模块34输入写使能和通道地址，每个时钟节拍，下行缓冲器模块30会从将数据总线上数据包数据和相关信息存入存储单元中。下行缓冲器模块30存储单元产生的数据包溢出信息，会向CPU配置模块33汇报，通过CPU接口由系统读取。

PTPA响应模块32从下行缓冲器模块30输入数据存储的状态信息，然后判断存储单元是否有空间存储一完整数据包或者存储空间所能存储的数据包的字节数是否已经超过了CPU配置模块33所预定的阈值，然后产生PTPA和DTPA[x](x表示通道号)信号。在字节级传送方式，由DTPA[x]信号直接向主控器指示受控器各通道数据存储的状态；在数据包级传送方式，由地址译码及锁存模块31输入通道地址译码，PTPA响应模块32经过多选一，由PTPA信号向主控器回应受控器各通道数据存储的状态。

地址译码及锁存模块31对地址线TADR上的地址译码成相应的通道地址，送给PTPA响应模块32作为输出PTPA信号多选一的判据。同时在数据包传输前的一个时钟节拍(既TENB由高变低前的一个时钟节拍)将地址线TADR上的地址锁住，经通道译码后送给发送控制模块34，作为写入通道数据的依据。

当主控器与受控器达成输送协议后，受控器的发送控制模块34检测主控器发过来的TENB信号，然后将POS-PHY总线上TDAT数据包数据和TSOP、TEOP、TERR和TMOD相关信息写入下行缓冲器模块30相应的通道地址上；同时给16位数据包数据做奇偶校验，如果所得奇偶校验结果与TPRTY信号线上的结果不一致，就产生告警信息汇报给CPU配置模块33。

图3为本发明下行缓冲器模块电路结构图。它分为通道写控制逻辑子模块404，存储单元子模块401，同步逻辑子模块402和通道读控制逻辑子模块403。

存储单元子模块401包含与受控器通道数相同的缓存器，它按通道地址存储相应通道数据包数据以及相关信息，可以采用RAM来实现。

通道写控制逻辑子模块404控制存储单元写逻辑指针，由发送控制模块34控制，将数据包数据和相关信息写入相应通道的相应地址中；同时通道写控制逻辑子模块404输入由同步逻辑子模块402送来的经时钟同步过后读指针，产生各通道存储单元数据包存储的情况，将这些信号送给PTPA响应模块32作为产生回应主控器查询PTPA信号的依据；比较读写指针，判断下行缓冲器是否产生数据上溢出，然后向CPU配置模块33报告；。

通道读控制逻辑子模块403控制存储单元读逻辑指针，由PHY处理器模块控制，将数据包数据和相关信息从相应通道的相应地址中读出；同时通道读控制逻辑子模块403输入由同步逻辑子模块402送来的经时钟同步过后写指针，比较读写指针，判断下行缓冲器是否产生数据下溢出，然后向CPU配置模块33报告。

由于下行缓冲器模块30工作在跨时钟域里，为了消除异步时钟域产生的逻辑不定态，本发明设立同步逻辑子模块402做时钟同步逻辑。具体为用写时钟控制的寄存器二级采样读时钟产生的读指针，将同步过后的读指针送给通道写控制逻辑子模块404；同样用读时钟控制的寄存器二级采样写时钟产生的写指针，将同步过后的写指针送给通道读控制逻辑子模块403。

图4为本发明字节级传输方式传输时序图。在时钟1以前，解复用发送受控器通道0的存储单元有空间接收阈值内数据包，因此将DTPA[0]信号置高；主控器在时钟1或时钟1之前，在地址线TADR给出解复用发送受控器通道地址，以便让受控器进行存储单元地址译码；同时在时钟1，主控器将TENB信号由高置低，将数据包数据送到TDAT总线上，并将数据包包头信息送到TSOP信号上；解复用发送受控器通道0在时钟1或时钟1之前已经进行了通道存储单元地址译码，在时钟2检测到TENB信号为低时，就将TDAT数据总线和TSOP信号线上的值写入通道存储单元中；之后每个时钟节拍，检测到TENB信号为低，都会将数据存入。

在时钟a，解复用发送受控器通道0内的存储单元只能存入至多一个字，因此它将DTPA[0]信号置低，在同一时刻，通道1的存储单元有空间接收阈值内数据包，因此将DTPA[1]信号置高；在时钟b，主控器检测到DTPA[0]信号为低后，就将TENB信号由低拉高，不再打出新的数据；在时钟c，通道0内的存储单元又可以接收新的数据后，再将DTPA[0]信号置高；主控器在时钟d检测到后，再将TENB信号拉低，并打出新数据；通道0在时钟e再次将TDAT数据总线的值写入通道存储单元中。

在时钟f，解复用发送受控器检测到TEOP信号为高，知道这是本次数据包最后一笔传送数据，将TDAT数据总线和TEOP、TMOD和TERR信号线上的值写入通道存储单元中。

同时在时钟f，主控器想要与解复用发送受控器通道1进行数据传送，就在此刻在TADR地址线上打出受控器通道1地址，受控器进行存储单元地址译码后，在时钟g将TDAT数据总线和TSOP信号线上的值写入通道存储单元中；之后每个时钟节拍，检测到TENB信号为低，都会将数据存入。

可以看到在通道与通道数据传输切换时，没有等待周期，提高了带宽，本发明支持这种数据背靠背传输。

图5为本发明数据包级传输方式传输时序图。在时钟1之前，主控器与本发明解复用发送受控器通道A进行数据传输。在时钟1、时钟3和时钟5，解复用发送受控器通道A、B和C回应主控器的查询，分别驱动PTPA信号。

在时钟9，解复用发送受控器检测到TEOP信号为高，知道表示此时在数据总线TDAT上对应的是数据包最后一个数据，就将TDAT数据总线和TEOP、TMOD和TERR信号线上的值写入通道A存储单元中。

在时钟10，主控器打算与本发明解复用发送受控器通道B进行数据传输，就在TADR地址线上打出受控器通道B地址，并在时钟11将传输使能信号TENB由高变低；解复用发送受控器在时钟11锁存地址译码，在时钟12将TDAT数据总线和TSOP信号线上的值写入通道存储单元中；之后每个时钟节拍，检测到TENB信号为低，都会将数据存入。

图6为本发明作为第32个PHY器件时序图。由于POS level 2接口协议中查询地址的宽度为5，而地址总线1F为空物理层地址，所有受控器都不应该响应。因此1个链路层器件理论上可以外接31个物理层器件。而在本发明中，由于引入了TVALID信号用于区分1F信号是否为空物理层地址，因此可以将物理层器件的查询范围增加到32个。如果主控器支持外接32个PHY器件，可以与受控器对应TVALID信号连接起来。可以设置CPU配置模块33，配置本发明是否可做第32个PHY器件。图6中，时钟5TVALID为高，1F通道作为第32个PHY期间被选中，因此回应高电平PTPA信号表示它可以做数据传送。在时钟11，解复用受控器锁住地址。时钟12检测到TENB为低后，将TDAT数据总线和TSOP信号线上的值写入通道存储单元中；之后每个时钟节拍，检测到TENB信号为低，都会将数据存入。

Claims (12)

1.一种数据包解复用发送受控器，用于链路层到物理层的下行方向数据包解复用，其特征在于，包括PHY处理器模块(5、6、7、8)、发送控制模块(34)、地址译码及锁存模块(31)、PTPA响应模块(32)、CPU配置模块(33)和下行缓冲器模块(30)；

所述PHY处理器模块(5、6、7、8)，从下行缓冲器模块对应地址中取出数据包和相关的信息，在数据包包头前，数据包包尾后加上flag编码，如果取出要丢弃数据包的信息，给数据包加上Abort Sequence编码；

所述发送控制模块(34)，接收地址译码及锁存模块送来的通道选择信号，检测主控器的控制信号，将POS-PHY总线上的数据包以及相关的信息存储到下行缓冲器模块相关通道中；

所述地址译码及锁存模块(31)，将地址总线上的信号译码，作为选择下行缓冲器存储单元的依据，在传输数据前将传输通道地址锁存住；

所述PTPA响应模块(32)，接收地址译码及锁存模块送来的通道选择信号以及下行缓冲器模块各存储单元存储空间状态信号，产生PTPA信号或DTPA[x]向主控器返回，响应主控器的有效地址查询；

所述CPU配置模块(33)，CPU接口可以访问并配制此模块，可以设置通道和外部地址的对应关系，接受下行缓冲器模块存储单元的溢出告警信息；

所述下行缓冲器模块(30)，接收地址译码及锁存模块送来的通道选择信号，由发送控制模块将数据写入相应存储单元地址，按通道地址将数据包和数据包包头、数据包包尾等相关信息存入存储单元中。

2.如权利要求1所述数据包解复用发送受控器，其特征在于，所述下行缓冲器模块(30)还包括通道写控制逻辑子模块(404)、存储单元子模块(401)、同步逻辑子模块(402)和通道读控制逻辑子模块(403)；

所述通道写控制逻辑子模块(404)，按存储单元地址将数据包和相关信息写入存储单元子模块，并将经同步后的存储状态信号输出；

所述存储单元子模块(401)，包括与物理层器件通道个数相同的缓存器，用于存储来自链路器件的数据包和相关信息；

所述同步逻辑子模块(402)，在跨时钟域里将写逻辑指针和读逻辑指针做同步转换，以产生存储状态信号；

所述通道读控制逻辑子模块(403)，按存储单元地址将数据包和相关信息从存储单元子模块中读出。

3.如权利要求2所述数据包解复用发送受控器，其特征在于，所述缓存器可以采用RAM构成。

4.一种利用权利要求1所述数据包解复用发送受控器进行数据传输的方法，其特征在于，至少包括以下步骤：

(1)由主控器发送过来各个通道数据包数据和相应的信息存入下行缓冲器模块；

具体包括如下步骤：

(a)下行缓冲器模块(30)存储单元将数据包存储的状态信息送到PTPA响应模块(32)，并由PTPA响应模块(32)判断存储单元是否有空间存储一完整数据包或者存储空间所能存储的数据包的字节数是否已经超过了CPU配置模块(33)预定的阈值，然后产生PTPA和DTPA[x]信号；

(b)地址译码及锁存模块(31)对地址线TADR上的地址译码成相应的通道地址，送给PTPA响应模块(32)作为输出PTPA信号多选一的判据；同时在数据包传输前的一个时钟节拍将地址线TADR上的地址锁住，经通道译码后送给发送控制模块(34)，作为写入通道数据的依据；

(c)当主控器与受控器达成传输协议后，受控器的发送控制模块检测主控器发过来的TENB信号，然后将POS-PHY总线上TDAT数据包数据和TSOP、TEOP、TERR和TMOD相关信息写入下行缓冲器模块(30)相应的通道地址上。

(2)PHY处理器模块从下行缓冲器模块读取数据包数据时，在相应的地址中读取出相关的数据包包头、数据包包尾和丢弃信息；在数据包包头前，数据包包尾后加上flag编码，如果取出要丢弃数据包的信息，给数据包加上AbortSequence编码；

(3)由PHY处理器模块将解复用后的数据包送出去。

5.如权利要求4所述的数据包解复用传输方法，其特征在于，步骤(a)所述预定的阈值包括设定数据包最短阈值和最长阈值。

6.如权利要求5所述的数据传输方法，其特征在于，当PHY处理器模块检测到当前数据包小于最短阈值，在将此解复用数据包送出去时在包尾加上Abort Sequence编码；当PHY处理器模块检测到当前数据包大于最长阈值，也在其包尾加上Abort Sequence编码。

7.如权利要求4所述的数据传输方法，其特征在于，步骤(2)中还包括下行缓冲器模块要进行异步读写指针的调整。

8.如权利要求4所述的数据传输方法，其特征在于，还包括以下步骤：

(a)下行缓冲器模块里的存储单元将数据包存储的状态信息送给PTPA响应模块，由PTPA响应模块经阈值处理，或是直接指示或是经过地址查询，向主控器汇报状态；

(b)由PHY处理器模块输入读使能和通道地址、每个时钟节拍，下行缓冲器模块从存储单元读取数据包数据和相关信息，送给PHY处理器模块；

(c)与主控器达成传输协议，由发送控制模块输入写使能和通道地址、每个时钟节拍，下行缓冲器模块会从将数据总线上数据包数据和相关信息存入存储单元中；下行缓冲器模块存储单元产生的数据包溢出信息，会向CPU配置模块汇报，通过CPU接口由系统读取。

9.如权利要求4或8所述的数据传输方法，其特征在于，传输方式分为两种：字节级传送方式和数据包级传送方式。

10.如权利要求9所述的数据传输方法，其特征在于，在字节级传送方式，由DTPA[x]信号直接向主控器指示受控器各通道数据存储的状态；在数据包级传送方式，由地址译码及锁存模块输入通道地址译码，PTPA响应模块经过多选一，由PTPA信号向主控器回应受控器各通道数据存储的状态。

11.如权利要求4或8所述的数据传输方法，其特征在于，步骤(c)进行的同时给数据包数据做奇偶校验，如果所得奇偶校验结果与TPRTY信号线上的结果不一致，就产生告警信息汇报给CPU配置模块。

12.如权利要求4或8所述的数据传输方法，其特征在于，主控器和受控器增加一个接口信号，使外接物理层器件增加到32个。

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