CN113299786A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及其制造方法，所述半导体器件包括：衬底，所述衬底包括相对设置的顶面与底面；离子掺杂环，所述离子掺杂环自所述衬底的顶面向所述衬底的底面设置；至少两个导电类型不同且层层包围的掺杂层，形成于所述衬底中，所述离子掺杂环环绕于所述掺杂层的外围且与所述掺杂层的外围间隔预定距离，位于最外层的所述掺杂层与所述离子掺杂环的导电类型不同。本发明的技术方案能够在提升半导体器件的量子效率的同时，还能有效控制暗计数。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件及其制造方法。
背景技术
随着消费电子产品的不断发展，对于AR(Augmented Reality，增强现实)应用效果的精确度和流畅性提高到新的级别。目前，ITOF(Indirect Time-of-Flight，间接测量飞行时间)对于应用端的需求已经满足不了用户需求，而新搭载的DTOF(Direct Time-of-Flight，直接测量飞行时间)的激光雷达产品对于3D摄像头有着更好的应用，DTOF技术克服了光电探测技术的难点，实现了单光子检测，而DTOF的核心器件是单光子雪崩二极管(SPAD，Single Photon Avalanche Diode)。
目前，在形成SPAD器件时，先在外延层中形成深沟槽隔离结构，再在深沟槽隔离结构所环绕的区域进行离子注入，以形成N型掺杂层和P型掺杂层构成的雪崩光电二极管。
其中，SPAD器件都是工作在雪崩击穿的盖革模式下，其工作电压都比较高(例如大于20V)。SPAD器件的暗计数和量子效率是探测效率的关键因素。目前，提升SPAD器件的量子效率的方式包括：
1)增加SPAD器件中的外延层的厚度，以获得更宽的耗尽层厚度；
2)调整形成N型掺杂层和P型掺杂层时的离子注入的深度和浓度，以使得耗尽层展宽。
但是，耗尽层的展宽会导致暗计数增加；同时，耗尽层会扩展延伸至包围深沟槽隔离结构，使得耗尽层的展宽导致在盖格模式工作下的SPAD器件中的电场分布不均，由于雪崩效率与器件反偏工作状态下的电场强度正相关，电场分布不均导致器件中的雪崩效率降低，从而无法将器件的量子效率提升到更高的水平。
因此，如何在提升器件的量子效率的同时，还能有效控制暗计数是目前亟需解决的问题。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，能够在提升半导体器件的量子效率的同时，还能有效控制暗计数。
为实现上述目的，本发明提供了一种半导体器件，包括：
衬底，所述衬底包括相对设置的顶面与底面；
离子掺杂环，所述离子掺杂环自所述衬底的顶面向所述衬底的底面设置；
至少两个导电类型不同且层层包围的掺杂层，形成于所述衬底中，所述离子掺杂环环绕于所述掺杂层的外围且与所述掺杂层的外围间隔预定距离，位于最外层的所述掺杂层与所述离子掺杂环的导电类型不同。
可选地，所述离子掺杂环的深度不小于位于最外层的所述掺杂层的深度。
可选地，所述离子掺杂环与所述掺杂层的外围间隔的所述预定距离大于0μm且不大于1μm。
可选地，所述离子掺杂环的横截面宽度为0.5μm～2μm。
可选地，所述半导体器件还包括沟槽隔离环，环绕形成于所述离子掺杂环外围的所述衬底中。
可选地，所述沟槽隔离环的深度大于位于最外层的所述掺杂层的深度。
可选地，所述沟槽隔离环包括形成于所述衬底中的环形沟槽、覆盖于所述环形沟槽的内表面上的绝缘材料层，以及填满所述环形沟槽的导电层。
可选地，所述半导体器件还包括：
膜层结构，形成于所述衬底的顶面；
承载晶圆，键合于所述膜层结构上。
可选地，所述半导体器件还包括形成于所述衬底的顶面的顶电极和形成于所述衬底的底面的底电极。
本发明还提供了一种半导体器件的制造方法，包括：
提供一衬底，所述衬底包括相对设置的顶面与底面；以及，
形成离子掺杂环以及至少两个导电类型不同且层层包围的掺杂层于所述衬底中，所述离子掺杂环自所述衬底的顶面向所述衬底的底面设置，所述离子掺杂环环绕于所述掺杂层的外围且与所述掺杂层的外围间隔预定距离，位于最外层的所述掺杂层与所述离子掺杂环的导电类型不同。
可选地，所述离子掺杂环的深度不小于位于最外层的所述掺杂层的深度。
可选地，形成所述离子掺杂环以及至少两个导电类型不同且层层包围的所述掺杂层于所述衬底中之前，形成环绕所述离子掺杂环的沟槽隔离环于所述衬底中。
可选地，形成所述离子掺杂环以及至少两个导电类型不同且层层包围的所述掺杂层于所述衬底中之后，形成环绕所述离子掺杂环的沟槽隔离环于所述衬底中。
可选地，形成所述离子掺杂环以及至少两个导电类型不同且层层包围的所述掺杂层于所述衬底中之后，且形成环绕所述离子掺杂环的所述沟槽隔离环于所述衬底中之前，所述半导体器件的制造方法还包括：
形成膜层结构于所述衬底的顶面；
将所述膜层结构的远离所述衬底的一面与一承载晶圆进行键合，以形成键合晶圆；以及，
减薄所述衬底的底面，所述沟槽隔离环形成于减薄后的所述衬底中。
可选地，形成环绕所述离子掺杂环的所述沟槽隔离环于所述衬底中的步骤包括：
形成环形沟槽于所述衬底中，所述环形沟槽环绕所述离子掺杂环；
覆盖绝缘材料层于所述环形沟槽的内表面上；以及，
填充导电层于所述环形沟槽中，以形成沟槽隔离环。
可选地，所述沟槽隔离环的深度大于位于最外层的所述掺杂层的深度。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的半导体器件，由于包括环绕于所述掺杂层的外围且与所述掺杂层的外围间隔预定距离的离子掺杂环，位于最外层的所述掺杂层与所述离子掺杂环的导电类型不同，即至少两个导电类型不同且层层包围的掺杂层形成的光电二极管的周围形成有非接触的反型的离子掺杂环作为保护环，使得所述离子掺杂环能够防止所述光电二极管中的PN结的耗尽层扩展延伸至所述沟槽隔离环，从而能够将电场强度均匀地平衡在整个耗尽层，从而提升雪崩效率，进而改善量子效率；同时，所述离子掺杂环也能使得所述光电二极管对于高能和深注入以提升耗尽层的展宽的需求降低，而耗尽层的展宽降低能够更有效地控制暗计数，且能提升器件的时间，从而提升器件的性能。
2、本发明的半导体器件的制造方法，通过形成环绕于所述掺杂层的外围且与所述掺杂层的外围间隔预定距离的离子掺杂环，位于最外层的所述掺杂层与所述离子掺杂环的导电类型不同，即通过离子注入的方式在至少两个导电类型不同且层层包围的掺杂层形成的所述光电二极管的周围形成非接触的反型的离子掺杂环作为保护环，使得所述离子掺杂环能够防止所述光电二极管中的PN结的耗尽层扩展延伸至所述沟槽隔离环，从而提升雪崩效率，进而改善量子效率；同时，所述离子掺杂环的形成也能使得光电二极管对于高能和深注入以提升耗尽层的展宽的需求降低，而耗尽层的展宽降低能够更有效地控制暗计数，且能提升器件的时间，从而提升器件的性能。
附图说明
图1a～图1b是本发明一实施例的半导体器件的示意图；
图2是本发明另一实施例的半导体器件的示意图；
图3是本发明一实施例的半导体器件的制造方法的流程图；
图4a～图4i是图3所示的半导体器件的制造方法中的一实施例的器件示意图；
图5a～图5f是图3所示的半导体器件的制造方法中的另一实施例的器件示意图。
其中，附图1a～图5f的附图标记说明如下：
11-衬底；111-氧化层；112-第一图案化的光刻胶层；113-第二图案化的光刻胶层；114-第三图案化的光刻胶层；12-离子掺杂环；13-第一掺杂层；14-第二掺杂层；15-第一重掺杂层；16-第二重掺杂层；17-沟槽隔离环；171-绝缘材料层；172-导电层；173-环形沟槽；18-顶电极；19-底电极；21-膜层结构；211-金属互连结构；22-承载晶圆。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图对本发明提出的半导体器件及其制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明一实施例提供了一种半导体器件，所述半导体器件包括衬底、离子掺杂环和掺杂层；所述衬底包括相对设置的顶面与底面；所述离子掺杂环自所述衬底的顶面向所述衬底的底面设置；至少两个导电类型不同且层层包围的掺杂层形成于所述衬底中，所述离子掺杂环环绕于所述掺杂层的外围且与所述掺杂层的外围间隔预定距离，位于最外层的所述掺杂层与所述离子掺杂环的导电类型不同。
下面参阅图1a～图1b和图2详细描述本实施例提供的半导体器件，图1a和图2是半导体器件的纵向剖面示意图，图1b是半导体器件的俯视示意图。
所述衬底11的材质可以为本领域技术人员熟知的任意合适的底材，例如可以是以下所提到的材料中的至少一种：硅(Si)、锗(Ge)、锗硅(SiGe)、碳硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)或磷化铟(InP)等。所述衬底11包括相对设置的顶面与底面；所述衬底11本身可以采用离子注入的方式掺杂有导电类型为N型或P型的离子。
至少两个导电类型不同且层层包围的掺杂层形成于所述衬底11中，所有的所述掺杂层自所述衬底11的顶面向所述衬底11的底面排布设置，位于外层的所述掺杂层包围位于内层的所述掺杂层的侧面和底面，最外层的掺杂层与所述衬底11的导电类型相反。
所述至少两个导电类型不同且层层包围的掺杂层用于形成光电二极管，所述光电二极管可以为雪崩光电二极管或者单光子雪崩二极管等；两个导电类型不同的掺杂层形成PN结。
图1a和图1b所示的实施例中，自所述衬底11的顶面向所述衬底11的底面排布设置有导电类型不同的第一掺杂层13和第二掺杂层14，所述第一掺杂层13和所述第二掺杂层14均从所述衬底11的顶面向所述衬底11的底面方向延伸，且所述第二掺杂层14包围所述第一掺杂层13的侧面和底面，所述第一掺杂层13和所述第二掺杂层14形成光电二极管，且二者之间形成PN结，所述第二掺杂层14与所述衬底11的导电类型不同。
并且，所述第一掺杂层13的顶部形成有第一重掺杂层15，所述第二掺杂层14的顶部形成有第二重掺杂层16，所述第二重掺杂层16环绕所述第一重掺杂层15，所述第一重掺杂层15与所述第一掺杂层13的导电类型相同，所述第二重掺杂层16与所述第二掺杂层14的导电类型相同。其中，所述第一重掺杂层15用于将所述第一掺杂层13接出，以向所述第一掺杂层13施加电压，调节接触电阻；所述第二重掺杂层16用于将所述第二掺杂层14接出，以向所述第二掺杂层14施加电压形成耗尽层，且能够调节接触电阻。
需要说明的是，在其他实施例中，所述掺杂层的数量和结构不仅限于图1a和图1b中所示的情况。
所述离子掺杂环12形成于所述衬底11中，且所述离子掺杂环12自所述衬底11的顶面向所述衬底11的底面设置；所述离子掺杂环12环绕于所述掺杂层的外围且与所述掺杂层的外围间隔预定距离，即所述离子掺杂环12与位于最外层的所述掺杂层之间间隔有所述衬底11。
且位于最外层的所述掺杂层与所述离子掺杂环12的导电类型不同；所述离子掺杂环12的深度不小于位于最外层的所述掺杂层的深度。
在图1a和图1b所示的实施例中，所述离子掺杂环12与所述第二掺杂层14之间间隔预定距离；所述第二掺杂层14与所述离子掺杂环12的导电类型不同；所述离子掺杂环12的深度不小于所述第二掺杂层14的深度。
位于最外层的所述掺杂层与所述离子掺杂环12间隔的所述预定距离D1可以大于0μm且不大于1μm；所述离子掺杂环12的横截面宽度可以为0.5μm～2μm。需要说明的是，位于最外层的所述掺杂层与所述离子掺杂环12间隔的所述预定距离以及所述离子掺杂环12的横截面宽度不仅限于上述的范围，可以根据半导体器件的性能设计合适的范围。
所述半导体器件还包括沟槽隔离环17，环绕形成于所述离子掺杂环12外围的所述衬底11中，所述沟槽隔离环17用于实现相邻的光电二极管之间的隔离。所述沟槽隔离环17与所述离子掺杂环12之间可以间隔有所述衬底11，或者，所述沟槽隔离环17与所述离子掺杂环12之间直接接触。
由于在工作状态时，向所述光电二极管中施加反向偏置电压，使得所述掺杂层的深度还会向所述衬底11的底部方向扩散，为了避免相邻所述光电二极管之间的相互串扰，所述沟槽隔离环17的深度大于位于最外层的所述掺杂层的深度。在图1a和图1b所示的实施例中，所述沟槽隔离环17的深度大于所述第二掺杂层14的深度。并且，由于所述衬底11包括基底(未图示)和外延层(未图示)，所述光电二极管形成于所述外延层中，因此，所述沟槽隔离环17可以贯穿所述外延层；例如，所述沟槽隔离环17的深度与所述外延层的厚度相同，均可以为2μm～8μm。
所述沟槽隔离环17包括形成于所述衬底11中的环形沟槽(未图示)、覆盖于所述环形沟槽的内表面上的绝缘材料层171，以及填满所述环形沟槽的导电层172，所述衬底11的顶面暴露出所述导电层172。所述环形沟槽所环绕的区域为有源区，所述光电二极管形成于所述有源区中。所述绝缘材料层171和所述导电层172的顶表面可以与所述衬底11的顶表面齐平或略高于所述衬底11的顶表面。
所述绝缘材料层171的材质可以为氧化硅、氮氧硅、氮化硅等中的至少一种，所述绝缘材料层171可以为单层或者至少两层的结构。以所述绝缘材料层171具有两层结构为例，所述绝缘材料层171可以包括依次形成于所述环形沟槽的内表面上的氧化硅和氮化硅，氧化硅的厚度可以为
Figure BDA0003078670560000071
氮化硅的厚度可以为
Figure BDA0003078670560000072
所述导电层172的材质可以为金属材料或者掺杂的半导体材料，金属材料可以包括钨、铜、银、铝等；半导体材料可以优选为电阻较高的半导体材料，例如无定形硅和/或多晶硅等，半导体材料的电阻越高，所述导电层172在与至少两个导电类型不同且层层包围的掺杂层串联时提供的淬灭电阻越高，且半导体材料中掺杂有导电类型为N型或P型的离子。
或者，可以将所述沟槽隔离环17替换为离子注入形成的离子掺杂区(未图示)，且所述离子掺杂区与所述离子掺杂环12之间间隔有所述衬底11，所述离子掺杂区用于实现相邻的光电二极管之间的隔离。由于所述沟槽隔离环17为物理隔离，所述离子掺杂区为非物理隔离，所述沟槽隔离环17的隔离效果优于所述离子掺杂区的隔离效果；尤其对于工作电压很高的单光子雪崩二极管，所述沟槽隔离环17的隔离效果明显优于所述离子掺杂区的隔离效果，避免了相邻的光电二极管之间的光电子的串扰，从而改善充电时的缺陷，降低暗电流的影响。
在图1a和图1b所示的实施例中，所述半导体器件还包括形成于所述衬底11的顶面的顶电极18和形成于所述衬底11的底面的底电极19。所述导电层172、所述第一重掺杂层15和所述第二重掺杂层16的顶面均可形成有所述顶电极18。所述离子掺杂环12用于防止所述光电二极管中的PN结的耗尽层扩展延伸至所述沟槽隔离环17，从而能够将电场强度均匀地平衡在整个耗尽层，因此所述离子掺杂环12顶面没有所述顶电极18，并且也不会通过电极与外部进行电连接。
另外，所述导电层172顶面上的顶电极18可以作为沟槽隔离环引出电极，用于将所述导电层172电引出；所述第一重掺杂层15和所述第二重掺杂层16顶面上的顶电极18可以作为掺杂层引出电极，用于将所有的掺杂层电引出。所述导电层172与所有的掺杂层通过所述沟槽隔离环引出电极与所述掺杂层引出电极串联，以用于向所有的掺杂层形成的光电二极管提供淬灭电阻。
另外，所述衬底11的顶面还可形成有介质层(未图示)，介质层中形成有器件结构(未图示)以及金属互连结构(未图示)等，所述顶电极18可以形成于介质层上，所述顶电极18通过金属互连结构分别与所述导电层172、所述第一重掺杂层15和所述第二重掺杂层16电连接。
另外，在图2所示的实施例中，在图1a所示的实施例的基础上，所述半导体器件还包括膜层结构21和承载晶圆22，所述膜层结构21形成于所述衬底11的顶面，所述光电二极管和所述离子掺杂环12均与所述膜层结构21接触，所述承载晶圆22键合于所述膜层结构21上，所述顶电极18形成于所述承载晶圆22的顶面(即所述承载晶圆22的远离所述膜层结构21的一面)，所述底电极19形成于所述衬底11的底面(即所述衬底11的远离所述膜层结构21的一面)。
所述膜层结构21中也可形成有器件结构(未图示)以及金属互连结构211等，所述承载晶圆22中可形成有导电结构(未图示)等，所述顶电极18通过所述导电结构和所述膜层结构21中的金属互连结构211分别与所述第一重掺杂层15和所述第二重掺杂层16电连接。
并且，在图2所示的实施例中，所述沟槽隔离环17贯穿所述衬底11，所述沟槽隔离环17的靠近所述膜层结构21的一端的绝缘材料层171与所述膜层结构21接触；所述沟槽隔离环17的远离所述膜层结构21的一端的导电层172被所述衬底11的底面暴露出来，所述底电极19可以与所述导电层172电连接且覆盖部分的所述衬底11。
另外，若所述第一掺杂层13、所述第一重掺杂层15、所述衬底11和所述离子掺杂环12的导电类型为P型，所述第二掺杂层14和所述第二重掺杂层16的导电类型为N型，则所述顶电极18为阳极，所述底电极19为阴极；若所述第一掺杂层13、所述第一重掺杂层15、所述衬底11和所述离子掺杂环12的导电类型为N型，所述第二掺杂层14和所述第二重掺杂层16的导电类型为P型，则所述顶电极18为阴极，所述底电极19为阳极。
N型的离子种类可以包括磷、砷等，P型的离子种类可以包括硼、镓等。
若光电二极管为雪崩光电二极管或者单光子雪崩二极管，在工作状态时，通过所述顶电极18和所述底电极19向所述半导体器件中施加反向偏置电压，使得工作电压比所述第一掺杂层13和所述第二掺杂层14之间形成的PN结的击穿电压高，形成电压差；在此电压差下，PN结处产生耗尽层，耗尽层内存在强电场，该电场能够保证此区域内的载流子能够获得足够的能量通过碰撞离化效应产生雪崩，从而产生一个大的雪崩电流。
在本发明的实施例中，由于形成有环绕于所述掺杂层的外围且与所述掺杂层的外围间隔预定距离的离子掺杂环，位于最外层的所述掺杂层与所述离子掺杂环的导电类型不同，即至少两个导电类型不同且层层包围的掺杂层所形成的所述光电二极管的周围形成有环形的非接触的反型的离子掺杂环作为保护环，使得所述离子掺杂环能够防止所述光电二极管中的PN结的耗尽层扩展延伸至所述沟槽隔离环(甚至包围所述沟槽隔离环)，从而能够将电场强度均匀地平衡在整个耗尽层，使得半导体器件工作在盖格模式下的电场强度调整地更均匀，从而提升雪崩效率，进而改善量子效率；同时，所述离子掺杂环的形成也能使得雪崩光电二极管和单光子雪崩二极管等光电二极管对于高能和深注入以提升耗尽层的展宽的需求降低，而耗尽层的展宽降低能够更有效地控制暗计数，且能提升器件的时间，从而提升器件的性能。
本发明一实施例提供一种半导体器件的制造方法，参阅图3，图3是本发明一实施例的半导体器件的制造方法的流程图，所述半导体器件的制造方法包括：
步骤S1、提供一衬底，所述衬底包括相对设置的顶面与底面；
步骤S2、形成离子掺杂环以及至少两个导电类型不同且层层包围的掺杂层于所述衬底中，所述离子掺杂环自所述衬底的顶面向所述衬底的底面设置，所述离子掺杂环环绕于所述掺杂层的外围且与所述掺杂层的外围间隔预定距离，位于最外层的所述掺杂层与所述离子掺杂环的导电类型不同。
下面参阅图4a～图4i和图5a～图5f更为详细的介绍本实施例提供的半导体器件的制造方法，图4a～图4i和图5a～图5f为半导体器件的纵向剖面示意图。
按照步骤S1，提供一衬底11，所述衬底11包括相对设置的顶面与底面。
所述衬底11本身可以采用离子注入的方式掺杂有导电类型为N型或P型的离子。
所述衬底11的材质可以为本领域技术人员熟知的任意合适的底材，例如可以是以下所提到的材料中的至少一种：硅(Si)、锗(Ge)、锗硅(SiGe)、碳硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)或磷化铟(InP)等。
按照步骤S2，参阅图4c～图4h以及图5a，形成离子掺杂环12以及至少两个导电类型不同且层层包围的掺杂层于所述衬底11中，所述离子掺杂环12自所述衬底11的顶面向所述衬底11的底面设置，所述离子掺杂环12环绕于所述掺杂层的外围且与所述掺杂层的外围间隔预定距离，位于最外层的所述掺杂层与所述离子掺杂环12的导电类型不同。
所述离子掺杂环12的深度不小于位于最外层的所述掺杂层的深度。
所有的所述掺杂层自所述衬底11的顶面向所述衬底11的底面排布设置，位于外层的所述掺杂层包围位于内层的所述掺杂层的侧面和底面，最外层的掺杂层与所述衬底11的导电类型相反。
所述至少两个导电类型不同且层层包围的掺杂层用于形成光电二极管，光电二极管可以为雪崩光电二极管或者单光子雪崩二极管等；两个导电类型不同的掺杂层形成PN结。
其中，可以先形成所述离子掺杂环12，再形成所述掺杂层；或者，先形成所述掺杂层，再形成所述离子掺杂环12。
以先形成所述掺杂层，再形成所述离子掺杂环12为例，参阅图4c～图4h，形成所述掺杂层和所述离子掺杂环12的步骤包括：首先，如图4c所示，形成氧化层111覆盖于所述衬底11的顶面，所述氧化层111用于后续执行离子注入时保护所述衬底11的顶面；然后，如图4d所示，形成第一图案化的光刻胶层112于所述氧化层111上，对所述第一图案化的光刻胶层112所暴露的区域进行离子注入，以在所述衬底11中形成第二掺杂层14，所述第二掺杂层14从所述衬底11的顶面向所述衬底11的底面方向延伸，并去除所述第一图案化的光刻胶层112；接着，如图4e所示，形成第二图案化的光刻胶层113于所述氧化层111上，对所述第二图案化的光刻胶层113所暴露的区域进行离子注入，以在所述第二掺杂层14中形成第一掺杂层13，所述第一掺杂层13从所述衬底11的顶面向所述衬底11的底面方向延伸，且所述第二掺杂层14包围所述第一掺杂层13的侧面和底面；接着，如图4f所示，形成第一重掺杂层15于所述第一掺杂层13的顶部，且形成第二重掺杂层16于所述第二掺杂层14的顶部，所述第二重掺杂层16环绕所述第一重掺杂层15；接着，如图4g所示，形成第三图案化的光刻胶层114于所述氧化层111上，对所述第三图案化的光刻胶层114所暴露的区域进行离子注入，以在所述衬底11中形成离子掺杂环12，所述离子掺杂环12环绕于所述第二掺杂层14的外围，即所述离子掺杂环12与所述第二掺杂层14之间间隔有预定距离的所述衬底11，且所述第二掺杂层14与所述离子掺杂环12的导电类型不同，所述离子掺杂环12的深度不小于所述第二掺杂层14的深度；接着，去除所述第三图案化的光刻胶层114和所述氧化层111，以形成图4h所示的所述掺杂层和所述离子掺杂层12的结构。
另外，图5a中所示的所述掺杂层和所述离子掺杂层12也可以按照上述步骤进行制造。
所述第一掺杂层13与所述第二掺杂层14的导电类型不同，所述第一掺杂层13和所述第二掺杂层14形成光电二极管，且二者之间形成PN结，所述第二掺杂层14与所述衬底11的导电类型不同。
所述第一重掺杂层15与所述第一掺杂层13的导电类型相同，所述第二重掺杂层16与所述第二掺杂层14的导电类型相同。其中，所述第一重掺杂层15用于将所述第一掺杂层13接出，以向所述第一掺杂层13施加电压，调节接触电阻；所述第二重掺杂层16用于将所述第二掺杂层14接出，以向所述第二掺杂层14施加电压形成耗尽层，且能够调节接触电阻。
需要说明的是，在其他实施例中，所述掺杂层的数量和结构不仅限于图4h和图5a中所示的情况。
并且，位于最外层的所述掺杂层与所述离子掺杂环12间隔的所述预定距离D1可以大于0μm且不大于1μm；所述离子掺杂环12的横截面宽度可以为0.5μm～2μm。需要说明的是，位于最外层的所述掺杂层与所述离子掺杂环12间隔的所述预定距离以及所述离子掺杂环12的横截面宽度不仅限于上述的范围，可以根据半导体器件的性能设计合适的范围。
另外，形成所述离子掺杂环12以及至少两个导电类型不同且层层包围的所述掺杂层于所述衬底11中之前，形成环绕所述离子掺杂环12的沟槽隔离环17于所述衬底11中。其步骤包括：首先，如图4a所示，形成环形沟槽173于所述衬底11中，所述环形沟槽173环绕所述离子掺杂环12；然后，如图4b所示，覆盖绝缘材料层171于所述环形沟槽173的内表面上；接着，如图4b所示，填充导电层172于所述环形沟槽173中，以形成沟槽隔离环17，所述衬底11的顶面暴露出所述导电层172，后续形成的所述氧化层111覆盖所述沟槽隔离环17，且后续形成的所述掺杂层和所述离子掺杂层17均位于所述沟槽隔离环17所环绕的所述衬底11中。
或者，形成所述离子掺杂环12以及至少两个导电类型不同且层层包围的所述掺杂层于所述衬底11中之后，形成环绕所述离子掺杂环12的沟槽隔离环17于所述衬底11中。并且，形成所述离子掺杂环12以及至少两个导电类型不同且层层包围的所述掺杂层于所述衬底11中之后，且形成环绕所述离子掺杂环12的所述沟槽隔离环17于所述衬底11中之前，所述半导体器件的制造方法还包括：
首先，参阅图5b，形成膜层结构21于所述衬底11顶面，所述光电二极管和所述离子掺杂环12均与所述膜层结构21接触；
然后，参阅图5c，将所述膜层结构21的顶面(即远离所述衬底11的一面)与一承载晶圆22进行键合，以形成键合晶圆；以及，
接着，减薄所述衬底11的底面(即远离所述膜层结构21的一面)，所述沟槽隔离环17形成于减薄后的所述衬底11中。
此时，形成环绕所述离子掺杂环12的所述沟槽隔离环17于所述衬底11中的步骤包括：首先，如图5d所示，形成环形沟槽173于底面减薄后的所述衬底11中，所述环形沟槽173环绕所述离子掺杂环12，且所述环形沟槽173贯穿所述衬底11；然后，如图5e所示，覆盖绝缘材料层171于所述环形沟槽173的内表面上，所述绝缘材料层171与所述膜层结构21接触；接着，如图5e所示，填充导电层172于所述环形沟槽173中，以形成沟槽隔离环17，所述沟槽隔离环17的远离所述膜层结构21的一端的导电层172被所述衬底11的底面暴露出来。
所述环形沟槽173所环绕的区域为有源区，所述光电二极管形成于所述有源区中。所述沟槽隔离环17用于实现相邻的光电二极管之间的隔离。所述沟槽隔离环17与所述离子掺杂环12之间可以间隔有所述衬底11，或者，所述沟槽隔离环17与所述离子掺杂环12之间直接接触。
由于在工作状态时，向所述光电二极管中施加反向偏置电压，使得所述掺杂层的深度还会向所述衬底11的底部方向扩散，为了避免相邻所述光电二极管之间的相互串扰，所述沟槽隔离环17的深度大于位于最外层的所述掺杂层的深度。在图4h和图5e所示的实施例中，所述沟槽隔离环17的深度大于所述第二掺杂层14的深度。
所述绝缘材料层171的材质可以为氧化硅、氮氧硅、氮化硅等中的至少一种，所述绝缘材料层171可以为单层或者至少两层的结构。以所述绝缘材料层171具有两层结构为例，所述绝缘材料层171可以包括依次形成于所述环形沟槽173的内表面上的氧化硅和氮化硅，氧化硅的厚度可以为
Figure BDA0003078670560000141
氮化硅的厚度可以为
Figure BDA0003078670560000142
所述导电层172的材质可以为金属材料或者掺杂的半导体材料，金属材料可以包括钨、铜、银、铝等；半导体材料可以优选为电阻较高的半导体材料，例如无定形硅和/或多晶硅等，且半导体材料中掺杂有导电类型为N型或P型的离子。
或者，可以将所述沟槽隔离环17替换为离子注入形成的离子掺杂区(未图示)，且所述离子掺杂区与所述离子掺杂环12之间间隔有所述衬底11，所述离子掺杂区中可以掺杂N型或P型的离子，所述离子掺杂区用于实现相邻的光电二极管之间的隔离。由于所述沟槽隔离环17为物理隔离，所述离子掺杂区为非物理隔离，所述沟槽隔离环17的隔离效果优于所述离子掺杂区的隔离效果；尤其对于工作电压很高的单光子雪崩二极管，所述沟槽隔离环17的隔离效果明显优于所述离子掺杂区的隔离效果，避免了相邻的光电二极管之间的光电子的串扰，从而改善充电时的缺陷，降低暗电流的影响。
所述半导体器件的制造方法还包括：形成顶电极18于所述衬底11的顶面以及形成底电极19于所述衬底11的底面。
在图4i所示的实施例中，所述顶电极18形成于所述导电层172、所述第一重掺杂层15和所述第二重掺杂层16的顶面。其中，所述导电层172顶面上的顶电极18可以作为沟槽隔离环引出电极，用于将所述导电层172电引出；所述第一重掺杂层15和所述第二重掺杂层16顶面上的顶电极18可以作为掺杂层引出电极，用于将所有的掺杂层电引出。所述导电层172与所有的掺杂层通过所述沟槽隔离环引出电极与所述掺杂层引出电极串联，以用于向所有的掺杂层形成的光电二极管提供淬灭电阻。并且，所述导电层172中的半导体材料的电阻越高，则所述导电层172在与至少两个导电类型不同且层层包围的掺杂层串联时提供的淬灭电阻越高。
另外，还可形成介质层(未图示)于所述衬底11的顶面，介质层中形成有器件结构(未图示)以及金属互连结构(未图示)等，所述顶电极18可以形成于介质层上，所述顶电极18通过金属互连结构分别与所述导电层172、所述第一重掺杂层15和所述第二重掺杂层16电连接。所述离子掺杂环12用于防止所述光电二极管中的PN结的耗尽层扩展延伸至所述沟槽隔离环17，从而能够将电场强度均匀地平衡在整个耗尽层，因此所述离子掺杂环12顶面没有所述顶电极18，并且也不会通过电极与外部进行电连接。
或者，在图5f所示的实施例中，所述顶电极18形成于所述承载晶圆22的顶面(即所述承载晶圆22的远离所述膜层结构21的一面)，所述底电极19形成于所述衬底11的底面(即所述衬底11的远离所述膜层结构21的一面)，且所述底电极19可以与所述导电层172电连接且覆盖部分的所述衬底11。
所述膜层结构21中也可形成有器件结构(未图示)以及金属互连结构211等，所述承载晶圆22中可形成有导电结构(未图示)等，所述顶电极18通过所述导电结构和所述膜层结构21中的金属互连结构211分别与所述第一重掺杂层15和所述第二重掺杂层16电连接。
另外，若所述第一掺杂层13、所述第一重掺杂层15、所述衬底11和所述离子掺杂环12的导电类型为P型，所述第二掺杂层14和所述第二重掺杂层16的导电类型为N型，则所述顶电极18为阳极，所述底电极19为阴极；若所述第一掺杂层13、所述第一重掺杂层15、所述衬底11和所述离子掺杂环12的导电类型为N型，所述第二掺杂层14和所述第二重掺杂层16的导电类型为P型，则所述顶电极18为阴极，所述底电极19为阳极。
N型的离子种类可以包括磷、砷等，P型的离子种类可以包括硼、镓等。
若光电二极管为雪崩光电二极管或者单光子雪崩二极管，在工作状态时，通过所述顶电极18和所述底电极19向所述半导体器件中施加反向偏置电压，使得工作电压比所述第一掺杂层13和所述第二掺杂层14之间形成的PN结的击穿电压高，形成电压差；在此电压差下，PN结处产生耗尽层，耗尽层内存在强电场，该电场能够保证此区域内的载流子能够获得足够的能量通过碰撞离化效应产生雪崩，从而产生一个大的雪崩电流。
在上述半导体器件的制造方法中，通过形成环绕于所述掺杂层的外围且与所述掺杂层的外围间隔预定距离的离子掺杂环，位于最外层的所述掺杂层与所述离子掺杂环的导电类型不同，即通过离子注入的方式在至少两个导电类型不同且层层包围的掺杂层所形成的所述光电二极管的周围形成环形的非接触的反型的离子掺杂环作为保护环，使得所述离子掺杂环能够防止所述光电二极管中的PN结的耗尽层扩展延伸至所述沟槽隔离环(甚至包围所述沟槽隔离环)，从而能够将电场强度均匀地平衡在整个耗尽层，使得半导体器件工作在盖格模式下的电场强度调整地更均匀，从而提升雪崩效率，进而改善量子效率；同时，所述离子掺杂环的形成也能使得雪崩光电二极管和单光子雪崩二极管等光电二极管对于高能和深注入以提升耗尽层的展宽的需求降低，而耗尽层的展宽降低能够更有效地控制暗计数，且能提升器件的时间，从而提升器件的性能。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (16)

1.一种半导体器件，其特征在于，包括：
衬底，所述衬底包括相对设置的顶面与底面；
离子掺杂环，所述离子掺杂环自所述衬底的顶面向所述衬底的底面设置；
至少两个导电类型不同且层层包围的掺杂层，形成于所述衬底中，所述离子掺杂环环绕于所述掺杂层的外围且与所述掺杂层的外围间隔预定距离，位于最外层的所述掺杂层与所述离子掺杂环的导电类型不同。
2.如权利要求1所述的半导体器件，其特征在于，所述离子掺杂环的深度不小于位于最外层的所述掺杂层的深度。
3.如权利要求1所述的半导体器件，其特征在于，所述离子掺杂环与所述掺杂层的外围间隔的所述预定距离大于0μm且不大于1μm。
4.如权利要求1所述的半导体器件，其特征在于，所述离子掺杂环的横截面宽度为0.5μm～2μm。
5.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括沟槽隔离环，环绕形成于所述离子掺杂环外围的所述衬底中。
6.如权利要求5所述的半导体器件，其特征在于，所述沟槽隔离环的深度大于位于最外层的所述掺杂层的深度。
7.如权利要求5所述的半导体器件，其特征在于，所述沟槽隔离环包括形成于所述衬底中的环形沟槽、覆盖于所述环形沟槽的内表面上的绝缘材料层，以及填满所述环形沟槽的导电层。
8.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：
膜层结构，形成于所述衬底的顶面；
承载晶圆，键合于所述膜层结构上。
9.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括形成于所述衬底的顶面的顶电极和形成于所述衬底的底面的底电极。
10.一种半导体器件的制造方法，其特征在于，包括：
提供一衬底，所述衬底包括相对设置的顶面与底面；以及，
形成离子掺杂环以及至少两个导电类型不同且层层包围的掺杂层于所述衬底中，所述离子掺杂环自所述衬底的顶面向所述衬底的底面设置，所述离子掺杂环环绕于所述掺杂层的外围且与所述掺杂层的外围间隔预定距离，位于最外层的所述掺杂层与所述离子掺杂环的导电类型不同。
11.如权利要求10所述的半导体器件的制造方法，其特征在于，所述离子掺杂环的深度不小于位于最外层的所述掺杂层的深度。
12.如权利要求10所述的半导体器件的制造方法，其特征在于，形成所述离子掺杂环以及至少两个导电类型不同且层层包围的所述掺杂层于所述衬底中之前，形成环绕所述离子掺杂环的沟槽隔离环于所述衬底中。
13.如权利要求10所述的半导体器件的制造方法，其特征在于，形成所述离子掺杂环以及至少两个导电类型不同且层层包围的所述掺杂层于所述衬底中之后，形成环绕所述离子掺杂环的沟槽隔离环于所述衬底中。
14.如权利要求13所述的半导体器件的制造方法，其特征在于，形成所述离子掺杂环以及至少两个导电类型不同且层层包围的所述掺杂层于所述衬底中之后，且形成环绕所述离子掺杂环的所述沟槽隔离环于所述衬底中之前，所述半导体器件的制造方法还包括：
形成膜层结构于所述衬底的顶面；
将所述膜层结构的远离所述衬底的一面与一承载晶圆进行键合，以形成键合晶圆；以及，
减薄所述衬底的底面，所述沟槽隔离环形成于减薄后的所述衬底中。
15.如权利要求12或13所述的半导体器件的制造方法，其特征在于，形成环绕所述离子掺杂环的所述沟槽隔离环于所述衬底中的步骤包括：
形成环形沟槽于所述衬底中，所述环形沟槽环绕所述离子掺杂环；
覆盖绝缘材料层于所述环形沟槽的内表面上；以及，
填充导电层于所述环形沟槽中，以形成沟槽隔离环。
16.如权利要求12或13所述的半导体器件的制造方法，其特征在于，所述沟槽隔离环的深度大于位于最外层的所述掺杂层的深度。
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