CN103872168A - 用于硅基光电集成电路芯片中的光电探测器及制备方法 - Google Patents
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Abstract
本发明公开了用于硅基光电集成电路芯片中的光电探测器及制备方法,该探测器在纵向方向上自下而上分为三层：底层为P型硅衬底；第二层包括N-EPI外延层，P型深阱，P型埋层，N型深阱，P型基区，以及P+、N+重掺杂区，N-EPI外延层形成于P型硅衬底之上，N-EPI外延层的外围是P型深阱，P型深阱由表面向下延伸到P型埋层上，N-EPI外延层中间为N型深阱，N型深阱由表面向下延伸到P型硅衬底上，P型基区位于N型深阱内上部的中央区域，P+、N+重掺杂区位于P型基区内的上部，P+、N+重掺杂区包括有呈间隔插指状排列的多个P+重掺杂硅和多个N+重掺杂硅；第三层为场氧层、抗反射层以及Al电极。
Description
技术领域
本发明涉及光电集成领域，尤其涉及的是用于硅基光电集成电路芯片中的光电探测器及制备方法。
背景技术
光电集成电路（OEIC:Opto-electronicIntegratedCircuit）是指一种将光电器件和微电子器件集成在同一块基片上从而实现某种特定功能的集成化芯片。OEIC是传统集成电路的一次“升级”，它极大程度的消除了传统电路中负面的寄生效应，减少了混合电路中的组装环节，将电子设备输出的电信号转换成了具有优良复用能力、更低传输损耗、更强抗干扰性能以及更优传输速度的光信号，因为这些显著的特点其被广泛应用于光纤通信、光控雷达系统、光盘系统、医疗系统、激光测距和光电检测等领域。
硅基OEIC则进一步的将光电设备（如光电探测器，激光器等）和微电子器件（如BJT，CMOS，BICMOS电路等）集成在同一块硅基衬底上。硅基OEIC的出现使得OEIC制造成本进一步的降低，研发周期进一步缩短，与电路的兼容性得到显著提高可靠性大大加强。
具体的来说，近几年硅基光电集成领域科研成果的不断涌现，其中具有代表性的有：Fang-PingChou等2011年发表的论文（IEEE期刊收录）中实现了0.18um标准CMOS工艺条件下响应度为0.8A/W,带宽高达8.7GHz的光电探测器（工作在雪崩状态下）；D.Lee等2010年发表的论文（IEEE期刊收录）中实现了标准CMOS工艺条件下,集成了空间调制光电探测器和均衡器电路的OEIC，传输速率高达8.5Gb/s；Jin-SungYoun等2012年发表的论文中（IEEE期刊收录），提出了一种硅基OEIC光接收机，其CMOS工艺平台线宽为0.13um，探测器采用了雪崩光电二极管结构，跨阻放大器增益约为4kΩ，整个OEIC传输速率可达到10Gb/s；Brandl.P等人2012年发表的论文（IEEE会议收录）中采用0.5umBiCMOS工艺研制出普通PIN光电二极管结构，传输速率高达1.25Gbit/s，用于无线通信领域的OEIC产品。虽然以上提到的光电探测器能够达到很高的传输速率，然而大部分光电探测器是工作在雪崩状态下，这需要很大的偏置电压以及与之相匹配的偏置电路，从而增加了芯片成本、面积和封装难度。而采用SOI或BiCMOS工艺的OEIC成本相对较高。
中国专利公开号CN101719504A涉及的光电探测器是一种基于商用BCD工艺的硅基光电探测器，具有工艺成熟，成本较低等优点。然而其探测器并未采用相应的结构避免外延和衬底中的光生载流子被电极收集，因此响应速度较慢，另外探测器的阴阳极并未采用插指结构，表面电极也未优化，因此光电流的收集效率并不高。
发明内容
本发明的目的在于克服现有技术存在的硅基光电探测器响应带宽较低、响应度较差、成本较高、工艺不成熟等缺陷，提供了用于硅基光电集成电路芯片中的光电探测器及制备方法。本光电探测器的电流收集效率和探测器响应度高、具有良好的隔离效果、响应带宽高、有利于短波光谱的吸收响应，且制备方法简单，可以良好兼容现有工艺，成本低。
本发明是通过以下技术方案实现的：
用于硅基光电集成电路芯片中的光电探测器,所述光电探测器在纵向方向上自下而上分为三层：底层、第二层和第三层，所述底层为P型硅衬底；所述第二层包括N-EPI外延层，P型深阱，P型埋层，N型深阱，P型基区，以及P+、N+重掺杂区，所述N-EPI外延层形成于所述P型硅衬底之上，所述P型埋层位于P型硅衬底和N-EPI外延层之间的边缘区域，所述N-EPI外延层的外围是P型深阱，所述P型深阱由表面向下经过N-EPI外延层延伸到P型埋层上，且所述P型深阱的横截面面积由上至下逐渐减小，所述N-EPI外延层中间为N型深阱，所述N型深阱由表面向下经过N-EPI外延层延伸到P型硅衬底上，所述N型深阱以其外表面为界限的横截面面积由上至下逐渐减小，所述P型基区位于N型深阱内上部的中央区域，所述P+、N+重掺杂区位于P型基区内的上部，所述P+、N+重掺杂区包括有多个P+重掺杂硅和多个N+重掺杂硅，所述多个P+重掺杂硅与多个N+重掺杂硅呈间隔插指状排列；所述第三层为场氧层、抗反射层以及Al电极，所述抗反射层位于P+、N+重掺杂区的上方，所述Al电极分别附着在各个P+重掺杂硅、N+重掺杂硅、以及P型深阱和N型深阱上表面；所述P+、N+重掺杂区内的多个P+重掺杂硅连接在一起并与其上的Al电极形成欧姆接触，引出作为所述光电探测器的阳极；所述P+、N+重掺杂区内的多个P+重掺杂硅连接在一起并与其上的Al电极形成欧姆接触，并引出作为硅基光电探测器的阴极；所述N型深阱上表面与Al电极作欧姆接触后接正电源电位，所述P型深阱上表面与Al电极做欧姆接触后接地或负电位；所述N型深阱与P型深阱上表面之间、以及所述N型深阱与P型基区上表面之间均通过场氧层隔开。
作为上述技术方案的进一步优化，所述光电探测器在横向方向上以N型深阱为中心对称分布。
作为上述技术方案的进一步优化，所述P型硅衬底厚度大于40um，掺杂浓度为2×1017～4×1017cm-3；所述N型深阱峰值浓度为2×1018cm-3，结深为8～12um；所述P型深阱峰值浓度为2×1018cm-3，结深为9～12um；所述P型埋层峰值浓度为1×1018cm-3，所述N-EPI外延层厚度为12～15um，浓度为3×1014cm-3；由所述N型深阱和P型硅衬底构成的纵向二极管处于反偏状态，使P型硅衬底中的载流子不会进入到N型深阱内；由所述N型深阱、N-EPI外延层和P型深阱构成的横向二极管处于反偏状态，使N-EPI外延层中性区中的载流子不会进入到N型深阱内。
作为上述技术方案的进一步优化，所述P型基区峰值浓度为1×1017cm-3，结深为4～5um，是光子的主要吸收区，所述P型基区与N型深阱构成的二极管处于反偏状态，使N型深阱深处的载流子无法进入P型基区内。
作为上述技术方案的进一步优化，所述P+、N+重掺杂区中，相邻的P+重掺杂硅与N+重掺杂硅的插指间距大于15um小于30um，指宽为15um；所述P+重掺杂硅峰值浓度为1×1020cm-3，N+重掺杂硅峰值浓度为1×1020cm-3，由所述N+、P+重掺杂区与P型基区构成的二极管为反偏状态。
作为上述技术方案的进一步优化，所述P+、N+重掺杂区中，所述P+重掺杂硅上的Al电极覆盖整个P+重掺杂硅插指，所述N+重掺杂硅上的Al电极仅部分覆盖N+重掺杂硅插指。
本发明还提供了上述用于硅基光电集成电路芯片中的光电探测器的制备方法,包括如下步骤：
(1)选取<111>P型硅片作为P型硅衬底；
(2)在P型硅衬底上边缘区域光刻P型埋层对应的区域，利用离子注入工艺注入硼离子；然后在P型硅衬底上热生长N-EPI外延层；P型埋层也是在N-EPI外延层热生长过程中形成的；
(3)注入预氧；
(4)在N-EPI外延层中央光刻N型深阱对应的区域，由磷离子注入后热扩散形成N型深阱；
(5)在N-EPI外延层外围光刻P型深阱对应的区域，由硼离子注入后热扩散形成P型深阱；
(6)去氧化层重新预氧；
(7)在N型深阱内上部的中央区域光刻P型基区对应的区域，由硼离子注入形成P型基区；
(8)P+、N+重掺杂区中，多个P+重掺杂硅构成P+重掺杂区，多个N+重掺杂硅构成N+重掺杂区；在P型基区内上部光刻P+重掺杂区并采用离子注入工艺注入硼离子，从而形成多个P+重掺杂硅；在P型基区内上部光刻N+重掺杂区并采用离子注入工艺注入磷离子，从而形成多个N+重掺杂硅，多个P+重掺杂硅与多个N+重掺杂硅呈间隔插指状排列；
（9）淀积氧化硅形成场氧层；
(10)光刻接触孔；
(11)沉积金属Al层，并光刻Al电极与连线；
(12)沉积表面钝化层；
(13)生长抗反射层；
(14)进行探测器阴极和阳极的金属垫片（PAD）光刻引出，用于探测器的外接和测试。
作为上述制备方法的优选实施方式，所述P型硅衬底厚度大于40um，掺杂浓度为2×1017～4×1017cm-3；所述N型深阱峰值浓度为2×1018cm-3，结深为8～12um；所述P型深阱峰值浓度为2×1018cm-3，结深为9～12um；所述P型埋层峰值浓度为1×1018cm-3，所述N-EPI外延层厚度为12～15um，浓度为3×1014cm-3；所述P型基区峰值浓度为1×1017cm-3，结深为4～5um，是光子的主要吸收区。
作为上述制备方法的优选实施方式，所述P+、N+重掺杂区中，相邻的P+重掺杂硅与N+重掺杂硅的插指间距大于15um小于30um，指宽为15um；所述P+重掺杂区峰值浓度为1×1020cm-3，所述N+重掺杂区峰值浓度为1×1020cm-3。
作为上述制备方法的优选实施方式，所述P+、N+重掺杂区中，所述P+重掺杂硅上的Al电极覆盖整个P+重掺杂硅插指，所述N+重掺杂硅上的Al电极仅部分覆盖N+重掺杂硅插指。
本发明相比现有技术具有以下优点：
1、本发明采用P型基区内的P+重掺杂区、N+重掺杂区分别作为光电探测器的阳极、阴极，使吸收区更贴近表面，有利于短波光谱的吸收响应；具有很宽的光谱响应范围。
2、本发明的P+、N+重掺杂区采用相邻的P+重掺杂硅、N+重掺杂硅间隔插指排列，且合理布局金属Al电极来提高电流收集效率和探测器响应度。
3、本发明利用特殊结构及布局的N型深阱和P型深阱来隔离P型硅衬底和N-EPI外延层中的光生载流子，从而提高探测器响应速度。
4、本发明所采用的制备工艺较为简单，可以良好兼容现有Bipolar工艺，制备成本较低。
5、本发明中N-EPI外围的P型深阱起到了隔离探测器或其他BCD器件的作用，具有良好的隔离效果，当采用探测器阵列形式时，无需额外增加隔离手段。
6、本发明用于光电集成电路芯片中，通过对电路版图的良好规划，可以实现同一块芯片上光电探测器与复杂电路的良好匹配。
附图说明
图1为本发明提供的光电探测器实施例的剖面结构示意图。
图2为本发明提供的光电探测器实施例的版图。
图3为本发明提供的光电探测器实施例的响应度-入射光波长仿真曲线示意图。
图4为本发明提供的光电探测器实施例的增益-响应频率仿真曲线示意图。
图5为本发明提供的光电探测器实施例用于光电集成电路芯片中的电路结构示意图。
具体实施方式
下面对本发明的实施例作详细说明，本实施例在以本发明技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。
参见图1，本实施方式提供用于硅基光电集成电路芯片中的光电探测器，在纵向方向上自下而上分为三层：底层、第二层和第三层。底层为P型硅衬底113。
第二层包括N-EPI外延层，P型深阱107，P型埋层114，N型深阱105，P型基区103，以及P+、N+重掺杂区，N-EPI外延层形成于P型硅衬底113之上，P型埋层114位于P型硅衬底113和N-EPI外延层之间的边缘区域，N-EPI外延层的外围是P型深阱107，P型深阱107由表面向下经过N-EPI外延层延伸到P型埋层114上，且P型深阱107的横截面面积由上至下逐渐减小，N-EPI外延层中间为N型深阱105，N型深阱105由表面向下经过N-EPI外延层延伸到P型硅衬底113上，N型深阱105以其外表面为界限的横截面面积由上至下逐渐减小，P型基区103位于N型深阱105内上部的中央区域，P+、N+重掺杂区位于P型基区103内的上部，P+、N+重掺杂区包括有多个P+重掺杂硅101和多个N+重掺杂硅102，多个P+重掺杂硅101与多个N+重掺杂硅102呈间隔插指状排列。
第三层为场氧层、抗反射层106以及Al电极，抗反射层106位于P+、N+重掺杂区的上方，Al电极分别附着在各个P+重掺杂硅101、N+重掺杂硅102、以及P型深阱107和N型深阱105上表面；P+、N+重掺杂区内的多个P+重掺杂硅101连接在一起并与其上的Al电极形成欧姆接触，引出作为光电探测器的阳极；P+、N+重掺杂区内的多个P+重掺杂硅101连接在一起并与其上的Al电极形成欧姆接触，并引出作为硅基光电探测器的阴极；N型深阱105上表面的第一N型重掺杂硅104与Al电极作欧姆接触后接正电源电位，P型深阱107上表面的第一P型重掺杂硅112与Al电极做欧姆接触后接地或负电位；N型深阱105与P型深阱107上表面之间、以及N型深阱105与P型基区103上表面之间均通过场氧层隔开。
上述光电探测器在横向方向上以N型深阱105为中心对称分布。
本实施例还提供了上述光电探测器的制备方法，其优选的制备方法如下：
(1)选取<111>P型硅片作为P型硅衬底113，P型硅衬底113厚度大于40um，掺杂浓度为2×1017～4×1017cm-3；
(2)在P型硅衬底113上边缘区域光刻P型埋层114对应的区域，利用离子注入工艺注入硼离子；然后在P型硅衬底113上热生长N-EPI外延层，形成的N-EPI外延层厚度为12～15um，浓度为3×1014cm-3；P型埋层114也是在N-EPI外延层热生长过程中形成的，形成的P型埋层114峰值浓度为1×1018cm-3；
(3)注入预氧；
(4)在N-EPI外延层中央光刻N型深阱105对应的区域，由磷离子注入后热扩散形成N型深阱105，其峰值浓度为2×1018cm-3，结深为8～12um；
(5)在N-EPI外延层外围光刻P型深阱107对应的区域，由硼离子注入后热扩散形成P型深阱107，其峰值浓度为2×1018cm-3，结深为9～12um；
(6)去氧化层重新预氧；
(7)在N型深阱105内上部的中央区域光刻P型基区103对应的区域，由硼离子注入形成P型基区103，P型基区103是光子的主要吸收区，其峰值浓度为1×1017cm-3，结深为4～5um；
(8)P+、N+重掺杂区中，多个P+重掺杂硅101构成P+重掺杂区，多个N+重掺杂硅102构成N+重掺杂区；在P型基区103内上部光刻P+重掺杂区并采用离子注入工艺注入硼离子，从而形成多个P+重掺杂硅101；在P型基区103内上部光刻N+重掺杂区并采用离子注入工艺注入磷离子，从而形成多个N+重掺杂硅102，多个P+重掺杂硅101与多个N+重掺杂硅102呈间隔插指状排列，相邻的P+重掺杂硅101与N+重掺杂硅102的插指间距大于15um小于30um，指宽为15um；形成的P+重掺杂区峰值浓度为1×1020cm-3；N+重掺杂区峰值浓度为1×1020cm-3。P+重掺杂区、N+重掺杂区分别构成光电探测器的阳极、阴极。P+重掺杂硅101上的Al电极覆盖整个P+重掺杂硅101插指，这是为了提高光生载流子的收集效率。N+重掺杂硅102上的Al电极仅部分覆盖N+重掺杂硅102插指，这是因为N+重掺杂硅102插指下的耗尽区是光生载流子的主要产生区域。
（9）淀积氧化硅形成场氧层；
(10)光刻接触孔；
(11)沉积金属Al层，并光刻Al电极与连线；
(12)沉积表面钝化层；
(13)生长抗反射层106；
(14)进行探测器阴极和阳极的金属垫片（PAD）光刻引出，用于探测器的外接和测试。
同时参见图2，图2为本发明提供的光电探测器实施例的版图。图2中201为P+重掺杂硅101插指对应的区域，202为N+重掺杂硅102插指对应的区域，203为P型基区103对应的区域，204为N型深阱105的表面欧姆接触区域，205为N型深阱105对应的区域，206为抗反射层106对应的区域，207为P型深阱107对应的区域，208为与P+重掺杂硅101相连接的阳极Al电极108对应的区域，209为与N+重掺杂硅102相连接的阴极Al电极109对应的区域，210为与N型深阱105上表面欧姆接触的接触Al电极110对应的区域，211为与P型深阱107上表面欧姆接触的接触Al电极111对应的区域。
参见图3，图3为本发明提供的光电探测器实施例的响应度-入射光波长仿真曲线示意图。从图3中看，探测器的响应光谱很宽，主要位于300nm～1100nm，峰值波长位于800nm附近，峰值达0.45A/W，截止波长位于1200nm。
参见图4，图4为本发明提供的光电探测器实施例的增益-响应频率仿真曲线示意图，其中采用的光源波长为800nm，光强为2.5uW/cm2。从图4中可以看处，光电探测器的频率响应-3dB带宽高达2.5GHz，响应效果很好。
参见图5，图5为本发明提供的的光电探测器实施例用于光电集成芯片中的电路结构示意图。图5中标注的PD为本发明的光电探测器，PD的阴极接电路中的高电位，阳极接入第一级跨阻放大器的输入端，PD工作时处于反向偏置状态。实际应用中一般采用850nm的光源，光源发出的光信号照射到光电探测器PD后产生电流信号，电流信号经前级跨阻放大器处理转换为一定幅度的电压信号，再经过隔离电容C，交流电压信号进入后级电压放大器进行进一步放大处理最终稳定输出。
本实施例提供的光电探测器，由N型深阱105和P型硅衬底113构成的纵向二极管处于反偏状态，使P型硅衬底113中的载流子不会进入到N型深阱105内；由N型深阱105、N-EPI外延层和P型深阱107构成的横向二极管处于反偏状态，使N-EPI外延层中性区中的载流子不会进入到N型深阱105内；P型基区103与N型深阱105构成的二极管处于反偏状态，使N型深阱105深处的载流子无法进入P型基区103内。由N+、P+重掺杂区与P型基区103构成的二极管为也反偏状态，是探测器的主要响应区。
因此，本光电探测器利用P+重掺杂硅101、N+重掺杂硅102间隔插结构，且合理布局金属Al电极来提高电流收集效率和探测器响应度，利用特殊结构及布局的N型深阱105和P型深阱107，能有效隔离P型硅衬底113和N-EPI外延层中的光生载流子，从而提高探测器响应速度。另外其采用的制备工艺较为简单，能与现有工艺良好兼容，成本较低，因此适合非常用于硅基光电集成电路芯片中。
以上仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.用于硅基光电集成电路芯片中的光电探测器,其特征在于：光电探测器在纵向方向上自下而上分为三层：底层、第二层和第三层，所述底层为P型硅衬底；所述第二层包括N-EPI外延层，P型深阱，P型埋层，N型深阱，P型基区，以及P+、N+重掺杂区，所述N-EPI外延层形成于所述P型硅衬底之上，所述P型埋层位于P型硅衬底和N-EPI外延层之间的边缘区域，所述N-EPI外延层的外围是P型深阱，所述P型深阱由表面向下经过N-EPI外延层延伸到P型埋层上，且所述P型深阱的横截面面积由上至下逐渐减小，所述N-EPI外延层中间为N型深阱，所述N型深阱由表面向下经过N-EPI外延层延伸到P型硅衬底上，所述N型深阱以其外表面为界限的横截面面积由上至下逐渐减小，所述P型基区位于N型深阱内上部的中央区域，所述P+、N+重掺杂区位于P型基区内的上部，所述P+、N+重掺杂区包括有多个P+重掺杂硅和多个N+重掺杂硅，所述多个P+重掺杂硅与多个N+重掺杂硅呈间隔插指状排列；
所述第三层为场氧层、抗反射层以及Al电极，所述抗反射层位于P+、N+重掺杂区的上方，
所述Al电极分别附着在各个P+重掺杂硅、N+重掺杂硅、以及P型深阱和N型深阱上表面；
所述P+、N+重掺杂区内的多个P+重掺杂硅连接在一起并与其上的Al电极形成欧姆接触，引出作为所述光电探测器的阳极；所述P+、N+重掺杂区内的多个P+重掺杂硅连接在一起并与其上的Al电极形成欧姆接触，并引出作为硅基光电探测器的阴极；所述N型深阱上表面与Al电极作欧姆接触后接正电源电位，所述P型深阱上表面与Al电极做欧姆接触后接地或负电位；所述N型深阱与P型深阱上表面之间、以及所述N型深阱与P型基区上表面之间均通过场氧层隔开。
2.如权利要求1所述的用于硅基光电集成电路芯片中的光电探测器,其特征在于：所述光电探测器在横向方向上以N型深阱为中心对称分布。
3.如权利要求2所述的用于硅基光电集成电路芯片中的光电探测器,其特征在于：所述P型硅衬底厚度大于40um，掺杂浓度为2×1017～4×1017cm-3；所述N型深阱峰值浓度为2×1018cm-3，结深为8～12um；所述P型深阱峰值浓度为2×1018cm-3，结深为9～12um；所述P型埋层峰值浓度为1×1018cm-3，所述N-EPI外延层厚度为12～15um，浓度为3×1014cm-3；由所述N型深阱和P型硅衬底构成的纵向二极管处于反偏状态，使P型硅衬底中的载流子不会进入到N型深阱内；由所述N型深阱、N-EPI外延层和P型深阱构成的横向二极管处于反偏状态，使N-EPI外延层中性区中的载流子不会进入到N型深阱内。
4.如权利要求2所述的用于硅基光电集成电路芯片中的光电探测器,其特征在于：所述P型基区峰值浓度为1×1017cm-3，结深为4～5um，是光子的主要吸收区，所述P型基区与N型深阱构成的二极管处于反偏状态，使N型深阱深处的载流子无法进入P型基区内。
5.如权利要求1至4任一所述的用于硅基光电集成电路芯片中的光电探测器,其特征在于：所述P+、N+重掺杂区中，相邻的P+重掺杂硅与N+重掺杂硅的插指间距大于15um小于30um，指宽为15um；所述P+重掺杂硅峰值浓度为1×1020cm-3，N+重掺杂硅峰值浓度为1×1020cm-3，由所述N+、P+重掺杂区与P型基区构成的二极管为反偏状态。
6.如权利要求5所述的用于硅基光电集成电路芯片中的光电探测器,其特征在于：所述P+、N+重掺杂区中，所述P+重掺杂硅上的Al电极覆盖整个P+重掺杂硅插指，所述N+重掺杂硅上的Al电极仅部分覆盖N+重掺杂硅插指。
7.如权利要求1至6任一所述的用于硅基光电集成电路芯片中的光电探测器的制备方法,其特征在于，包括如下步骤：
(1)选取<111>P型硅片作为P型硅衬底；
(2)在P型硅衬底上边缘区域光刻P型埋层对应的区域，利用离子注入工艺注入硼离子；然后在P型硅衬底上热生长N-EPI外延层；P型埋层也是在N-EPI外延层热生长过程中形成的；
(3)注入预氧；
(4)在N-EPI外延层中央光刻N型深阱对应的区域，由磷离子注入后热扩散形成N型深阱；
(5)在N-EPI外延层外围光刻P型深阱对应的区域，由硼离子注入后热扩散形成P型深阱；
(6)去氧化层重新预氧；
(7)在N型深阱内上部的中央区域光刻P型基区对应的区域，由硼离子注入形成P型基区；
(8)P+、N+重掺杂区中，多个P+重掺杂硅构成P+重掺杂区，多个N+重掺杂硅构成N+重掺杂区；在P型基区内上部光刻P+重掺杂区并采用离子注入工艺注入硼离子，从而形成多个P+重掺杂硅；在P型基区内上部光刻N+重掺杂区并采用离子注入工艺注入磷离子，从而形成多个N+重掺杂硅，多个P+重掺杂硅与多个N+重掺杂硅呈间隔插指状排列；
（9）淀积氧化硅形成场氧层；
(10)光刻接触孔；
(11)沉积金属Al层，并光刻Al电极与连线；
(12)沉积表面钝化层；
(13)生长抗反射层；
(14)进行探测器阴极和阳极的金属垫片（PAD）光刻引出，用于探测器的外接和测试。
8.如权利要求7所述的用于硅基光电集成电路芯片中的光电探测器的制备方法,其特征在于，所述P型硅衬底厚度大于40um，掺杂浓度为2×1017～4×1017cm-3；所述N型深阱峰值浓度为2×1018cm-3，结深为8～12um；所述P型深阱峰值浓度为2×1018cm-3，结深为9～12um；所述P型埋层峰值浓度为1×1018cm-3，所述N-EPI外延层厚度为12～15um，浓度为3×1014cm-3；所述P型基区峰值浓度为1×1017cm-3，结深为4～5um，是光子的主要吸收区。
9.如权利要求8所述的用于硅基光电集成电路芯片中的光电探测器的制备方法,其特征在于，所述P+、N+重掺杂区中，相邻的P+重掺杂硅与N+重掺杂硅的插指间距大于15um小于30um，指宽为15um；所述P+重掺杂区峰值浓度为1×1020cm-3，所述N+重掺杂区峰值浓度为1×1020cm-3。
10.如权利要求9所述的用于硅基光电集成电路芯片中的光电探测器的制备方法,其特征在于，所述P+、N+重掺杂区中，所述P+重掺杂硅上的Al电极覆盖整个P+重掺杂硅插指，所述N+重掺杂硅上的Al电极仅部分覆盖N+重掺杂硅插指。
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