CN113299217A - 显示面板和显示装置 - Google Patents

Abstract

本发明公开了一种显示面板和显示装置，涉及显示技术领域，显示面板包括驱动电路，驱动电路包括相互级联的移位寄存器；移位寄存器包括：第一控制单元控制第一节点的信号、第二节点的信号；第二控制单元接收第一节点的信号、第二节点的信号，并响应于第一时钟信号端的信号、第三时钟信号端的信号而控制第三节点的信号、第四节点的信号；输出单元接收所述第四时钟信号端的信号、所述第二电压信号端的信号，并响应于第三节点的信号、第四节点的信号，而控制信号输出端的信号；其中，第二控制单元包括第一自举单元；放电单元，放电单元与第一自举单元电连接。本发明解决了现有技术中驱动电路的稳定性不高的问题。

Description

显示面板和显示装置

技术领域

本发明涉及显示技术领域，更具体地，涉及一种显示面板和显示装置。

背景技术

目前，显示技术被广泛应用于电视、手机以及公共信息的显示，为人们的日常生活及工作带来了巨大的便利。现有技术中，用于显示画面的显示面板中都需要采用扫描驱动电路来给像素电路提供驱动信号，以控制显示面板实现运行扫描的功能，使得输入到显示面板的图像数据能够实时刷新，从而实现动态显示。

现有技术中为了实现低频显示，通常将像素电路中部分晶体管采用IGZO(IndiumGallium Zinc Oxide)晶体管。然而，当像素电路采用IGZO晶体管时，对扫描驱动电路中的输出信号的要求较高。

但是，现有的扫描驱动电路的稳定性较差，影响显示效果。

发明内容

有鉴于此，本发明提供了一种显示面板和显示装置，以解决现有技术中驱动电路的稳定性不高的问题。

本发明提供一种显示面板，包括：驱动电路，驱动电路包括相互级联的N级移位寄存器，N≥2；移位寄存器包括：第一控制单元，第一控制单元接收输入信号端的信号、第一电压信号端的信号，并响应于第一时钟信号端的信号、第二时钟信号端的信号而控制第一节点的信号、第二节点的信号；第二控制单元，第二控制单元接收第一节点的信号、第二节点的信号，并响应于第一时钟信号端的信号、第三时钟信号端的信号而控制第三节点的信号、第四节点的信号；输出单元，输出单元接收所述第四时钟信号端的信号、所述第二电压信号端的信号，并响应于第三节点的信号、第四节点的信号，而控制信号输出端的信号；其中，第二控制单元包括第一自举单元；放电单元，放电单元与第一自举单元电连接。

基于同一思想，本发明还提供了一种显示装置，该显示装置包括上述显示面板。

与现有技术相比，本发明提供的显示面板和显示装置，至少实现了如下的有益效果：

本发明提供的显示面板中，移位寄存器中第二控制单元包括第一自举单元，且移位寄存器还包括放电单元，放电单元与第一自举单元电连接，第一自举单元中多余的电荷可通过放电单元进行释放，避免第一自举单元中多余的电荷影响驱动电路的稳定性，有效提高驱动电路的稳定性。

当然，实施本发明的任一产品不必特定需要同时达到以上所述的所有技术效果。

通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。

附图说明

被结合在说明书中并构成说明书的一部分的附图示出了本发明的实施例，并且连同其说明一起用于解释本发明的原理。

图1是现有技术中的一种移位寄存器的电路示意图；

图2是图1所述的移位寄存器的驱动时序图；

图3是本发明提供的一种显示面板的平面示意图；

图4是本发明提供的一种驱动电路的结构示意图；

图5是本发明提供的一种移位寄存器的框架结构示意图；

图6是本发明提供的另一种移位寄存器的框架结构示意图；

图7是本发明提供的又一种移位寄存器的框架结构示意图；

图8是本发明提供的又一种移位寄存器的框架结构示意图；

图9是本发明提供的又一种移位寄存器的框架结构示意图；

图10是本发明提供的一种移位寄存器的电路示意图；

图11是本发明提供的移位寄存器的一种驱动时序图；

图12是本发明提供的一种像素电路的电路示意图；

图13是本发明提供的一种显示装置的平面示意图。

具体实施方式

现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。

在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

为解决显示面板中驱动电路的稳定性不高的问题，发明人进行了如下的研究：图1是现有技术中的一种移位寄存器的电路示意图，图2是图1所述的移位寄存器的驱动时序图。参考图1和图2，在T1时段，输入信号端IN的信号为低电平，第一时钟信号端XCK1的信号为高电平，第二时钟信号端XCK2的信号为高电平，第九晶体管M9关闭，第十晶体管M10关闭，第一节点N1的信号保持低电平，第三节点N3的信号为低电平，第十一晶体管M11导通，第十二晶体管M12关闭，第二时钟信号端XCK2的信号传输至第二节点N2，第二节点N2的信号为高电平，第三晶体管M3关闭，第二晶体管M2导通，第三时钟信号端CK的信号为低电平，由于第二电容C2的耦合作用，第三节点N3的信号被进一步拉低；第六节点N6的信号为高电平，第六晶体管M6关闭，第四晶体管M4导通，第一时钟信号端XCK1的信号传输至第四节点N4，第四节点N4的信号为高电平；第七晶体管M7导通，第五节点N5的信号为高电平；第十三晶体管M13导通，第一电压端VGL的信号传输至信号输出端OUT，第十四晶体管M14关闭，信号输出端OUT的信号为低电平。

在T2时段，输入信号端IN的信号为高电平，第一时钟信号端XCK1的信号为低电平，第二时钟信号端XCK2的信号为低电平，第九晶体管M9导通，第十晶体管M10导通，第一节点N1的信号为高电平，第三节点N3的信号为高电平，第十一晶体管M11关闭，第十二晶体管M12导通，第一电压端VGL的信号传输至第二节点N2，第二节点N2的信号为低电平，第三晶体管M3导通，第二晶体管M2关闭，第三电压端VGH的信号传输至第二电容C2，由于第二电容C2的耦合作用，第三节点N3的信号被进一步拉高；第六节点N6的信号为低电平，第六晶体管M6导通，第四晶体管M4关闭，第三时钟信号端CK的信号为高电平，第三时钟信号端CK的信号传输至第五节点N5，第五节点N5的信号为高电平；第七晶体管M7关闭，第四节点N4的信号保持高电平；第十三晶体管M13关闭，第十四晶体管M14关闭，信号输出端OUT的信号保持低电平。

在T3时段，输入信号端IN的信号为低电平，第一时钟信号端XCK1的信号为高电平，第二时钟信号端XCK2的信号为高电平，第九晶体管M9关闭，第十晶体管M10关闭，第一节点N1的信号保持高电平，第三节点N3的信号为高电平，第十一晶体管M11关闭，第十二晶体管M12关闭，第二节点N2的信号保持低电平，第三晶体管M3导通，第二晶体管M2关闭，第三节点N3的信号保持高电平；第六节点N6的信号为低电平，第六晶体管M6导通，第四晶体管M4关闭，第三时钟信号端CK的信号为低电平，第三时钟信号端CK的信号传输至第五节点N5，第五节点N5的信号为低电平，由于第一电容C1的耦合作用，第六节点N6的信号被进一步拉低；第七晶体管M7导通，第五节点N5的信号传输至第四节点N4，第四节点N4的信号为低电平；第十三晶体管M13关闭，第十四晶体管M14导通，第一时钟信号端XCK1的信号传输至信号输出端OUT，信号输出端OUT的信号为高电平。

在T4时段，输入信号端IN的信号为低电平，第一时钟信号端XCK1的信号为低电平，第二时钟信号端XCK2的信号为低电平，第九晶体管M9导通，第十晶体管M10导通，第一节点N1的信号为低电平，第三节点N3的信号为低电平，第十一晶体管M11导通，第十二晶体管M12导通，第一电压端VGL的信号传输至第二节点N2，第二节点N2的信号为低电平，第三晶体管M3导通，第二晶体管M2导通，第三时钟信号端CK的信号为高电平，由于第二电容C2的耦合作用，第三节点N3的信号保持低电平；第六节点N6的信号为低电平，第六晶体管M6导通，第四晶体管M4导通，第三时钟信号端CK的信号传输至第五节点N5，第五节点N5的信号为高电平；第七晶体管M7关闭，第一时钟信号端XCK1的信号传输至第四节点N4，第四节点N4的信号为低电平；第十三晶体管M13导通，第十四晶体管M14导通，信号输出端OUT的信号为低电平。

在T5时段，输入信号端IN的信号为低电平，第一时钟信号端XCK1的信号为高电平，第二时钟信号端XCK2的信号为高电平，第九晶体管M9关闭，第十晶体管M10关闭，第一节点N1的信号保持低电平，第三节点N3的信号为低电平，第十一晶体管M11导通，第十二晶体管M12关闭，第二时钟信号端XCK2的信号传输至第二节点N2，第二节点N2的信号为高电平，第三晶体管M3关闭，第二晶体管M2导通，第三时钟信号端CK的信号为低电平，第三时钟信号端CK的信号传输至第二电容C2，由于第二电容C2的耦合作用，第三节点N3的信号被进一步拉低；第六节点N6的信号为高电平，第六晶体管M6关闭，第四晶体管M4导通，第一时钟信号端XCK1的信号传输至第四节点N4，第四节点N4的信号为高电平；第三时钟信号端CK的信号为低电平，第七晶体管M7导通，第四节点N4的信号传输至第五节点N5，第五节点N5的信号为高电平；第十三晶体管M13导通，第一电压端VGL的信号传输至信号输出端OUT，第十四晶体管M14关闭，信号输出端OUT的信号为低电平。

在T6时段，输入信号端IN的信号为低电平，第一时钟信号端XCK1的信号为低电平，第二时钟信号端XCK2的信号为低电平，第九晶体管M9导通，第十晶体管M10导通，第一节点N1的信号为低电平，第三节点N3的信号为低电平，第十一晶体管M11导通，第十二晶体管M12导通，第一电压端VGL的信号传输至第二节点N2，第二节点N2的信号为低电平，第三晶体管M3导通，第二晶体管M2导通，第三时钟信号端CK的信号为高电平，由于第二电容C2的耦合作用，第三节点N3的信号保持低电平；第六节点N6的信号为低电平，第六晶体管M6导通，第四晶体管M4导通，第三时钟信号端CK的信号传输至第五节点N5，第五节点N5的信号为高电平；第七晶体管M7关闭，第一时钟信号端XCK1的信号传输至第四节点N4，第四节点N4的信号为低电平；第十三晶体管M13导通，第十四晶体管M14导通，信号输出端OUT的信号为低电平。

由于在T4时段和T6时段中，在第二时钟信号端XCK2的信号为低电平时，第一电压端VGL的信号传输至第二节点N2，第二节点N2的信号传输至第六节点N6，第六节点N6的信号为低电平，第三时钟信号端CK的信号传输至第五节点N5，第五节点N5的信号为高电平；在第二时钟信号端XCK2的信号由低电平变为高电平时，第二节点N2的信号由低电平变为高电平，相应的，第六节点N6的信号也由低电平变为高电平，由于第一电容C1的耦合作用，第五节点N5的信号在高电平的基础上进一步被拉高，此时，第五节点N5中多余的电荷在下一时段当第七晶体管M7和第四晶体管M4导通时会传输至第一时钟信号端XCK1，会影响第一时钟信号端XCK1上的信号，影响驱动电路的稳定性。

且在T1时段和T5时段，第三节点N3的信号被进一步拉低，处于极低电平状态，第四晶体管M4的栅极与第三节点N3电连接，从而造成第四晶体管M4的栅极较长时间接收极低电平信号，使得第四晶体管M4易老化发生损坏，影响驱动电路的稳定性。

基于上述研究，本申请提供了一种显示面板和显示装置，解决了现有技术中驱动电路的稳定性不高的问题。关于本申请提供的具有上述技术效果的显示面板，详细说明如下：

图3是本发明提供的一种显示面板的平面示意图，参考图3，本实施例提供一种显示面板，包括：驱动电路100和多个像素200，每个像素200中都设有一个像素电路210。驱动电路100通过信号线与像素电路210相连，来向像素电路210提供驱动信号，以使像素电路210驱动像素200发光，进行画面的显示。

需要说明的是，图3中仅以一种显示面板的结构为例进行说明，图3中示例性的示出了驱动电路100位于显示面板的一侧，在本发明其他实施例中，驱动电路100还可以位于显示面板的两侧，本发明在此不再赘述。。

图4是本发明提供的一种驱动电路的结构示意图，图5是本发明提供的一种移位寄存器的框架结构示意图，参考图4和图5，本发明实施例中，显示面板中驱动电路100包括相互级联的N级移位寄存器110，N≥2。

移位寄存器110包括第一控制单元10、第二控制单元20和输出单元30。

其中，第一控制单元10接收输入信号端IN的信号、第一电压信号端VGL的信号，并响应于第一时钟信号端XCK1的信号、第二时钟信号端XCK2的信号而控制第一节点N1的信号、第二节点N2的信号；

第二控制单元20接收第一节点N1的信号、第二节点N2的信号，并响应于第一时钟信号端XCK1的信号、第三时钟信号端CK的信号而控制第三节点N3的信号、第四节点N4的信号；

输出单元30接收第四时钟信号端XCK4的信号、第二电压信号端VGL2的信号，并响应于第三节点N3的信号、第四节点N4的信号，而控制信号输出端OUT的信号。

需要说明的是，第一电压信号端VGL的信号和第二电压信号端VGL2的信号可以相同也可以不同，当第一电压信号端VGL的信号和第二电压信号端VGL2的信号相同时，第一电压信号端VGL可以复用为第二电压信号端VGL2，从而简化电路。第四时钟信号端XCK4的信号和第一时钟信号端XCK1的信号可以相同也可以不同，当第四时钟信号端XCK4的信号和第一时钟信号端XCK1的信号相同时，第一时钟信号端XCK1可以复用为第四时钟信号端XCK4，从而简化电路。

第二控制单元20包括第一自举单元21，移位寄存器110还包括放电单元40，放电单元40与第一自举单元21电连接，第一自举单元21中多余的电荷可通过放电单元40进行释放，避免第一自举单元21中多余的电荷影响驱动电路100的稳定性，有效提高驱动电路100的稳定性。

图6是本发明提供的另一种移位寄存器的框架结构示意图，参考图6，在一些可选实施例中，放电单元40用于将第一自举单元21中的电荷传输至第三电压信号端VGH，用于给第三电压信号端VGH提供信号的走线的供电及驱动能力远远大于给时钟信号端提供信号的走线，将第一自举单元21中多余的电荷释放至第三电压信号端VGH，有利于电荷的消散，且不会第三电压信号端VGH的信号造成影响，有利于提高驱动电路100的稳定性。

继续参考图6，在一些可选实施例中，放电单元40包括第一晶体管M1，第一晶体管M1的栅极、漏极均与第三电压信号端VGH电连接，第一晶体管M1的源极与第一自举单元21电连接，第一自举单元21中的电荷可通过第一晶体管M1传输至第三电压信号端VGH。

继续参考图6，在一些可选实施例中，第一晶体管M1为P型晶体管，第三电压信号端VGH的信号为高电平信号，当第一晶体管M1的源极的信号的电位高于第三电压信号端VGH的信号的电位时，第一晶体管M1导通，第一晶体管M1的源极的信号传输至第三电压信号端VGH，即实现通过第一晶体管M1将第一自举单元21中的过高的电荷传输至第三电压信号端VGH。

需要说明的是，图3中示例性的示出了放电单元40包括第一晶体管M1，且第一晶体管M1为P型晶体管，第三电压信号端VGH的信号为高电平信号，从而将第一自举单元21中的过高的电荷传输至第三电压信号端VGH。在本发明其他实施例中，第一晶体管M1还可以根据实际需要设置为其他类型的晶体管，相应的，第三电压信号端VGH也可以通其他信号，或是放电单元40还可以包括其他部件，本发明在此不再一一赘述。

图7是本发明提供的又一种移位寄存器的框架结构示意图，参考图7，在一些可选实施例中，第一自举单元21包括第一电容C1，第一电容C1的第一极板与第五节点N5电连接，第一电容C1的第二极板与第六节点N6电连接，其中，第六节点N6的信号受控于第一电压信号端VGL的信号、以及第二时钟信号端XCK2的信号，第六节点N6的信号先被第一电压信号端VGL的信号拉低，然后再被第二时钟信号端XCK2的信号拉高，此时，由于第一电容C1的耦合作用，第一电容C1的第一极板的电荷过高，即第五节点N5的信号的电位上升到过高电位(示例性的，比第三电压信号端VGH的信号的电位更高)。第一晶体管M1的源极与第五节点N5电连接，当第一晶体管M1的源极的信号的电位高于第三电压信号端VGH的信号的电位时，第一晶体管M1导通，第一晶体管M1的源极的信号传输至第三电压信号端VGH，即实现通过第一晶体管M1将第一电容C1的第一极板上过高的电荷通过第三电压信号端VGH进行释放，避免第一电容C1中多余的电荷影响驱动电路100的稳定性，有效提高驱动电路100的稳定性。

图8是本发明提供的又一种移位寄存器的框架结构示意图，参考图8，在一些可选实施例中，移位寄存器还包括第二自举单元50，第二自举单元50包括第二晶体管M2、第三晶体管M3和第二电容C2。

其中，第二晶体管M2的栅极与第三节点N3电连接，第二晶体管M2的源极与第三时钟信号端CK电连接；

第三晶体管M3的栅极与第二节点N2电连接，第三晶体管M3的源极与第三电压信号端VGH电连接，第三晶体管M3的漏极与第二晶体管M2的漏极电连接；

第二电容C2的第一极板与第二晶体管M2的漏极电连接，第二电容C2的第二极板与所述第三节点N3电连接。

当第三节点N3的信号为低电平时，第二电容C2的第一极板通过第二晶体管M2周期性的接收第三时钟信号端CK的信号，当第三时钟信号端CK的信号传输到第二电容C2的第一极板时，由于第二电容C2的耦合作用，第三节点N3的电位下降到极低电位(示例性的，比第一电压信号端VGL的信号的电位更低)，提高栅极与第三节点N3电连接的晶体管的驱动性能。

另外，当第三节点N3的信号为高电平时，第二自举单元50将第三电压信号端VGH的信号传输到第二电容C2的第一极板时，通过第二电容C2的耦合作用来保持第三节点N3的信号的电位。

继续参考图8，在一些可选实施例中，第二控制单元20还包括第四晶体管M4，第四晶体管M4的栅极与第一节点N1电连接，第四晶体管M4的源极与第一时钟信号端XCK1电连接，第四晶体管M4的漏极与第四节点N4电连接，当第一节点N1的信号为低电平时，第四晶体管M4导通，第一时钟信号端XCK1的信号传输至第四节点N4。

继续参考图8，在一些可选实施例中，移位寄存器还包括第一稳定单元60，第一稳定单元60连接于第一节点N1和第三节点N3之间，第一稳定单元60可限制第一节点N1和第三节点N3的电压降宽度。

且第三节点N3的信号周期性的处于极低电位，在第一节点N1和第三节点N3之间设置第一稳定单元60，当第三节点N3的信号处于极低电位时，第一稳定单元60处于关闭的状态，避免第一节点N1的信号过低，第四晶体管M4的栅极与第一节点N1电连接，从而避免第四晶体管M4的栅极接收极低电平信号，避免第四晶体管M4易老化发生损坏，提高驱动电路的稳定性。

继续参考图8，在一些可选实施例中，第一稳定单元60包括第五晶体管M5，第五晶体管M5的栅极与第一电压信号端VGL电连接，第五晶体管M5的源极与第三节点N3电连接，第五晶体管M5的漏极与第一节点N1电连接。当第三节点N3的信号处于极低电位时，即第五晶体管M5的源极的信号为极低电位，第五晶体管M5的栅极与第一电压信号端VGL电连接，即第五晶体管M5的栅极的电位高于第五晶体管M5的源极的电位，因此，第五晶体管M5处于关闭的状态，使得第一节点N1的信号的电位大于等于第一电压信号端VGL的信号的电位，从而避免第四晶体管M4的栅极接收极低电平信号，避免第四晶体管M4易老化发生损坏，提高驱动电路的稳定性。

继续参考图8，在一些可选实施例中，第五晶体管M5的沟道长度为L，第五晶体管M5的沟道宽度为W，其中，L≥4μm，W≥8μm。

第五晶体管M5的栅极与第一电压信号端VGL电连接，第五晶体管M5的栅极长期接收第一电压信号端VGL的信号，由于第一电压信号端VGL的信号为低电平，即第五晶体管M5的栅极长期接收低电平信号，随著时间的推移，第五晶体管M5的稳定性容易受到影响，第五晶体管M5的沟道长度大于等于4μm，第五晶体管M5的沟道宽度大于等于8μm，可以有效提高第五晶体管M5的稳定性，避免当第三节点N3的信号处于极低电位时，第三节点N3的信号传输至第一节点N1影响第四晶体管M4的寿命。

继续参考图8，在一些可选实施例中，第二控制单元20还包括第六晶体管M6和第七晶体管M6。

其中，第六晶体管M6的栅极与第六节点N6电连接，第六晶体管N6的源极与第三时钟信号端CK电连接，第六晶体管M6的漏极与第五节点N5电连接；

第七晶体管M7的栅极与第三时钟信号端CK电连接，第七晶体管M7的源极与第五节点N5电连接，第七晶体管M7的漏极与第四节点N4电连接。

图9是本发明提供的又一种移位寄存器的框架结构示意图，参考图9，在一些可选实施例中，移位寄存器还包括第二稳定单元70，第二稳定单元70连接于第二节点N2和第六节点N6之间，第二稳定单元70可限制第二节点N2和第三节点N6的电压降宽度。

继续参考图9，在一些可选实施例中，第二稳定单元70包括第八晶体管M8，第八晶体管M8的栅极与第一电压信号端VGL电连接，第八晶体管M8的源极与第二节点N2电连接，第八晶体管M8的漏极与第六节点N6电连接。

图10是本发明提供的一种移位寄存器的电路示意图，参考图10，在一些可选实施例中，第一控制单元10包括：第九晶体管M9、第十晶体管M10、第十一晶体管M11和第十二晶体管M12。其中，第九晶体管M9的栅极与第一时钟信号端XCK1电连接，第九晶体管M9的源极与输入信号端IN电连接；第十晶体管M10的栅极与第二时钟信号端XCK2电连接，第十晶体管M10的源极与第九晶体管M9的漏极电连接，第十晶体管M10的漏极与第一节点N1电连接；第十一晶体管M11的栅极与第一节点N1电连接，第十一晶体管M11的源极与第二时钟信号端XCK2电连接，第十一晶体管M11的漏极与第二节点N2电连接；第十二晶体管M12的栅极与第二时钟信号端XCK2电连接，第十二晶体管M12的源极与第一电压信号端VGL电连接，第十二晶体管M12的漏极与第二节点N2电连接。

输出单元30包括：第十三晶体管M13和第十四晶体管M14。其中，第十三晶体管M13的栅极与第三节点N3电连接，第十三晶体管M13的源极与第二电压信号端VGL2电连接，第十三晶体管M13的漏极与信号输出端OUT电连接；第十四晶体管M14的栅极与第四节点N4电连接，第十四晶体管M14的源极与第四时钟信号端XCK4电连接，第十四晶体管M14的漏极与信号输出端OUT电连接。

继续参考图10，在一些可选实施例中，输出单元30还包括第三电容C3，第三电容C3的第一极板与第四时钟信号端XCK4电连接，第三电容C3的第二极板与第四节点N4电连接，通过第三电容C3的耦合作用，可稳定第四节点N4的信号。

图11是本发明提供的移位寄存器的一种驱动时序图，请结合图10和图11。

在T1时段，输入信号端IN的信号为低电平，第一时钟信号端XCK1的信号为高电平，第二时钟信号端XCK2的信号为高电平，第九晶体管M9关闭，第十晶体管M10关闭，第一节点N1的信号保持低电平，第三节点N3的信号为低电平，第十一晶体管M11导通，第十二晶体管M12关闭，第二时钟信号端XCK2的信号传输至第二节点N2，第二节点N2的信号为高电平，第三晶体管M3关闭，第二晶体管M2导通，第三时钟信号端CK的信号为低电平，由于第二电容C2的耦合作用，第三节点N3的信号被进一步拉低；第六节点N6的信号为高电平，第六晶体管M6关闭，第四晶体管M4导通，第一时钟信号端XCK1的信号传输至第四节点N4，第四节点N4的信号为高电平；第七晶体管M7导通，第五节点N5的信号为高电平；第十三晶体管M13导通，第一电压端VGL的信号传输至信号输出端OUT，第十四晶体管M14关闭，信号输出端OUT的信号为低电平。

在T2时段，输入信号端IN的信号为高电平，第一时钟信号端XCK1的信号为低电平，第二时钟信号端XCK2的信号为低电平，第九晶体管M9导通，第十晶体管M10导通，第一节点N1的信号为高电平，第三节点N3的信号为高电平，第十一晶体管M11关闭，第十二晶体管M12导通，第一电压端VGL的信号传输至第二节点N2，第二节点N2的信号为低电平，第三晶体管M3导通，第二晶体管M2关闭，第三电压端VGH的信号传输至第二电容C2，由于第二电容C2的耦合作用，第三节点N3的信号被进一步拉高；第六节点N6的信号为低电平，第六晶体管M6导通，第四晶体管M4关闭，第三时钟信号端CK的信号为高电平，第三时钟信号端CK的信号传输至第五节点N5，第五节点N5的信号为高电平；第七晶体管M7关闭，第四节点N4的信号保持高电平；第十三晶体管M13关闭，第十四晶体管M14关闭，信号输出端OUT的信号保持低电平。

在T3时段，输入信号端IN的信号为低电平，第一时钟信号端XCK1的信号为高电平，第二时钟信号端XCK2的信号为高电平，第九晶体管M9关闭，第十晶体管M10关闭，第一节点N1的信号保持高电平，第三节点N3的信号为高电平，第十一晶体管M11关闭，第十二晶体管M12关闭，第二节点N2的信号保持低电平，第三晶体管M3导通，第二晶体管M2关闭，第三节点N3的信号保持高电平；第六节点N6的信号为低电平，第六晶体管M6导通，第四晶体管M4关闭，第三时钟信号端CK的信号为低电平，第三时钟信号端CK的信号传输至第五节点N5，第五节点N5的信号为低电平，由于第一电容C1的耦合作用，第六节点N6的信号被进一步拉低；第七晶体管M7导通，第五节点N5的信号传输至第四节点N4，第四节点N4的信号为低电平；第十三晶体管M13关闭，第十四晶体管M14导通，第一时钟信号端XCK1的信号传输至信号输出端OUT，信号输出端OUT的信号为高电平。

在T4时段，输入信号端IN的信号为低电平，第一时钟信号端XCK1的信号为低电平，第二时钟信号端XCK2的信号为低电平，第九晶体管M9导通，第十晶体管M10导通，第一节点N1的信号为低电平，第三节点N3的信号为低电平，第十一晶体管M11导通，第十二晶体管M12导通，第一电压端VGL的信号传输至第二节点N2，第二节点N2的信号为低电平，第三晶体管M3导通，第二晶体管M2导通，第三时钟信号端CK的信号为高电平，由于第二电容C2的耦合作用，第三节点N3的信号保持低电平；第六节点N6的信号为低电平，第六晶体管M6导通，第四晶体管M4导通，第三时钟信号端CK的信号传输至第五节点N5，第五节点N5的信号为高电平；第七晶体管M7关闭，第一时钟信号端XCK1的信号传输至第四节点N4，第四节点N4的信号为低电平；第十三晶体管M13导通，第十四晶体管M14导通，信号输出端OUT的信号为低电平。

在T5时段，输入信号端IN的信号为低电平，第一时钟信号端XCK1的信号为高电平，第二时钟信号端XCK2的信号为高电平，第九晶体管M9关闭，第十晶体管M10关闭，第一节点N1的信号保持低电平，第三节点N3的信号为低电平，第十一晶体管M11导通，第十二晶体管M12关闭，第二时钟信号端XCK2的信号传输至第二节点N2，第二节点N2的信号为高电平，第三晶体管M3关闭，第二晶体管M2导通，第三时钟信号端CK的信号为低电平，第三时钟信号端CK的信号传输至第二电容C2，由于第二电容C2的耦合作用，第三节点N3的信号被进一步拉低；第六节点N6的信号为高电平，第六晶体管M6关闭，第四晶体管M4导通，第一时钟信号端XCK1的信号传输至第四节点N4，第四节点N4的信号为高电平；第三时钟信号端CK的信号为低电平，第七晶体管M7导通，第四节点N4的信号传输至第五节点N5，第五节点N5的信号为高电平；第十三晶体管M13导通，第一电压端VGL的信号传输至信号输出端OUT，第十四晶体管M14关闭，信号输出端OUT的信号为低电平。

在T6时段，输入信号端IN的信号为低电平，第一时钟信号端XCK1的信号为低电平，第二时钟信号端XCK2的信号为低电平，第九晶体管M9导通，第十晶体管M10导通，第一节点N1的信号为低电平，第三节点N3的信号为低电平，第十一晶体管M11导通，第十二晶体管M12导通，第一电压端VGL的信号传输至第二节点N2，第二节点N2的信号为低电平，第三晶体管M3导通，第二晶体管M2导通，第三时钟信号端CK的信号为高电平，由于第二电容C2的耦合作用，第三节点N3的信号保持低电平；第六节点N6的信号为低电平，第六晶体管M6导通，第四晶体管M4导通，第三时钟信号端CK的信号传输至第五节点N5，第五节点N5的信号为高电平；第七晶体管M7关闭，第一时钟信号端XCK1的信号传输至第四节点N4，第四节点N4的信号为低电平；第十三晶体管M13导通，第十四晶体管M14导通，信号输出端OUT的信号为低电平。

由于在T4时段和T6时段中，在第二时钟信号端XCK2的信号为低电平时，第一电压端VGL的信号传输至第二节点N2，第二节点N2的信号传输至第六节点N6，第六节点N6的信号为低电平，第三时钟信号端CK的信号传输至第五节点N5，第五节点N5的信号为高电平；在第二时钟信号端XCK2的信号由低电平变为高电平时，第二节点N2的信号由低电平变为高电平，相应的，第六节点N6的信号也由低电平变为高电平，由于第一电容C1的耦合作用，第五节点N5的信号在高电平的基础上进一步被拉高，由于第一晶体管M1的栅极与第三电压信号端VGH电连接，第一晶体管M1的源极与第六节点N6电连接，第一晶体管M1的源极的电位高于第一晶体管M1的栅极的电位时，第一晶体管M1导通，第一晶体管M1的源极的信号传输至第三电压信号端VGH，即实现通过第一晶体管M1将第五节点N5中过高的电荷传输至第三电压信号端VGH，从而避免第五节点N5中过高的电荷在下一时段当第七晶体管M7和第四晶体管M4导通时传输至第一时钟信号端XCK1，会影响第一时钟信号端XCK1上的信号，有效提高驱动电路的稳定性。

第三节点N3的信号周期性处于极低电平状态，示例性的，参考T1时段和T5时段。第四晶体管M4的栅极与第一节点N1电连接，第一节点N1的信号会对第四晶体管M4造成影响。第一节点N1和第三节点N3之间设有第五晶体管M5，其中，第五晶体管M5的栅极与第一电压信号端VGL电连接，第五晶体管M5的源极与第三节点N3电连接，第五晶体管M5的漏极与第一节点N1电连接。当第三节点N3的信号处于极低电位时，即第五晶体管M5的源极的信号为极低电位，第五晶体管M5的栅极与第一电压信号端VGL电连接，即第五晶体管M5的栅极的电位高于第五晶体管M5的源极的电位，因此，第五晶体管M5处于关闭的状态，使得第一节点N1的信号的电位大于等于第一电压信号端VGL的信号的电位，从而避免第四晶体管M4的栅极接收极低电平信号，避免第四晶体管M4易老化发生损坏，提高驱动电路的稳定性。

参考图3和图4，在一些可选实施例中，显示面板包括像素电路210，驱动电路100通过第一扫描线120为像素电路210提供第一扫描信号，第一扫描线120与移位寄存器110的信号输出端OUT电连接。

像素电路包括IGZO晶体管，IGZO晶体管的栅极与第一扫描线电连接。示例性的，参考图12，图12是本发明提供的一种像素电路的电路示意图，IGZO晶体管的漏电流较小，像素电路中晶体管M4’和晶体管M5’可以为IGZO晶体管，有效改进节点N1’漏电导致的低频闪烁问题。本发明提供的驱动电路100中信号输出端OUT的输出信号延迟较小，相应的，与晶体管M4’的栅极电连接的信号端S2’、与晶体管M5’的栅极电连接的信号端S1可与本发明提供的驱动电路100中的第一扫描线120电连接，可解决像素电路中部分晶体管采用IGZO晶体管时对驱动电路100中的输出信号的要求较高的问题。

可以理解的是，当像素电路中晶体管M4’和晶体管M5’为IGZO晶体管时，与晶体管M4’的栅极电连接的信号端S2’、与晶体管M5’的栅极电连接的信号端S1与不同的驱动电路100中的第一扫描线120电连接。

需要说明的是，图12中示例性的示出了一种7T1C的像素电路，在本发明其他实施例中，像素电路还可以采用其他结构的电路，本发明对此不进行限制。

在一些可选实施例中，请参考图13，图13是本发明提供的一种显示装置的平面示意图，本实施例提供的显示装置1000，包括本发明上述实施例提供的显示面板000。图13实施例仅以手机为例，对显示装置1000进行说明，可以理解的是，本发明实施例提供的显示装置1000还可以是电脑、电视、车载显示装置等其他具有显示功能的显示装置1000，本发明对此不作具体限制。本发明实施例提供的显示装置1000，具有本发明实施例提供的显示面板000的有益效果，具体可以参考上述各实施例对于显示面板000的具体说明，本实施例在此不再赘述。

通过上述实施例可知，本发明提供的显示面板和显示装置，至少实现了如下的有益效果：

本发明提供的显示面板中，移位寄存器中第二控制单元包括第一自举单元，且移位寄存器还包括放电单元，放电单元与第一自举单元电连接，第一自举单元中多余的电荷可通过放电单元进行释放，避免第一自举单元中多余的电荷影响驱动电路的稳定性，有效提高驱动电路的稳定性。

虽然已经通过例子对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上例子仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (17)

1.一种显示面板，其特征在于，包括：

驱动电路，所述驱动电路包括相互级联的N级移位寄存器，N≥2；

所述移位寄存器包括：

第一控制单元，所述第一控制单元接收输入信号端的信号、第一电压信号端的信号，并响应于第一时钟信号端的信号、第二时钟信号端的信号而控制第一节点的信号、第二节点的信号；

第二控制单元，所述第二控制单元接收所述第一节点的信号、所述第二节点的信号，并响应于所述第一时钟信号端的信号、第三时钟信号端的信号而控制第三节点的信号、第四节点的信号；

输出单元，所述输出单元接收所述第四时钟信号端的信号、所述第二电压信号端的信号，并响应于所述第三节点的信号、所述第四节点的信号，而控制信号输出端的信号；

其中，所述第二控制单元包括第一自举单元；

放电单元，所述放电单元与所述第一自举单元电连接。

2.根据权利要求1所述的显示面板，其特征在于，

所述放电单元用于将所述第一自举单元中的电荷传输至第三电压信号端。

3.根据权利要求2所述的显示面板，其特征在于，

所述放电单元包括第一晶体管，所述第一晶体管的栅极、漏极均与所述第三电压信号端电连接，所述第一晶体管的源极与所述第一自举单元电连接。

4.根据权利要求3所述的显示面板，其特征在于，

所述第一晶体管为P型晶体管，所述第三电压信号端的信号为高电平信号。

5.根据权利要求3所述的显示面板，其特征在于，

所述第一自举单元包括第一电容，所述第一电容的第一极板与第五节点电连接，所述第一电容的第二极板与第六节点电连接，其中，所述第六节点的信号受控于所述第一电压信号端的信号、以及所述第二时钟信号端的信号；

所述第一晶体管的源极与所述第五节点电连接。

6.根据权利要求1所述的显示面板，其特征在于，

所述移位寄存器还包括第二自举单元；

所述第二自举单元包括第二晶体管、第三晶体管和第二电容；

所述第二晶体管的栅极与所述第三节点电连接，所述第二晶体管的源极与所述第三时钟信号端电连接；

所述第三晶体管的栅极与所述第二节点电连接，所述第三晶体管的源极与第三电压信号端电连接，所述第三晶体管的漏极与所述第二晶体管的漏极电连接；

所述第二电容的第一极板与所述第二晶体管的漏极电连接，所述第二电容的第二极板与所述第三节点电连接。

7.根据权利要求6所述的显示面板，其特征在于，

所述第二控制单元还包括第四晶体管，所述第四晶体管的栅极与所述第一节点电连接，所述第四晶体管的源极与所述第一时钟信号端电连接，所述第四晶体管的漏极与所述第四节点电连接。

8.根据权利要求7所述的显示面板，其特征在于，

所述移位寄存器还包括第一稳定单元，所述第一稳定单元连接于所述第一节点和所述第三节点之间。

9.根据权利要求8所述的显示面板，其特征在于，

所述第一稳定单元包括第五晶体管，所述第五晶体管的栅极与所述第一电压信号端电连接，所述第五晶体管的源极与所述第三节点电连接，所述第五晶体管的漏极与所述第一节点电连接。

10.根据权利要求9所述的显示面板，其特征在于，

所述第五晶体管的沟道长度为L，所述第五晶体管的沟道宽度为W，其中，L≥4μm，W≥8μm。

11.根据权利要求1所述的显示面板，其特征在于，

所述第二控制单元还包括第六晶体管和第七晶体管；

所述第六晶体管的栅极与第六节点电连接，所述第六晶体管的源极与所述第三时钟信号端电连接，所述第六晶体管的漏极与第五节点电连接；

所述第七晶体管的栅极与所述第三时钟信号端电连接，所述第七晶体管的源极与所述第五节点电连接，所述第七晶体管的漏极与所述第四节点电连接。

12.根据权利要求1所述的显示面板，其特征在于，

所述移位寄存器还包括第二稳定单元，所述第二稳定单元连接于所述第二节点和第六节点之间。

13.根据权利要求12所述的显示面板，其特征在于，

所述第二稳定单元包括第八晶体管，所述第八晶体管的栅极与所述第一电压信号端电连接，所述第八晶体管的源极与所述第二节点电连接，所述第八晶体管的漏极与所述第六节点电连接。

14.根据权利要求1所述的显示面板，其特征在于，

所述第一控制单元包括：

第九晶体管，所述第九晶体管的栅极与所述第一时钟信号端电连接，所述第九晶体管的源极与所述输入信号端电连接；

第十晶体管，所述第十晶体管的栅极与所述第二时钟信号端电连接，所述第十晶体管的源极与所述第九晶体管的漏极电连接，所述第十晶体管的漏极与所述第一节点电连接；

第十一晶体管，所述第十一晶体管的栅极与所述第一节点电连接，所述第十一晶体管的源极与所述第二时钟信号端电连接，所述第十一晶体管的漏极与所述第二节点电连接；

第十二晶体管，所述第十二晶体管的栅极与所述第二时钟信号端电连接，所述第十二晶体管的源极与所述第一电压信号端电连接，所述第十二晶体管的漏极与所述第二节点电连接；

所述输出单元包括：

第十三晶体管，所述第十三晶体管的栅极与所述第三节点电连接，所述第十三晶体管的源极与所述第二电压信号端电连接，所述第十三晶体管的漏极与所述信号输出端电连接；

第十四晶体管，所述第十四晶体管的栅极与所述第四节点电连接，所述第十四晶体管的源极与所述第四时钟信号端电连接，所述第十四晶体管的漏极与所述信号输出端电连接。

15.根据权利要求14所述的显示面板，其特征在于，

所述输出单元还包括第三电容，所述第三电容的第一极板与所述第四时钟信号端电连接，所述第三电容的第二极板与所述第四节点电连接。

16.根据权利要求1所述的显示面板，其特征在于，

所述显示面板包括像素电路，所述驱动电路通过第一扫描线为所述像素电路提供第一扫描信号，所述第一扫描线与所述移位寄存器的信号输出端电连接；

所述像素电路包括IGZO晶体管，所述IGZO晶体管的栅极与所述第一扫描线电连接。

17.一种显示装置，其特征在于，包括权利要求1-16任一项所述的显示面板。

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