CN113284940B - 一种电力电子用半导体器件及其制作方法 - Google Patents
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Abstract
本发明涉及一种电力电子用半导体器件及其制作方法。该半导体器件包含第一半导体层；在所述第一半导体层上表面设有沟槽区域；包含若干沟槽；所述若干沟槽内均填充第一绝缘介质材料；排列方式为，沿远离器件有源区方向，沟槽的宽度递减，沟槽的间距递增，沟槽的深度逐渐变浅；所述沟槽区域下方设有终端扩展区；在远离器件有源区的边缘端设有截止环区域；所述第二介质层位于所述沟槽区域上侧；所述第一导电层位于所述第二介质层边缘上侧；所述第一导电层和所述截止环区域以及所述终端扩展区连接；所述阻挡层位于所述第二介质层上侧；所述钝化层位于所述阻挡层上侧并能够覆盖装置上表面。终端表面电场分布更加均匀，提高了装置的可靠性。
Description
技术领域
本发明涉及一种电力电子用半导体器件及其制作方法。
背景技术
在电力用半导体功率器件的设计制造中，器件的耐压与可靠性主要是由器件边缘的结终端装置来实现。人们普遍希望结终端装置在满足设计要求耐压时，面积占比小，可靠性高。
为了满足这一要求，目前常用的终端技术主要有场板(Field Plate，FP)、场限环(Field limiting Ring，FLR)、结终端扩展(Junction Termination Extension，JTE)、以及横向变掺杂(Variation ofLateral Doping，VLD)等。其中，JTE和VLD终端作为面积占比较小的结构，可以获得接近理想平面结的耐压。
具体的例如中国专利文献2017105217390，公开了一种半导体横向变掺杂终端结构，其通过在终端结构表面引入场板的方式来屏蔽外界电荷的污染，提高终端装置的可靠性。进一步的，优化半导体装置的内部电场分布，将电场峰值由装置边缘或中间移向主结处可以降低装置对外界电荷的敏感性。
上述方式是通过P型区域来耗尽电场，而P型区极易受到外界电荷的影响，降低了终端装置的可靠性。
公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应该当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
发明内容
本发明的目的在于：针对现有技术存在的现有的VLD终端中，P型区极易受到外界电荷的影响，降低了终端装置的可靠性的问题，提供一种电力电子用半导体器件。该电力电子用半导体器件，通过在在所述第一半导体层上表面设有若干沟槽；所述若干沟槽周期排列方式为沟槽的宽度递增，沟槽的间距递减，沟槽的深度逐渐变浅；终端表面电场分布更加均匀，提高了装置的可靠性。
为了实现上述目的，本发明采用的技术方案为：
一种电力电子用半导体器件，包含第一半导体层、绝缘的第二介质层、第一导电层、第一电极、阻挡层和钝化层；
所述第一半导体层具有第一导电类型；在所述第一半导体层上表面设有沟槽区域；所述沟槽区域包含若干沟槽；所述若干沟槽内均填充第一绝缘介质材料；所述若干沟槽排列方式为，沿远离器件有源区方向，沟槽的宽度递减，沟槽的间距递增，沟槽的深度逐渐变浅；所述沟槽区域下方设有终端扩展区；所述终端扩展区具有第二导电类型；所述终端扩展区包围所述沟槽区域；远离器件有源区的边缘端设有截止环区域；
所述第二介质层位于所述沟槽区域上侧；所述第一导电层位于所述第二介质层边缘上侧；所述第一导电层和所述截止环区域连接；
所述第一电极与所述终端扩展区连接；所述阻挡层位于所述第二介质层上侧；
所述钝化层位于所述阻挡层上侧并能够覆盖装置上表面。
进一步的，所述沟槽区域内沟槽的数量为N+1，1≤N≤20，N为非0的自然数，按照顺序编号为0，1，2，3，……N+1；
沟槽的宽度分别为x0，x1，x2，x3，……xN；
对应沟槽的间隔分别为y0，y1，y2，……y(N-1)；
其中y0为0号沟槽和1号沟槽之间的间隔，y1为1号沟槽和2号沟槽之间的间隔，y2为2号沟槽和3号沟槽之间的间隔，……；
沟槽的宽度存在x0＞x1＞x2＞x3＞……＞xN；
沟槽的间距存在y0＜y1＜y2＜……＜y(N-1)；
进一步的，
D0＝(x0+y0)；D1＝(x1+y1)；D2＝(x2+y2)……D(N-1)＝(x(N-1)+y(N-1)；
其中D0、D1、D2……D(N-1)的取值范围均为5μm～25μm。
进一步的，D0＝D1＝D2＝D3＝……＝D(N-1)。
D＝(x0+y0)＝(x1+y1)＝(x2+y2)＝(x(N-1)+y(N-1))；5μm≤D≤25μm。
进一步的，所述若干沟槽的深度递减变浅，且沟槽的深度范围为6μm～1μm。
进一步的，所述第二介质层的厚度为1μm～5μm；所述第二介质层的材料为硅的氧化物或硅的氮化物。
进一步的，所述沟槽内填充与所述第二介质层一致的绝缘材料。即所述第一绝缘介质材料与形成所述第二介质层的材料相同。
进一步的，所述第一半导体层的晶向为110或100，电阻率范围为10Ω·cm～150Ω·cm。
进一步的，形成所述终端扩展区的杂质通过所述沟槽区域注入至所述第一半导体层内部；所述杂质的剂量范围为3e12cm-3～5e13cm-3。
通过所述沟槽区域注入，是指从沟槽区域中每个沟槽的底部以及相邻沟槽之间的间隔中注入。
进一步的，所述截止环区域位于所述第一半导体层上侧；所述截止环区域的宽度为5μm～20μm；所述截止环区域与所述终端扩展区的间隔为40μm～200μm。
进一步的，还包括第二电极，所述第二电极位于所述第一导电层远离所述第一电极的一侧；所述第二电极连接所述第一导电层和所述截止环区域。
进一步的，所述第一电极的材料包含Si，Al，Cu，Ag，Ti，Ni，Au中的至少一种。所述第一电极的材料不限于上述材料。其中常用的为Si，Al，Cu。所述第二电极的材料包含Si，Al，Cu，Ag，Ti，Ni，Au中的至少一种。所述第二电极的材料不限于上述材料。其中常用的为Si，Al，Cu。
进一步的，所述阻挡层的厚度为1μm～3μm；所述阻挡层的材料为硅的氧化物。
进一步的，所述钝化层厚度为1μm～15μm；所述钝化层的材料为硅的氧化物或者聚酰亚胺。
进一步的，所述第一导电类型为P型或N型；所述第二导电类型为N型或D型；所述第一导电类型与所述第二导电类型不同。
本发明还提供一种如上所述的电力电子用半导体器件的制作方法，包括如下步骤，
A，在第一半导体层的表面，用热氧化、LPCVD或PECVD的方法生长硬掩膜层；
B，通过光刻，干法刻蚀对硬掩膜层进行刻蚀，形成沟槽刻蚀窗口区；
C，对硅进行刻蚀，形成沟槽；
D，向沟槽区域注入低剂量的第二导电类型杂质，进行退火，推阱处理，形成终端扩展区；
E，通过热氧化、LPCVD或PECVD的方法填充沟槽，用第一绝缘介质材料填充沟槽，再生长第二介质层；
F，通过光刻，干法刻蚀或湿法刻蚀，打开主结与截止环区域的窗口区；
G，注入第一导电类型杂质，进行退火，推阱处理，形成截止环区域；
H，在装置表面通过LPCVD或PECVD的方法，淀积多晶，再通过干法刻蚀形成第一导电层；
I，在装置表面通过LPCVD或PECVD的方法，淀积阻挡层，再通过干法刻蚀或湿法刻蚀形成窗口区；
J，在装置表面通过蒸发或者溅射的方法制作金属层，并通过光刻，湿法或干法刻蚀留下第一电极和第二电极，第二电极用于连接截止区域与第一导电层；第一电极用于引出电极；
K，在装置表面通过LPCVD或PECVD的方案，淀积钝化层。
综上所述，由于采用了上述技术方案，本发明的有益效果是：与传统的VLD终端结构相比，在保证耐压基本不变的情况下终端表面电场分布更加均匀，提高了装置的可靠性，并且与现有的工艺兼容，进一步降低了器件的制作难度和成本。
附图说明
图1是传统VLD终端结构示意图；
图2是本发明的半导体器件的结构示意图；
图3是两种装置结构的仿真耐压曲线对比图；
图4是两种装置结构的仿真内部电场分布对比图；
图5是两种装置结构第一半导体层和第二介质层界面的电场分布对比图；
图6是本发明步骤A工艺流程示意图；
图7是本发明步骤B工艺流程示意图；
图8是本发明步骤C工艺流程示意图；
图9是本发明步骤D工艺流程示意图；
图10是本发明步骤E工艺流程示意图；
图11是本发明步骤F、G工艺流程示意图；
图12是本发明步骤H工艺流程示意图；
图13是本发明步骤I工艺流程示意图；
图14是本发明步骤J工艺流程示意图；
图15是本发明步骤K工艺流程示意图；
图16是实施例2的半导体器件的结构示意图。
图标：11-第一半导体层；21-0号沟槽；22-1号沟槽；23-2号沟槽；24-3号沟槽；31-终端扩展区；41-第二介质层；51-第一导电层；61-第一电极；62-第二电极；71-阻挡层；81-截止环区域；91-钝化层；100-硬掩膜层。
具体实施方式
下面结合附图，对本发明作详细的说明。
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
实施例1
本实施例中，第一半导体层11为N-漂移区衬底；终端扩展区31为轻掺杂的P-结终端扩展区；第二介质层41为场氧化层；第一导电层51为多晶截止场板。
如图2所示，一种电力电子用半导体器件，包含第一半导体层11、绝缘的第二介质层41、第一导电层51、第一电极61、阻挡层71和钝化层91；
所述第一半导体层11具有第一导电类型；在所述第一半导体层11上表面设有沟槽区域；所述沟槽区域包含若干沟槽；所述若干沟槽内均填充第一绝缘介质材料；所述若干沟槽排列方式为，沿远离器件有源区方向，沟槽的宽度递减，沟槽的间距递增，沟槽的深度逐渐变浅；所述沟槽区域下方设有终端扩展区31；所述终端扩展区具有第二导电类型；所述终端扩展区包围所述沟槽区域；远离器件有源区的边缘端设有截止环区域81；
所述第二介质层41位于所述沟槽区域上侧；所述第一导电层51位于所述第二介质层41边缘上侧；所述第一导电层51和所述截止环区域81连接；
所述第一电极61与所述终端扩展区31连接；所述阻挡层71位于所述第二介质层41上侧；
所述钝化层91位于所述阻挡层71上侧并能够覆盖装置上表面。
本实施例的电力电子用半导体器件是现有VLD(如图1所示)的基础上，在第一半导体层11上表面设有沟槽区域，并提供周期变化的若干沟槽。
如图2所示，
在所述第一半导体层11上表面设有沟槽区域；在所述第一半导体层11的左部分，所述沟槽区域下方设有终端扩展区31；所述终端扩展区31能够包围所述沟槽区域；在第一半导体层11的右端，所述第一半导体层11设有所述截止环区域81；
本实施例中，该电力电子用半导体器件还包括第二电极62，所述第二电极62位于所述第一导电层51远离所述第一电极61的一侧；即所述第二电极62位于所述截止环区域81的上侧；所述第二电极62连接所述第一导电层51和所述截止环区域81。
所述第二介质层41位于所述沟槽区域上侧；所述第二介质层41覆盖所述沟槽区域；在所述第二介质层41的右端，所述第一导电层51位于所述第二介质层41边缘上侧；本实施例中，第一导电层51呈“7”型，覆盖与所述第二介质层41右端的上侧以及所述第二介质层41的右端面；所述第一导电层51和所述截止环区域81连接；
在所述第一半导体层11左上侧，所述第一电极61与所述终端扩展区31连接；所述阻挡层71位于所述第二介质层41上侧；所述阻挡层71能够遮挡所述第二介质层41和所述第一导电层51；
所述钝化层91位于所述阻挡层71上侧并能够覆盖装置上表面。
进一步的，所述沟槽区域内沟槽的数量为N+1，1≤N≤20，N为非0的自然数，按照顺序编号为0，1，2，3，……N+1；
沟槽的宽度分别为x0，x1，x2，x3，……xN；
对应沟槽的间隔分别为y0，y1，y2，……y(N-1)；
其中y0为0号沟槽和1号沟槽之间的间隔，y1为1号沟槽和2号沟槽之间的间隔，y2为2号沟槽和3号沟槽之间的间隔，……；
沟槽的宽度存在x0＞x1＞x2＞x3＞……＞xN；
沟槽的间距存在y0＜y1＜y2＜……＜y(N-1)；
优选的方案中，
D0＝(x0+y0)；D1＝(x1+y1)；D2＝(x2+y2)……D(N-1)＝(x(N-1)+y(N-1)；
其中D0、D1、D2……D(N-1)的取值范围均为5μm～25μm。
进一步优选的方案中，D0＝D1＝D2＝D3＝……＝D(N-1)。
即，D＝(x0+y0)＝(x1+y1)＝(x2+y2)＝(x(N-1)+y(N-1))；5μm≤D≤25μm。
如图2所示，在本实施例中，沟槽的数量为4个，分别为在第一半导体层上表面从左到右依次设置的0号沟槽21、1号沟槽22、2号沟槽23和3号沟槽24；0号沟槽21的宽度为x0，1号沟槽22的宽度为x1，2号沟槽23的宽度为x2，3号沟槽24的宽度为x3；沟槽的间距中，0号沟槽和1号沟槽之间的间距为y0，1号沟槽和2号沟槽之间的间距为y1，2号沟槽和3号沟槽之间的间距为y3。
进一步的，所述若干沟槽的深度递减变浅，且沟槽的深度范围为6μm～1μm。
进一步的，所述第二介质层41的厚度为1μm～5μm；所述沟槽内填充与所述第二介质层41一致的绝缘材料。即第一绝缘介质材料与形成第二介质层41的材料相同。沟槽内的第一绝缘介质材料为硅的氧化物和硅的氮化物中的至少一种。第二介质层41的材料为硅的氧化物和硅的氮化物中的至少一种。
进一步的，所述第一半导体层11的晶向为110或100，电阻率范围为10Ω·cm～150Ω·cm。衬底包括硅、氮化硅、氮化镓、砷化镓或者金刚石。
进一步的，形成所述终端扩展区31的杂质通过所述沟槽的底部注入至所述第一半导体层11内部；所述杂质的剂量范围为3e12cm-3～5e13cm-3。
进一步的，所述截止环区域位于所述第一半导体层11上侧；所述截止环区域81的宽度为5μm～20μm；所述截止环区域81与所述终端扩展区31的间隔为40μm～200μm。
进一步的，所述第一电极61的材料包含Si，Al，Cu，Ag，Ti，Ni，Au中的至少一种。所述第二电极62的材料包含Si，Al，Cu，Ag，Ti，Ni，Au中的至少一种。
进一步的，所述阻挡层71的厚度为1μm～3μm；所述阻挡层的材料为硅的氧化物。
进一步的，所述钝化层91厚度为1μm～15μm；所述钝化层的材料为硅的氧化物或者聚酰亚胺。
图3是两种装置结构的耐压曲线对比；图4是两种装置结构内部电场分布对比；图5是两种装置结构外部电场分布对比；由图3、图4和图5可知，与传统的VLD终端结构相比，在保证耐压基本不变的情况下终端表面电场分布更加均匀，提高了装置的可靠性。
图6-图15为上述的电力电子用半导体器件的制作方法，包括如下步骤，
A，在第一半导体层11的表面，用热氧化、LPCVD或PECVD的方法生长硬掩膜层100；氧化层的厚度范围在0.4μm～2μm；
B，通过光刻，干法刻蚀对硬掩膜层100进行刻蚀，形成沟槽刻蚀窗口区；C，对硅进行刻蚀，形成沟槽；沟槽包括0号沟槽21、1号沟槽22、2号沟槽23和3号沟槽24；
在刻蚀过程中，由于每个沟槽对应的刻蚀窗口区的宽度不一致，较宽的窗口对应的刻蚀速率比较窄的刻蚀窗口对应的要快，通过合理的调整和刻蚀工艺，最终形成的沟槽深度不一致，呈现出由深至浅的变化特征；
D，向沟槽区域注入低剂量的B等P型杂质，杂质从沟槽底部和沟槽间的间隙中注入，然后进行退火，推阱处理，形成终端扩展区31；杂质的剂量范围为1e12cm-3至5e13cm-3；
E，通过热氧化、LPCVD或PECVD的方法填充沟槽，并生长第二介质层41；填充沟槽后，第二介质层41的厚度为1μm～3μm；优选的填充沟槽材料和第二介质层材料为同种绝缘材料；绝缘材料为硅的氧化物或硅的氮化物；
F，通过光刻，干法刻蚀或湿法刻蚀，形成截止环区域81的窗口区；如图11所示，刻蚀掉第二介质层41右端的部分，形成截止环区域81的窗口区；
G，注入低P等N型杂质，进行退火，推阱处理，形成截止环区域81；杂质的剂量范围为1e12cm-3至5e13cm-3，优选的剂量为5e12cm-3；
H，在装置表面通过LPCVD或PECVD的方法，淀积多晶，再通过干法刻蚀形成第一导电层51；
I，在装置表面通过LPCVD或PECVD的方法，淀积阻挡层71，再通过干法刻蚀或湿法刻蚀形成窗口区；阻挡层材料为硅的氧化物或者氮化物；
J，在装置表面通过蒸发或者溅射的方法制作金属层，并通过光刻，湿法或干法刻蚀留下第一电极61和第二电极62，第二电极用于连接截止区域与第一导电层；第一电极用于引出电极；
K，在装置表面通过LPCVD或PECVD的方案，淀积钝化层91，钝化层材料为硅的氮化物、硅的氧化物和聚酰亚胺的一种或者几种的混合。
实施例2
本实施例与实施例1的区别在于，所述第二介质层41位于所述沟槽区域上侧；所述第二介质层41覆盖所述沟槽区域；所述第一导电层51位于所述第二介质层41的上侧；具体的，如图16所示，所述第一导电层51位于所述第二介质层41的右端上侧；所述第一导电层51不和所述截止环区域81直接连接；而是，所述第一导电层51和所述截止环区域81是通过第二电极62连接。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种电力电子用半导体器件，其特征在于，包含第一半导体层(11)、绝缘的第二介质层(41)、第一导电层(51)、第一电极(61)、阻挡层(71)和钝化层(91)；
所述第一半导体层(11)具有第一导电类型；在所述第一半导体层(11)上表面设有沟槽区域；所述沟槽区域包含若干沟槽；所述若干沟槽内均填充第一绝缘介质材料；
所述若干沟槽排列方式为，沿远离器件有源区方向，沟槽的宽度递减，沟槽的间距递增，沟槽的深度逐渐变浅；
所述沟槽区域下方设有终端扩展区(31)；所述终端扩展区(31)具有第二导电类型；所述终端扩展区(31)包围所述沟槽区域；远离器件有源区的边缘端设有截止环区域(81)；
所述第二介质层(41)位于所述沟槽区域上侧；
所述第一导电层(51)位于所述第二介质层(41)边缘上侧；所述第一导电层(51)和所述截止环区域(81)连接；
所述第一电极(61)与所述终端扩展区(31)连接；
所述阻挡层(71)位于所述第二介质层(41)上侧；
所述钝化层(91)位于所述阻挡层(71)上侧并能够覆盖装置上表面；
所述第一半导体层(11)为N-漂移区衬底；所述终端扩展区(31)为轻掺杂的P-结终端扩展区；所述第二介质层(41)为场氧化层；所述第一导电层(51)为多晶截止场板。
2.根据权利要求1所述的电力电子用半导体器件，其特征在于，所述沟槽区域内沟槽的数量为N+1，1≤N≤20，N为非0的自然数，按照顺序编号为0，1，2，3，……N；
沟槽的宽度分别为x0，x1，x2，x3，……xN；对应沟槽的间隔分别为y0，y1，y2，……y(N-1)；其中，y0为0号沟槽和1号沟槽之间的间隔，y1为1号沟槽和2号沟槽之间的间隔，y2为2号沟槽和3号沟槽之间的间隔，……y(N-1)为N-1号沟槽和N号沟槽之间的间隔；沟槽的宽度存在x0＞x1＞x2＞x3＞……＞xN；沟槽的间距存在y0＜y1＜y2＜……＜y(N-1)。
3.根据权利要求2所述的电力电子用半导体器件，其特征在于，
D0＝(x0+y0)；D1＝(x1+y1)；D2＝(x2+y2)……D(N-1)＝(x(N-1)+y(N-1))；其中D0、D1、D2……D(N-1)的取值范围均为5μm～25μm。
4.根据权利要求3所述的电力电子用半导体器件，其特征在于，
D0＝D1＝D2＝D3＝……＝D(N-1)。
5.根据权利要求1所述的电力电子用半导体器件，其特征在于，所述第二介质层(41)的厚度为1μm～5μm；所述第二介质层的材料为硅的氧化物或硅的氮化物。
6.根据权利要求1所述的电力电子用半导体器件，其特征在于，所述沟槽内填充与所述第二介质层(41)一致的绝缘材料。
7.根据权利要求1所述的电力电子用半导体器件，其特征在于，所述第一半导体层(11)的晶向为110或100，电阻率范围为10Ω·cm～150Ω·cm。
8.根据权利要求1所述的电力电子用半导体器件，其特征在于，形成所述终端扩展区(31)的杂质通过所述沟槽区域注入至所述第一半导体层(11)内部；
所述杂质的剂量范围为3e12cm-3～5e13cm-3。
9.根据权利要求1-7任一所述的电力电子用半导体器件，其特征在于，还包括第二电极(62)，所述第二电极(62)位于所述第一导电层(51)远离所述第一电极(61)的一侧；所述第二电极(62)连接所述第一导电层(51)和所述截止环区域(81)。
10.一种如权利要求1-9任一所述的电力电子用半导体器件的制作方法，其特征在于，包括如下步骤，
A，在第一半导体层(11)的表面，用热氧化、LPCVD或PECVD的方法生长硬掩膜层(100)；
B，通过光刻，干法刻蚀对硬掩膜层(100)进行刻蚀，形成沟槽刻蚀窗口区；
C，对硅进行刻蚀，形成沟槽；
D，向沟槽区域内注入低剂量的第二导电类型杂质，进行退火，推阱处理，形成终端扩展区(31)；
E，通过热氧化、LPCVD或PECVD的方法填充沟槽，并生长第二介质层(41)；
F，通过光刻，干法刻蚀或湿法刻蚀，形成截止环区域的窗口区；
G，注入第一导电类型杂质，进行退火，推阱处理，形成截止环区域(81)；
H，在装置表面通过LPCVD或PECVD的方法，淀积多晶，再通过干法刻蚀形成第一导电层(51)；
I，在装置表面通过LPCVD或PECVD的方法，淀积阻挡层(71)，再通过干法刻蚀或湿法刻蚀形成窗口区；
J，在装置表面通过蒸发或者溅射的方法制作金属层，并通过光刻，湿法或干法刻蚀留下第一电极(61)和第二电极(62)，第二电极(62)用于连接截止环区域(81)与第一导电层(51)；
第一电极(61)用于引出电极；
K，在装置表面通过LPCVD或PECVD的方案，淀积钝化层(91)。
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