CN113257172A - 单时钟显示驱动器 - Google Patents

Abstract

本申请涉及单时钟显示驱动器。说明书的各个方面提供电路(100)。在至少一些示例中，电路包括驱动器(104A)。驱动器包括锁相回路(108A)和数字接口(105A)。锁相回路被配置成接收时钟信号，并且基于第一时钟信号提供第二时钟信号。数字接口被配置成：接收第一时钟信号、在第一时钟信号的连续的上升沿转换和下降沿转换处从数据帧接收数据并进行取样、从数据帧提取数据帧中寻址到驱动器的一部分、以及提供数据帧中在提取数据帧中寻址到驱动器的该部分之后剩余的一部分。

Description

单时钟显示驱动器

相关申请的交叉引用

本申请要求于2020年1月24日提交的美国临时专利申请No.62/965,492的优先权，该申请据此通过引用全文并入本文。

背景技术

一些视觉显示器包括成组(诸如红、绿和蓝LED组)布置的多个发光二极管(LED)，这些发光二极管然后形成许多LED的面板或阵列。LED面板通常受到向驱动器发射信号的控制器控制，该驱动器驱动LED并且使LED按某种顺序发光、或不发光。这种控制致使LED面板发出视觉显示，诸如颜色、图案、图像等。随着对LED面板的显示性能标准要求日益增多，可以出现在控制或驱动LED面板方面的挑战。

发明内容

在至少一些示例中，电路包括驱动器。驱动器包括锁相回路和数字接口。锁相回路被配置成接收第一时钟信号以及基于第一时钟信号提供第二时钟信号。数字接口被配置成：接收第一时钟信号、在第一时钟信号的连续上升沿转换和下降沿转换处接收来自数据帧的数据并对其进行取样、从数据帧提取寻址到驱动器的数据帧的一部分、以及提供在提取寻址到驱动器的数据帧的该部分之后剩余的数据帧的一部分。

在至少一些示例中，电路包括驱动器。驱动器包括锁相回路和数字接口。锁相回路被配置成接收第一时钟信号以及基于第一时钟信号提供第二时钟信号。数字接口被配置成：接收第一时钟信号、接收数据帧、在第一时钟信号的连续的上升沿转换和下降沿转换处将数据写入数据帧、以及在写入数据帧之后提供数据帧。

在至少一些示例中，系统包括显示器、显示控制器和第一驱动器。显示器包括被布置成多行和多列的部分。显示控制器被配置成控制显示器的行、向驱动器菊花链(daisychain)的第一驱动器提供数据帧、以及向驱动器菊花链的每个驱动器提供第一时钟信号。第一驱动器被配置成基于第一时钟信号提供第二时钟信号、从显示控制器接收数据帧、从数据帧去除寻址到第一驱动器的数据帧的一部分、将剩余的数据帧提供至驱动器菊花链中的下一驱动器、以及根据寻址到第一驱动器的数据帧的部分以及第二时钟信号控制显示器的第一部分。

附图说明

图1是示例显示系统的框图。

图2是示例信号波形的图示。

图3是时钟信号频率关系的表格。

图4是示例数据帧的图示。

图5是示例数据写入顺序的图示。

图6是示例数据读取顺序的图示。

图7是示例方法的流程图。

图8是示例方法的流程图。

具体实施方式

现代的视觉显示器通常趋向于提高显示性能标准，诸如除其他标准之外的帧率和对比度。例如，过去60赫兹(Hz)的帧率可以被视为可接受的显示性能，而如今提高的帧率诸如约120Hz可以被一些人视为可接受的显示性能。甚至更高的帧率可以变成未来被视为可接受的显示性能。类似地，如今约25000比1(25000:1)的对比度可以被一些人视为可接受的显示性能。甚至更高的对比度可以变成未来被视为可接受的显示性能。如本文所用的，对比度是视觉显示器能够产生的最亮的图像与视觉显示器能够产生的最暗的图像之间的差异。用另一种方式来描述，对比度可以被视为通过将视觉显示器能够显示的最高亮度除以视觉显示器能够显示的最低亮度来形成的比率。可接受的显示性能至少有时受到消费者偏好驱动，使得显示性能标准的某些值可以被视为顾客或消费者产品选择标准或“关心之物(careabouts)”。例如，试图选择或购买视觉显示器的顾客或消费者可以拒绝选择或购买具有小于120Hz的帧率的视觉显示器，并且将改为选择或购买具有120Hz的帧率的不同的视觉显示器。类似的选择或购买标准可以适用于对比度以及其他各种显示性能标准。

可以在用于控制具有这些提高的显示性能标准的视觉显示器的控制器或驱动器方面出现挑战。例如，至少一些驱动器根据数据移位时钟(SCLK)和灰度时钟(GCLK)两者来进行接收和操作。在一些示例中，SCLK被与数据传递(接收/发射)有关的驱动器利用，并且GCLK被与灰度显示有关的驱动器利用。例如，驱动器基于接收的控制数据和GCLK提供脉宽调制(PWM)以在驱动器的控制下控制视觉显示器(例如，诸如一个或多个LED)的亮度。随着视觉显示器的帧率增大，数据被提供至视觉显示器以促进该增大的帧率的速度也随之增大。为了适应增大的数据传输速度，在至少一些常规驱动器实施方式中，SCLK的频率也有所增加。类似地，随着对比度增大，驱动器接收的用于控制视觉显示器的数据的分辨率(例如数据位的数量)也增大。随着数据的分辨率增大，在至少一些常规驱动器实施方式中，GCLK的频率也有所增加。由于SCLK和/或GCLK频率增加，出现额外的挑战。例如，许多驱动器和/或视觉显示器服从发射标准，诸如辐射发射测试。辐射发射测试测量由设备无意提供(例如，由于设备运行而提供而不是作为设备的计划或预期的特征或功能提供)的设备的电磁发射的电磁场强度。随着SCLK和GCLK频率增加，设备中的噪声和设备的相应的电磁发射也可以随之增加。在其中SCLK和GCLK增加至足以支持120Hz或更大的帧率以及25000:1或更大的对比度的频率的设备中，在至少一些示例中，设备的电磁发射超过允许的标准或规格。相应地，可出现以下挑战：支持120Hz或更大帧率和/或25000:1或更大的对比度而不使SCLK和GCLK增加频率至导致设备的电磁发射超过允许的标准或规格。

在一些示例中，根据本说明书的驱动器能够支持120Hz的帧率和25000:1的对比度。在至少一些实施方式中，该驱动器接收SCLK，并且基于SCLK经由时钟分频器或定标器(scaler)内部提供GCLK。在至少一些示例中，时钟分频器被实现为锁相回路(PLL)电路，诸如将GCLK提供为多个SCLK的PLL频率分析器。在至少一些实施方式中，本说明书的驱动器还在SCLK的上升沿和下降沿两者处对接收的输入数据进行取样。在至少一些示例中，在SCLK的上升沿和下降沿两者处对输入数据进行取样使驱动器能够支持120Hz帧率，其具有的SCLK频率在数值上等于或小于针对60Hz的帧率的SCLK频率。在至少一些示例中，使得能够以适于支持60Hz帧率的SCLK频率支持120Hz帧率防止或消除可以导致驱动器的电磁发射超过可适用标准或规格的附加信号噪声和/或电磁发射的形成。另外，在至少一些示例中，经由PLL电路基于SCLK内部生成GCLK的驱动器减少在包括驱动器的系统中的电磁(EM)发射，因为高频率GCLK信号不会流经系统的部件之间的导线、迹线或其他互连件。

因为SCLK是用于生成GCLK的源，所以SCLK是连续的使得不论是否接收数据，驱动器都连续接收SCLK。因此可以出现以下方面的挑战：识别输入数据的IDLE(空闲)、START(开始)、DATA(数据)和/或END(结束)状态以及支持多个驱动器之间或之中的多设备级联。相应地，本说明书的至少一些方面还提供用于支持具有连续SCLK的系统中的多个驱动器之间或之中的多设备级联的通信协议。

图1是示例显示系统100的框图。在至少一些示例中，显示系统100表示包括在控制器的控制下由驱动器驱动的LED的不论形式(例如，大或小)的任何显示系统。例如，显示系统100可以表示消费者设备，诸如智能电话、智能手表、平板设备、膝上型设备、计算机监视器、电视、汽车显示器或各类显示器、或具有利用LED的显示屏的任何其他消费者或企业产品或设备。显示系统100可以进一步表示运输设备中的监视器、模块化LED显示器或大格式屏幕(例如，诸如体育场或舞台显示器)等。

在至少一个实施方式中，显示系统100包括控制器102、驱动器104A、104B、104m、和LED阵列106A、106B、106m，其中m为任何合适的整数值。LED阵列106A、106B、106m各自包括被布置成k个扫描行(例如，水平行)和n个通道(例如，竖直列)的多个LED。每个驱动器104A、104B、104m包括n个输出，其中每个输出唯一地耦接至对应LED阵列的通道。在一些示例中，控制器102、驱动器104A、104B、104m、和LED阵列106A、106B、106m被布置成形成时分复用电路或系统。例如，控制器102耦接至LED阵列106A、106B、106m中的每一者以控制LED阵列106A、106B、106m的k个扫描行。控制器102进一步耦接至驱动器104A、104B、104m中的每一者以：将数据帧(D_FRAME)作为数据输入(SIN)提供至驱动器104A、为驱动器104A、104B、104m提供SCLK、以及接收驱动器104m的数据输出(SOUT)。驱动器104A耦接至驱动器104B以将驱动器104A的数据输出作为驱动器104B的数据输入提供至驱动器104B。驱动器104B耦接至驱动器104m以将驱动器104B的数据输出作为驱动器104m的数据输入提供至驱动器104m。驱动器104A、104B、104m中的每一者还分别包括PLL 108A、108B、108m。在各种示例中，控制器102呈任何合适的形式。例如，在一些实施方式中，控制器102为场可编程门阵列(FPGA)。在其他示例中，控制器102为处理器、微处理器、微控制器、专用集成电路(ASIC)、或能够对驱动器104A、104B、104m施加控制的任何合适结构。在各种示例中，PLL 108A、108B、108m各自采取适于至少执行本说明书中对其描述的动作的任何形式或架构。同样，虽然驱动器104A、104B、104m被示出和描述为分别包括PLL 108A、108B、108m，但是，在各种示例中，驱动器104A、104B、104m包括任何合适的电路系统或部件(诸如数字接口105A、105B、105m)、或处理部件、信号生成器诸如PWM信号生成器等。相应地，本文对相应的驱动器104A、104B、104m描述的动作可以由被配置成执行此类动作的相应数字接口105A、105B、105m实现或执行。

在显示系统100的操作的示例中，控制器102控制LED阵列106A、106B、106m的扫描行中的每一者以控制向LED阵列106A、106B、106m的每个扫描行的功率递送。控制器102还向驱动器104A、104B、104m中的每个提供SCLK。为了将数据写入驱动器104A、104B、104m中的一者或多者，控制器102向驱动器104A提供包含一个或多个命令和一个或多个数据字节的D_FRAME，驱动器104A接收D_FRAME作为SIN1。在至少一些示例中，D_FRAME(如由控制器102所提供的)包括用于驱动器104A、104B、104m中的一者或多者的数据。在驱动器104A接收D_FRAME之后，驱动器104A去除D_FRAME被指明用于驱动器104A的一部分，并且将剩余的D_FRAME作为SOUT1转送至驱动器104B作为SIN2。在驱动器104B接收SIN2之后，驱动器104B去除D_FRAME被指明用于驱动器104B的一部分，并且将剩余的D_FRAME作为SOUT2转送至驱动器104m作为SINm。在驱动器104m接收SINm之后，驱动器104m去除D_FRAME被指明用于104m的一部分。

为了从驱动器104A、104B、104m中的一者或多者读取数据，控制器102向驱动器104A提供包含一个或多个命令的D_FRAME，驱动器104A接收D_FRAME作为SIN1。在至少一些示例中，命令指示驱动器104A、104B、104m中的一者或多者将数据写入D_FRAME。在驱动器104A接收D_FRAME之后，驱动器104A向D_FRAME添加包含驱动器104A的输出数据的数据字节，并且将D_FRAME作为SOUT1转送至驱动器104B作为SIN2。在驱动器104B接收SIN2之后，驱动器104B向D_FRAME添加包含驱动器104B的输出数据的数据字节，并且将D_FRAME作为SOUT2转送至驱动器104m作为SINm。在驱动器104m接收SINm之后，驱动器104m向D_FRAME添加包含驱动器104m的输出数据的数据字节，并且将D_FRAME作为返回数据转送至控制器102。

在至少一些示例中，驱动器104A、104B、104m在SCLK的上升沿和SCLK的下降沿中的每一者处从D_FRAME读取并且/或者写入D_FRAME。通过在SCLK的上升沿和下降沿两者处从DFRAME读取并且/或者写入DFRAME(例如，双边沿读取和/或写入)，驱动器104A、104B、104m以SCLK的频率的大约两倍有效地操作。驱动器104A、104B、104m在不生成常规与单边沿系统相关联的大量电磁发射的情况下这样做，该单边沿系统根据接收的时钟信号操作，该时钟信号的频率为如由驱动器104A、104B、104m所接收的SCLK的频率的大约两倍。

在至少一些示例中，双边沿系统中的SCLK具有大于或等于下列公式1的结果的频率，在公式1中k、m和n如上文所述，d为用于控制LED阵列106A、106B、106m的数据位的数量(例如，数据宽度)，r为显示系统100中的一个数据帧的有效数据发射时间的比率，并且R为显示系统100的帧率

类似地，在驱动器104A、104B、104m中内部分别由PLL 108A、108B、108m提供的GCLK的频率具有大于或等于下列公式2的结果的频率，其中k、q为显示系统100中的一个数据帧的有效显示时间的比率，R如上文所述，并且y为驱动器104A、104B、104m的每个输出通道的分辨率。

图2是示例波形图200。图示200示出显示系统(诸如图1的显示系统100)中的通信的时序。图示200示出驱动器104A、104B、104m中的一者的SCLK、SIN、以及驱动器104A、104B、104m中的一者的SOUT。图示200在水平方向上表示时间，并且图示200中的每个信号在垂直方向上示出逻辑断言值和逻辑去断言值。

如图2所示，SIN和SOUT在SCLK的接通时间或断开时间内在断言和去断言状态或值之间完全转换。以这种方式，SIN和SOUT值在SCLK的上升沿和下降沿两者处是稳定的。因为SIN在SCLK的上升沿和下降沿两者处是稳定的，所以SIN适于在SCLK的上升沿和下降沿两者处读取(例如，取样)。类似地，因为SOUT在SCLK的上升沿和下降沿两者处是稳定的，所以SOUT适于在SCLK的上升沿和下降沿两者处移位或提供至下一设备(例如，驱动器104A、104B、104m的下一级联驱动器或控制器102)。如上所述在SCLK的上升沿和下降沿两者处取样或提供数据输出使得能够以大于SCLK的频率的频率操作驱动器104A、104B、104m。这防止驱动器104A、104B、104m生成电磁发射，该电磁发射在驱动器104A、104B、104m在仅在SCLK的单边沿处取样和提供数据作为输出的情况下，通常与驱动器104A、104B、104m的操作频率相关联。

图3是将示例SCLK与GCLK值关联的表格300。如上所述，驱动器(诸如图1的显示系统100的驱动器104A、104B、104m)各自包括时钟分频器，诸如分别包括PLL 108A、108B、108m。在表格300中，列对应于GCLK的频率，行对应于SCLK的频率，并且行和列之间的交点对应于SCLK获得对应的GCLK的标定值。PLL 108A、108B、108m将标定值应用于SCLK，以分别在每个驱动器104A、104B、104m内提供GCLK。虽然在表格300中示出了SCLK和GCLK的某些频率，但是这些仅仅是示例，并且关于表格300示出和描述的关系和原理适用于SCLK和GCLK的任何其他合适频率。

图4是示例数据帧的图示400。图示400示出SCLK和D_FRAME，它们各自如上文所述。图示400进一步分成四个数据通信状态—IDLE、START、DATA和END。在IDLE(空闲)状态期间，维持断言值(例如，逻辑高或“1”值)。在IDLE状态期间，有意义的数据未作为D_FRAME进行通信。在IDLE状态之后，D_FRAME开始于START状态，在START状态中，D_FRAME的值被反相成去断言值(例如，逻辑低或“0”值)。在START状态之后，DATA状态开始。

在DATA状态期间，在至少一些示例中，D_FRAME包括至少一个头字节(Head_byte)和一个或多个数据字节(Data_byte)。例如，在至少一个实施方式中，在DATA状态期间，D_FRAME包括头字节，之后是数据字节1、数据字节2、…、数据字节N，其中N为任何合适的整数值。在至少一些示例中，头字节包括16位数据，之后是检查位，其中16位数据指示一个或多个命令。(一个或多个)命令可以是针对驱动器104A、104B、104m中的一者或多者的指令，该指令用于执行动作，诸如输出数据或修改用于分别控制LED阵列106A、106B、106m中的一者的控制信号。在至少一些示例中，每个数据字节也包括16位数据，之后是检查位。在至少一些示例中，头字节和数据字节两者的检查位均为前一位的逻辑反相值(例如，应用于相应的头字节或数据字节第16位数据的逻辑反相值或否(NOT)函数)，

在一些示例中，D_FRAME包括比驱动器104A、104B、104m的数量多的数据字节。在其他示例中，D_FRAME包括比驱动器104A、104B、104m的数量少的数据字节。在又一其他示例中，D_FRAME包括与驱动器104A、104B、104m的数量相同的数据字节。另外，如上文关于图1所述以及进一步在本说明书的下文中所述，D_FRAME中数据字节的数量可以随着D_FRAME在驱动器104A、104B、104m和控制器102之间或之中进行通信而增加或减少。

在DATA状态之后，END状态开始。END状态包括针对18个连续时钟周期(例如，SCLK的9个上升沿和SCLK的9个下降沿)的断言值。在至少一个示例中，这意味着END状态包括18个连续的逻辑高或“1”值数据位。

虽然已关于图4描述了某些数量的位，但是在各种示例中，其他数量的位也是可接受的并且涵盖在本说明书的范围内。例如，头字节可以包括多于或少于16位，并且数据字节可以包括多于或少于16位。另外，START状态可以由任何选择数量的位的任何其他合适模式进行指示。END状态可以包括任何选择数量的位的任何其他合适的模式。

图5是示例数据写入顺序的图示500。在至少一些示例中，数据写入顺序表示从控制器(诸如图1的控制器102)到驱动器(诸如图1的驱动器104A)以及然后在驱动器(诸如图1的驱动器104A、104B、104m)之间的通信。

如上文关于图4所述，D_FRAME包括一个或多个数据字节。出于解释的目的，D_FRAME在图5中被示出为由控制器102提供，具有m个数据字节，每个数据字节唯一地对应于驱动器104A、104B、104m中的一者。

在至少一个示例中，为了将数据写入驱动器104A、104B、104m中的一者或多者，控制器102将D_FRAME提供至驱动器104A。驱动器104A接收D_FRAME、读取D_FRAME的头字节中的任何命令或指令、并且从D_FRAME去除服从于头字节中的指令的规定量的数据。在一些示例中，该预定义量的数据是预定的，诸如在头字节的最后一位之后的第一X位、在END指示符开始之前D_FRAME中的后X位、或开始于D_FRAME的某个其他指明的位置处的X位。在其他示例中，待由驱动器104A、104B、104m中的每一者去除的数据根据任何合适的过程或指示符进行规定。在驱动器104A、104B、104m中的一者从D_FRAME去除数据后，D_FRAME的剩余部分被转送至下一个下游级联设备，并且接收D_FRAME、从D_FRAME去除数据的上述过程重复，直至D_FRAME中不再剩余另外的数据字节为止。

虽然对图5的以上描述以控制器102向驱动器104A发射D_FRAME为前提，但是，在其他实施方式中，控制器102改为向驱动器104m发射D_FRAME。在此类示例中，上述归于驱动器104A的动作改为由驱动器104m执行，并且上述归于驱动器104m的动作改为由驱动器104A执行。

图6是示例数据读取顺序的图示600。在至少一些示例中，数据读取顺序表示驱动器(诸如图1的驱动器104A、104B、104m)到控制器(诸如图1的控制器102)之间和之中的通信。

如上文关于图4所述，D_FRAME包括一个或多个数据字节。出于解释的目的，D_FRAME在图6中被示出由控制器102接收，具有m个数据字节，每个数据字节各自唯一地对应于驱动器104A、104B、104m中的一个。

在至少一个示例中，为了从驱动器104A、104B、104m中的一者或多者读取数据，控制器102将D_FRAME提供至驱动器104A，D_FRAME具有指导驱动器104A、104B、104m中的至少一些将数据字节写入D_FRAME的头字节。驱动器104A接收D_FRAME、读取D_FRAME的头字节中的任何命令或指令、并且将服从于头字节中的指令的规定量的数据写入D_FRAME作为数据字节。在一些示例中，该预定义量的数据是预定的，诸如头字节的最后一位之后的第一X位、在END指示符开始前的后X位、或开始于D_FRAME的某个其他指明位置的X位。在其他示例中，待由驱动器104A、104B、104m中的每一者写入的数据根据任何合适的过程或指示符进行规定。在驱动器104A、104B、104m中的一者将数据写入D_FRAME后，D_FRAME被转送至下一下游级联设备，并且接收D_FRAME以及将数据写入D_FRAME的上述过程重复，直到D_FRAME由驱动器104m提供至控制器102为止。

虽然对图6的以上描述以控制器102向驱动器104A发射D_FRAME为前提，但是，在其他实施方式中，控制器102改为向驱动器104m发射D_FRAME。在此类示例中，上述归于驱动器104A的动作改为由驱动器104m执行，并且上述归于驱动器104m的动作改为由驱动器104A执行。

图7是示例方法700的流程图。方法700是将来自显示控制器的数据写入多个驱动器的显示控制方法的示例。在至少一些示例中，方法700在系统，诸如图1的显示系统100中实现。相应地，在描述方法700时可以参考上文关于本文所述附图中的任一者描述的部件和/或信号。

在操作702处，显示控制器将数据帧提供至驱动器菊花链的驱动器，并且将时钟信号提供至驱动器菊花链中的每个驱动器。在一些示例中，数据帧为D_FRAME，并且时钟为SCLK。如上所述，在一些实施方式中，D_FRAME包括START状态的指示符、头字节、检查位、END指示符和一个或多个数据字节。在至少一些示例中，数据帧包括多个驱动器的数据字节。显示控制器将数据帧发射至驱动器菊花链中的多个驱动器中的第一个。

在操作704处，多个驱动器中的第一个基于时钟信号提供第二时钟信号，并且基于时钟信号对接收的数据帧进行取样。在至少一些示例中，第二时钟信号是GCLK，如本文其他部分所述，并且多个驱动器中的第一个通过用PLL处理时钟信号来提供第二时钟信号。在至少一些实施方式中，多个驱动器中的第一个在时钟信号的上升沿和下降沿两者处对数据帧进行取样。多个驱动器中的第一个去除数据帧的数据字节的寻址到或以其他方式被指明用于多个驱动器中的第一个的一部分，并且然后将数据帧的剩余部分提供至驱动器菊花链中的多个驱动器中的下一驱动器(例如，第二驱动器)。

在操作706处，多个驱动器中的第二驱动器基于时钟信号提供第二时钟信号，并且基于时钟信号对接收的数据帧进行取样。在至少一些示例中，第二时钟信号为GCLK，如本文其他部分所述，并且多个驱动器中的第二驱动器通过用PLL处理时钟信号来提供第二时钟信号。在至少一些实施方式中，多个驱动器中的第二驱动器在时钟信号的上升沿和下降沿两者处对数据帧进行取样。多个驱动器中的第二驱动器去除数据帧的数据字节的寻址到或以其他方式被指明用于多个驱动器中的第二驱动器的一部分。如果多个驱动器中的第二驱动器为驱动器菊花链中的最后一个驱动器，则多个驱动器中的第二驱动器将数据帧的剩余部分提供至显示控制器。如果多个驱动器中的第二驱动器不是驱动器菊花链中的最后一个驱动器，则多个驱动器中的第二驱动器将数据帧的剩余部分提供至驱动器菊花链中的多个驱动器中的下一驱动器(例如，第三驱动器)。对多个驱动器中的第一驱动器之后的驱动器菊花链中的每个驱动器重复以上操作706，直至菊花链中的下一跳为返回到显示控制器为止。

图8为示例方法800的流程图。方法800为其中显示控制器从多个驱动器读取数据的显示控制方法的示例。在至少一些示例中，方法800在系统中诸如图1的显示系统100中实现。相应地，在描述方法800时可以参考上文关于本文所述附图中的任何一个描述的部件和/或信号。

在操作802处，显示控制器将数据帧提供至驱动器菊花链中的驱动器，并且将时钟信号提供至驱动器菊花链中的每个驱动器。在一些示例中，数据帧为D_FRAME，并且时钟为SCLK。如上所述，在一些实施方式中，D_FRAME包括START状态的指示符、头字节、检查位和END指示符。显示控制器将数据帧发射至位于驱动器菊花链中的多个驱动器中的第一个。

在操作804处，多个驱动器中的第一个基于时钟信号提供第二时钟信号，并且基于时钟信号将数据写入接收的数据帧。在至少一些示例中，第二时钟信号为GCLK，如本文其他部分所述，并且多个驱动器中的第一个通过用PLL处理时钟信号来提供第二时钟信号。在至少一些示例中，多个驱动器中的第一个在时钟信号的上升沿和下降沿两者处将数据写入数据帧。在一些示例中，待由多个驱动器中的第一个写入数据帧的数据为多个驱动器中的第一个的输出数据。在将数据写入数据帧后，多个驱动器中的第一个将数据帧发射至驱动器菊花链中的多个驱动器中的下一驱动器(例如，第二驱动器)。

在操作806处，多个驱动器中的第二驱动器基于时钟信号提供第二时钟信号，并且基于时钟信号将数据写入接收的数据帧。在至少一些示例中，第二时钟信号为GCLK，如本文其他部分所述，并且多个驱动器中的第二驱动器通过用PLL处理时钟信号来提供第二时钟信号。在至少一些实施方式中，多个驱动器中的第二驱动器在时钟信号的上升沿和下降沿两者处将数据写入数据帧。在一些示例中，待由多个驱动器中的第二驱动器写入数据帧的数据为多个驱动器中的第二驱动器的输出数据。如果多个驱动器中的第二驱动器为驱动器菊花链中的最后一个驱动器，则多个驱动器中的第二驱动器在将数据写入数据帧之后将数据帧发射至显示控制器。如果多个驱动器中的第二驱动器不是驱动器菊花链中的最后一个驱动器，则多个驱动器中的第二驱动器将数据帧发射至驱动器菊花链中的多个驱动器中的下一驱动器(例如，第三驱动器)。对驱动器菊花链中的多个驱动器中的第一驱动器之后的驱动器菊花链中的每个驱动器重复以上操作806，直至菊花链中的下一跳为返回到显示控制器为止。

在本说明书中，术语“耦接”可以覆盖实现符合本说明书的功能关系的连接、通信或信号路径。例如，如果设备A将信号提供至控制设备B以执行动作，则然后：(a)在第一示例中，设备A直接耦接至设备B；或者(b)在第二示例中，在中间部件C基本上不改变设备A和设备B之间的功能关系的情况下，设备A通过中间部件C间接耦接至设备B，从而设备B经由由设备A提供的控制信号受到设备A的控制。

“被配置成”执行任务或功能的设备可以在由制造商制造时被配置(例如，被编程和/或硬接线)成执行该功能，并且/或者可以为可在制造后由用户配置(或重新配置)成执行功能和/或其他附加或另选功能。配置可以通过设备的固件和/或软件编程、通过设备的硬件部件和互连件的构造和/或布局、或它们的组合来进行。

本文中被描述为包括某些部件的电路或设备可以改为适于耦接至那些部件以形成所述电路系统或设备。例如，被描述为包括一个或多个半导体元件(诸如晶体管)、一个或多个无源元件(诸如电阻器、电容器和/或电感器)和/或一个或多个电源(诸如电压和/或电流源)的结构可以改为仅包括位于单个物理设备内(例如，半导体管芯和/或集成电路(IC)封装)的半导体元件，并且可以适于耦接至无源元件和/或电源中的至少一些以在制造时或在制造后例如由终端用户和/或第三方形成所述结构。

虽然某些部件可以在本文中被描述为属于特定工艺技术，但是这些部件可以针对其他工艺技术的部件进行替换。本文所述电路可被重新配置成包括更换的部件以提供至少部分地类似于在部件更换之前可用的功能的功能。除非另外说明，否则被示出为电阻器的部件通常表示串联和/或并联耦接的任何一个或多个元件，以提供由所示电阻器表示的一定量的阻抗。例如，在本文中被示出和描述为单个部件的电阻器或电容器可以改为是分别并联耦接在相同节点之间的多个电阻器或电容器。例如，在本文中被示出和描述为单个部件的电阻器或电容器可以改为是分别串联耦接在与单个电阻器或电容器相同的两个节点之间的多个电阻器或电容器。

前述描述中对短语“接地电压电位”包括机壳接地、地球接地、漂浮接地、虚拟接地、数字接地、常见接地、和/或可适用于或适于本说明书的教导内容的任何其他形式的接地连接。除非另外说明，否则数值前的“约”、“大约”或“基本上”意指所述值的±10％。在所述示例中修改是可行的，并且其他示例在权利要求的范围内是可行的。在所述示例中修改是可行的，并且其他示例在权利要求的范围内是可行的。

Claims (20)

1.一种电路，包括：

驱动器，其包括：

锁相回路，所述锁相回路被配置成接收第一时钟信号并且基于所述第一时钟信号提供第二时钟信号；以及

数字接口，所述数字接口被配置成：

接收所述第一时钟信号；

在所述第一时钟信号的连续的上升沿转换和下降沿转换处从数据帧接收数据并进行取样；

从所述数据帧提取所述数据帧中寻址到所述驱动器的一部分；以及

提供所述数据帧中在提取所述数据帧中寻址到所述驱动器的所述部分之后剩余的一部分。

2.根据权利要求1所述的电路，其中所述数据帧包括开始指示符、头字节、检查位、数据字节和结束指示符。

3.根据权利要求2所述的电路，其中所述数据字节包括所述数据帧中寻址到所述驱动器的所述部分以及寻址到第二驱动器的数据。

4.根据权利要求3所述的电路，其中所述驱动器为第一驱动器，并且所述电路进一步包括第二驱动器，所述第二驱动器包括：

第二锁相回路，所述第二锁相回路被配置成接收所述第一时钟信号并且基于所述第一时钟信号提供第二时钟信号的另一个实例；以及

第二数字接口，所述第二数字接口被配置成：

接收所述第一时钟信号；

在所述第一时钟信号的连续的上升沿转换和下降沿转换处从所述数据帧的剩余部分接收数据并进行取样；

从所述数据帧提取所述数据帧中寻址到所述第二驱动器的一部分；以及

提供所述数据帧中在提取所述数据帧中寻址到所述第二驱动器的所述部分之后剩余的第二部分。

5.根据权利要求4所述的电路，其中当所述数据帧的所述第二剩余部分包括寻址到第三驱动器的数据时，所述第二数字接口被配置成将所述数据帧的所述第二剩余部分提供至第三驱动器。

6.根据权利要求4所述的电路，其中当所述数据帧的所述第二剩余部分不包括寻址到其他驱动器的数据时，所述第二数字接口被配置成将所述数据帧的所述第二剩余部分提供至显示控制器，所述显示控制器提供所述数据帧和所述第一时钟信号。

7.根据权利要求6所述的电路，其中所述显示控制器、所述第一驱动器和所述第二驱动器各自被配置成控制显示器，所述第一驱动器至少部分地根据所述数据帧中寻址到所述第一驱动器的所述部分以及所述第二时钟信号控制所述显示器的第一部分，并且所述第二驱动器被配置成至少部分地根据所述数据帧中寻址到所述第二驱动器的所述部分以及第二时钟信号的另一个实例控制所述显示器的第二部分。

8.根据权利要求1所述的电路，其中所述驱动器被配置成从显示控制器接收所述数据帧和所述第一时钟信号，所述显示控制器被配置成控制显示器的各行，并且所述驱动器被配置成至少部分地根据所述数据帧中寻址到所述第一驱动器的所述部分以及所述第二时钟信号控制所述显示器的各列。

9.一种电路，包括：

驱动器，其包括：

锁相回路，所述锁相回路被配置成接收第一时钟信号并且基于所述第一时钟信号提供第二时钟信号；以及

数字接口，所述数字接口被配置成：

接收所述第一时钟信号；

接收数据帧；

在所述第一时钟信号的连续的上升沿转换和下降沿转换处将数据写入所述数据帧；以及

在写入所述数据帧之后提供所述数据帧。

10.根据权利要求9所述的电路，其中由所述驱动器接收的所述数据帧包括开始指示符、头字节、检查位和结束指示符。

11.根据权利要求10所述的电路，其中由所述驱动器提供的所述数据帧包括开始指示符、所述头字节、所述检查位、数据字节和所述结束指示符。

12.根据权利要求9所述的电路，其中所述驱动器为第一驱动器，并且所述电路进一步包括第二驱动器，所述第二驱动器包括：

第二锁相回路，所述第二锁相回路被配置成接收所述第一时钟信号并且基于所述第一时钟信号提供第二时钟信号的另一个实例；以及

第二数字接口，所述第二数字接口被配置成：

接收所述第一时钟信号；

从所述第一驱动器接收所述数据帧；

在所述第一时钟信号的连续的上升沿转换和下降沿转换处将数据写入所述数据帧；

在写入所述数据帧之后提供所述数据帧。

13.根据权利要求12所述的电路，其中当第三驱动器在所述第二驱动器和显示控制器之间的菊花链中时，所述第二数字接口将所述数据帧提供至第三驱动器。

14.根据权利要求12所述的电路，其中当第三驱动器未耦接在所述第二驱动器和显示控制器之间时，所述第二数字接口将所述数据帧提供至所述显示控制器，所述显示控制器提供所述数据帧和所述第一时钟信号。

15.根据权利要求12所述的电路，其中由所述第一驱动器写入所述数据帧的所述数据为由所述第一驱动器基于对第一部分显示器的控制提供的输出数据，并且由所述第二驱动器写入所述数据帧的所述数据为由所述第二驱动器基于对所述显示器的第二部分的控制提供的输出数据。

16.一种系统，包括：

显示器，所述显示器包括布置成多行和多列的一部分；

显示控制器，所述显示控制器被配置成：

控制所述显示器的所述行；

将数据帧提供至驱动器菊花链的第一驱动器；以及

将第一时钟信号提供至所述驱动器菊花链中的每个驱动器；以及

所述第一驱动器，其中所述第一驱动器被配置成：

基于所述第一时钟信号提供第二时钟信号；

从所述显示控制器接收所述数据帧；

从所述数据帧去除所述数据帧中寻址到所述第一驱动器的一部分；

将所述数据帧的剩余部分提供至所述驱动器菊花链中的下一驱动器；以及

根据所述数据帧中寻址到所述第一驱动器的所述部分以及所述第二时钟信号控制所述显示器的所述部分。

17.根据权利要求16所述的系统，其中所述部分为第一部分，所述显示器包括布置成多行和多列的第二部分，并且所述系统进一步包括所述驱动器菊花链中的所述下一驱动器，并且所述驱动器菊花链中的所述下一驱动器为第二驱动器，所述第二驱动器被配置成：

基于所述第一时钟信号提供第二时钟信号的另一个实例；

从所述第一驱动器接收所述数据帧的所述剩余部分；

从所述数据帧的所述剩余部分去除所述数据帧的所述剩余部分中寻址到所述第二驱动器的一部分；

将所述数据帧中在去除所述数据帧的所述剩余部分中寻址到所述第二驱动器的所述部分之后的第二剩余部分提供至下一设备；以及

根据所述数据帧中寻址到所述第二驱动器的所述部分以及第二时钟信号的所述另一个实例控制所述显示器的所述第二部分。

18.根据权利要求17所述的系统，其中当所述驱动器菊花链包括多于两个驱动器时，所述下一设备为所述驱动器菊花链中的第三驱动器，并且当所述驱动器菊花链包括两个驱动器时，所述下一设备为所述显示控制器。

19.根据权利要求17所述的系统，其中所述显示控制器被配置成将第二数据帧提供至所述驱动器菊花链中的所述第一驱动器，并且所述第一驱动器被配置成：

从所述显示控制器接收所述第二数据帧；

将所述第一驱动器的数据输出写入所述第二数据帧；以及

将所述第二数据帧提供至所述第二驱动器；并且

其中所述第二驱动器被配置成：

从所述第一驱动器接收所述第二数据帧；

将所述第二驱动器的数据输出写入所述第二数据帧；以及

将所述第二数据帧提供至所述下一设备。

20.根据权利要求19所述的系统，其中当所述驱动器菊花链包括多于两个驱动器时，所述下一设备为所述驱动器菊花链中的第三驱动器，并且当所述驱动器菊花链包括两个驱动器时，所述下一设备为所述显示控制器。

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