CN113241349B - 存储器件的制作方法 - Google Patents

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Abstract

本申请公开了一种存储器件的制作方法,包括:采用光刻工艺在衬底上覆盖光阻,暴露出衬底上的第一区域,衬底包括所述第一区域、第二区域和第三区域,第一区域是用于形成第一类型的逻辑器件的区域,第二区域是用于形成第二类型的逻辑器件的区域,第三区域是用于形成存储单元的区域;进行浅结注入;进行第一LDD注入,去除光阻;采用光刻工艺在衬底上覆盖光阻,暴露出第二区域;进行浅结注入;进行第二LDD注入,去除光阻;进行SD注入。本申请通过对第一类型的逻辑器件所在的第一区域和第二类型的逻辑器件所在的第二区域分别进行浅结注入形成浅结,从而避免了全局SD注入所导致的全局浅结注入渗透至存储器件区域致使器件可靠性下降的问题。

Description

存储器件的制作方法
技术领域
本申请涉及半导体制造技术领域,具体涉及一种存储器件的制作方法。
背景技术
采用非易失性存储(non-volatile memory,NVM)技术的存储器目前被广泛应用于智能手机、平板电脑、数码相机、通用串行总线闪存盘(universal serial bus flashdisk,USB闪存盘,简称“U盘”)等具有存储功能的电子产品中。
NVM存储器中,NORD闪存(flash)具有传输效率高,其具有在1MB至4MB的容量范围下成本较低的特点,其通常包括在衬底上形成的存储单元阵列(cell array)和逻辑(logic)器件。
通常,在存储器件,尤其是NORD闪存器件的制作过程中,需要进行浅结注入将表面晶格打碎,从而能够提高之后形成的LDD区、源区和漏区的深度以及均一性,获得浅结,以提高栅极对沟道的控制能力。
相关技术中,包含浅结注入的存储器件的制作方法为:在存储单元的轻掺杂漏(lightly doped drain,LDD)注入后,依次进行全局浅结注入、逻辑区域的LDD注入、浅结注入和SD注入。
然而,由于SD注入是全局注入,导致全局浅结注入渗透至存储器件区域,致使需要承受编程高压的存储器件的源极和漏极的耐压能力下降,工作时产生的漏电流将对恶化编程时的非选择进行干扰,器件的可靠性较差。
发明内容
本申请提供了一种存储器件的制作方法,可以解决相关技术中提供的存储器件的制作方法由于在SD注入前要进行全局浅结注入所导致的器件的可靠性较差的问题。
一方面,本申请实施例提供了一种存储器件的制作方法,其特征在于,包括:
采用光刻工艺在衬底上覆盖光阻,暴露出所述衬底上的第一区域,所述衬底包括所述第一区域、第二区域和第三区域,所述第一区域是用于形成第一类型的逻辑器件的区域,所述第二区域是用于形成第二类型的逻辑器件的区域,所述第三区域是用于形成存储单元的区域;
进行浅结注入;
进行第一LDD注入,去除光阻;
采用光刻工艺在所述衬底上覆盖光阻,暴露出所述第二区域;
进行浅结注入;
进行第二LDD注入,去除光阻;
进行SD注入。
可选的,所述浅结注入的离子包括锗(Ge)离子。
可选的,所述采用光刻工艺在衬底上覆盖光阻,暴露出所述衬底上的第一区域之前,还包括:
在所述存储单元的栅极的周侧形成侧墙,所述栅极形成于所述第三区域;
采用光刻工艺在所述衬底上覆盖光阻,暴露出所述第三区域;
进行第三LDD注入,去除光阻。
可选的,所述侧墙包括二氧化硅。
可选的,所述存储器件为NORD闪存器件。
可选的,当所述第一类型的逻辑器件为P(positive)型逻辑器件时,所述第二类型的逻辑器件为N(negative)型逻辑器件;
当所述第一类型的逻辑器件为N型逻辑器件时,所述第二类型的逻辑器件为P型逻辑器件。
可选的,所述逻辑器件为核心器件(core device)。
本申请技术方案,至少包括如下优点:
通过对第一类型的逻辑器件所在的第一区域和第二类型的逻辑器件所在的第二区域分别进行浅结注入形成浅结,从而避免了全局浅结注入后,由于全局SD注入所导致的全局浅结注入渗透至存储器件区域致使器件可靠性下降的问题。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案,下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图是本申请的一些实施方式,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1是本申请一个示例性实施例提供的存储器件的制作方法的流程图;
图2和图3是本申请一个示例性提供的存储器件的制作方法中对逻辑器件区域进行离子注入的示意图。
具体实施方式
下面将结合附图,对本申请中的技术方案进行清楚、完整的描述,显然,所描述的实施例是本申请的一部分实施例,而不是全部的实施例。基于本申请中的实施例,本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例,都属于本申请保护的范围。
在本申请的描述中,需要说明的是,术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本申请和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本申请的限制。此外,术语“第一”、“第二”、“第三”仅用于描述目的,而不能理解为指示或暗示相对重要性。
在本申请的描述中,需要说明的是,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电气连接;可以是直接相连,也可以通过中间媒介间接相连,还可以是两个元件内部的连通,可以是无线连接,也可以是有线连接。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本申请中的具体含义。
此外,下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
参考图1,其示出了本申请一个示例性实施例提供的存储器件的制作方法的流程图,该方法可应用于NORD闪存器件的制作工艺中,该方法包括:
步骤101,采用光刻工艺在衬底上覆盖光阻,暴露出衬底上的第一区域。
步骤102,进行浅结注入。
步骤103,进行第一LDD注入,去除光阻。
参考图2,其示出了本申请一个示例性实施例提供的存储器件的形成方法中,对第一区域进行离子注入(包括浅结注入和第一LDD注入)的剖面示意图。
如图2所示,衬底210包括第一区域2001、第二区域2002和第三区域2003,第一区域2001是用于形成第一类型的逻辑器件的区域,第二区域2002是用于形成第二类型的逻辑器件的区域,第三区域2003是用于形成存储单元的区域。其中,第一区域2001上可制作多个第一类型的逻辑器件,图2中以两个第一类型的逻辑器件做示例性说明,第二区域2002上可制作多个第二类型的逻辑器件,图2中以一个第二类型的逻辑器件做示例性说明,第三区域2003上可制作多个存储单元,图2中以两个存储单元做示例性说明。
示例性的,如图2所示,存储单元包括栅极、形成于栅极和衬底210之间的栅氧221和侧墙。其中,栅极包括字线(word line,WL)2331、浮栅(float gate,FG)2332和控制栅(control gate,CG)2333;侧墙包括栅极表面的氧化层222,控制栅2333和字线2331之间形成有间隔层223(该间隔层233可包括氮化硅(SiN)层)。
示例性的,如图2所示,第一类型的逻辑器件包括第一栅极231,以及形成于衬底210和第一栅极231之间的栅氧221;第二类型的逻辑器件包括第二栅极232,以及形成于衬底210和第二栅极232之间的栅氧221。
示例性的,如图2所示,可通过光刻工艺在衬底210上覆盖光阻300,暴露出第一区域2001,依次对第一区域2001进行浅结注入和第一LDD注入,在第一区域2001的晶格表面形成第一类型的逻辑器件的浅结和LDD结构(图2中未示出)。
可选的,浅结注入的离子包括锗离子。
步骤104,采用光刻工艺在衬底上覆盖光阻,暴露出第二区域;
步骤105,进行浅结注入。
步骤106,进行第二LDD注入,去除光阻。
参考图3,其示出了本申请一个示例性实施例提供的存储器件的形成方法中,对第二区域进行离子注入(包括浅结注入和第二LDD注入)的剖面示意图。
示例性的,如图2所示,可通过光刻工艺在衬底210上覆盖光阻300,暴露出第二区域2002,依次对第二区域2002进行浅结注入和第二LDD注入,在第二区域2002的晶格表面形成第一类型的逻辑器件的浅结和LDD结构(图3中未示出)。
其中,第二LDD注入的离子和第一LDD注入的离子的类型不同,当第一LDD注入的离子包括P型离子时,第二LDD注入的离子包括N型离子;当第一LDD注入的离子包括N型离子时,第二LDD注入的离子包括P型离子。
可选的,浅结注入的离子包括锗离子。
步骤107,进行SD注入。
进行SD注入后,形成存储单元、第一类型的逻辑器件和第二类型的逻辑器件的源极和漏极。
可选的,本申请实施例中,当第一类型的逻辑器件为P型逻辑器件时,第二类型的逻辑器件为N型逻辑器件;当第一类型的逻辑器件为N型逻辑器件时,第二类型的逻辑器件为P型逻辑器件。
可选的,本申请实施例中,逻辑器件为存储器件的核心器件。
综上所述,本申请实施例中,通过对第一类型的逻辑器件所在的第一区域和第二类型的逻辑器件所在的第二区域分别进行浅结注入形成浅结,从而避免了全局浅结注入后,由于全局SD注入所导致的全局浅结注入渗透至存储器件区域致使器件可靠性下降的问题。
可选的,本申请实施例中,在步骤101之前,还包括:在存储单元的栅极的周侧形成侧墙;采用光刻工艺在衬底210上覆盖光阻,暴露出第三区域2003;进行第三LDD注入,去除光阻。通过第三LDD注入后,形成存储单元的LDD结构。
显然,上述实施例仅仅是为清楚地说明所作的举例,而并非对实施方式的限定。对于所属领域的普通技术人员来说,在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (7)

1.一种存储器件的制作方法,其特征在于,包括:
采用光刻工艺在衬底上覆盖光阻,暴露出所述衬底上的第一区域,所述衬底包括所述第一区域、第二区域和第三区域,所述第二区域和所述第三区域被光阻覆盖,所述第一区域是用于形成第一类型的逻辑器件的区域,所述第二区域是用于形成第二类型的逻辑器件的区域,所述第三区域是用于形成存储单元的区域;
进行浅结注入;
进行第一LDD注入,去除光阻;
采用光刻工艺在所述衬底上覆盖光阻,暴露出所述第二区域,所述第一区域和所述第三区域被光阻覆盖;
进行浅结注入;
进行第二LDD注入,去除光阻;
进行SD注入。
2.根据权利要求1所述的方法,其特征在于,所述浅结注入的离子包括锗离子。
3.根据权利要求2所述的方法,其特征在于,所述采用光刻工艺在衬底上覆盖光阻,暴露出所述衬底上的第一区域之前,还包括:
在所述存储单元的栅极的周侧形成侧墙,所述栅极形成于所述第三区域;
采用光刻工艺在所述衬底上覆盖光阻,暴露出所述第三区域;
进行第三LDD注入,去除光阻。
4.根据权利要求3所述的方法,其特征在于,所述侧墙包括二氧化硅。
5.根据权利要求1至4任一所述的方法,其特征在于,所述存储器件为NORD闪存器件。
6.根据权利要求5所述的方法,其特征在于,当所述第一类型的逻辑器件为P型逻辑器件时,所述第二类型的逻辑器件为N型逻辑器件;
当所述第一类型的逻辑器件为N型逻辑器件时,所述第二类型的逻辑器件为P型逻辑器件。
7.根据权利要求6所述的方法,其特征在于,所述逻辑器件为核心器件。
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111653482A (zh) * 2020-05-13 2020-09-11 华虹半导体(无锡)有限公司 半导体器件的制造方法
CN112259460A (zh) * 2020-10-14 2021-01-22 华虹半导体(无锡)有限公司 Mos器件的制作方法及其版图

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