CN113241304A - 一种芯片封装方法及芯片封装结构 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 54
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 98
- 229910000679 solder Inorganic materials 0.000 claims description 52
- 239000000463 material Substances 0.000 claims description 15
- 239000004033 plastic Substances 0.000 claims description 7
- 238000003466 welding Methods 0.000 claims description 5
- 239000004642 Polyimide Substances 0.000 claims description 4
- 229920001721 polyimide Polymers 0.000 claims description 4
- 238000000465 moulding Methods 0.000 claims description 2
- 150000001875 compounds Chemical class 0.000 claims 1
- 238000012858 packaging process Methods 0.000 abstract description 16
- 238000005476 soldering Methods 0.000 description 14
- 238000007639 printing Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000004590 computer program Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- LVDRREOUMKACNJ-BKMJKUGQSA-N N-[(2R,3S)-2-(4-chlorophenyl)-1-(1,4-dimethyl-2-oxoquinolin-7-yl)-6-oxopiperidin-3-yl]-2-methylpropane-1-sulfonamide Chemical compound CC(C)CS(=O)(=O)N[C@H]1CCC(=O)N([C@@H]1c1ccc(Cl)cc1)c1ccc2c(C)cc(=O)n(C)c2c1 LVDRREOUMKACNJ-BKMJKUGQSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
- H01L23/49894—Materials of the insulating layers or coatings
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/181—Encapsulation
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Abstract
本申请实施例提供了一种芯片封装方法及芯片封装结构,方法包括:提供基板,所述基板包括相对的第一表面和第二表面,所述基板的第二表面设置有多个底部焊盘,所述基板内部具有互联线,所述底部焊盘表面覆盖有机膜层;在所述基板的第一表面设置芯片;所述芯片和所述底部焊盘通过所述互联线电连接。由此可见,本申请实施例的芯片封装方法,通过在所述底部焊盘表面覆盖有机膜层,能够保护底部焊盘在进行封装过程中不受损伤,避免由于底部焊盘产生损伤而导致的封装结构的损坏问题。
Description
技术领域
本申请涉及半导体技术领域,更具体地说,涉及一种芯片封装方法及芯片封装结构。
背景技术
随着市场上消费类电子技术的不断升级,手机、智能穿戴设备和平板电脑等电子设备对芯片(Integrated Circuit Chip)封装的可靠性要求也越来越高。
现有的封装结构主要包括栅格阵列封装(Land Grid Array,LGA)和球栅阵列封装(Ball Grid Array Package,BGA),但在实际应用中,这两种封装结构均存在进行芯片封装过程时出现损坏的问题,导致芯片封装的良率下降,成本增加。
因此,现有技术存在封装结构在进行芯片封装过程中出现损坏,导致的成本增加的问题。
发明内容
有鉴于此,本申请的目的在于提供一种芯片封装方法及芯片封装结构,能够解决封装结构在进行芯片封装过程中出现损坏的问题。
为实现上述目的,本申请有如下技术方案:
一种芯片封装方法,所述方法包括:
提供基板,所述基板包括相对的第一表面和第二表面,所述基板的第二表面设置有多个底部焊盘,所述基板内部具有互联线,所述底部焊盘表面覆盖有机膜层;
在所述基板的第一表面设置芯片;所述芯片和所述底部焊盘通过所述互联线电连接。
可选的,所述方法还包括:
去除所述有机膜层,以暴露所述底部焊盘。
可选的,所述去除所述有机膜层包括:
利用撕膜工具去除所述有机膜层。
可选的,所述方法还包括:与所述底部焊盘连接的凸点焊盘,用于引出所述底部焊盘;所述凸点焊盘被所述有机膜层覆盖。
可选的,所述有机膜层覆盖所述基板的第二表面,且所述有机膜层背离所述基板第二表面的一侧为平整平面。
可选的,在去除所述有机膜层之前,所述方法还包括:
所述基板的第一表面形成塑封体,以覆盖所述芯片。
一种芯片封装结构,所述结构包括:
基板,所述基板包括相对的第一表面和第二表面,所述基板的第二表面设置有多个底部焊盘,所述基板内部具有互联线;所述基板的第一表面设置有芯片,所述芯片和所述底部焊盘通过所述互联线电连接;
有机膜层,所述有机膜层覆盖所述底部焊盘。
可选的,所述有机膜层的材料为聚酰亚胺。
可选的,所述基板的第一表面覆盖有塑封体,以覆盖所述芯片。
可选的,所述有机膜层在利用所述底部焊盘进行焊接连接时被去除。
可选的,所述结构还包括:
与所述底部焊盘连接的凸点焊盘,用于引出所述底部焊盘;所述凸点焊盘被所述有机膜层覆盖。
可选的,所述有机膜层的厚度超过所述凸点焊盘的高度为20-80微米。
可选的,所述有机膜层覆盖所述基板的第二表面,且所述有机膜层背离所述基板第二表面的一侧为平整平面。
可选的,所述基板的第二表面还设置有阻焊油墨层,所述阻焊油墨层包括多个焊盘开口,用于暴露所述底部焊盘。
可选的,所述焊盘开口完全暴露出所述底部焊盘。
可选的,所述阻焊油墨层覆盖所述底部焊盘部分表面。
本申请实施例提供了一种芯片封装方法,方法包括:提供基板,所述基板包括相对的第一表面和第二表面,所述基板的第二表面设置有多个底部焊盘,所述基板内部具有互联线,所述底部焊盘表面覆盖有机膜层;在所述基板的第一表面设置芯片;所述芯片和所述底部焊盘通过所述互联线电连接。由此可见,本申请实施例的芯片封装方法,通过在所述底部焊盘表面覆盖有机膜层,能够保护底部焊盘在进行封装过程中不受损伤,避免由于底部焊盘产生损伤而导致的封装结构的损坏问题。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图是本申请的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其它的附图。
图1为现有技术中的栅格阵列封装的剖面结构示意图;
图2为现有技术中的球栅阵列封装的剖面结构示意图;
图3为本申请实施例提供的一种芯片封装方法的流程图;
图4为本申请实施例提供的一种芯片封装结构的剖面结构示意图;
图5为本申请实施例提供的另一种芯片封装结构的剖面结构示意图;
图6为本申请实施例提供的一种基板的第二表面的放大示意图;
图7为本申请实施例提供的另一种基板的第二表面的放大示意图;
图8为本申请实施例提供的又一种基板的第二表面的放大示意图;
图9为本申请实施例提供的再一种基板的第二表面的放大示意图;
图10为本申请实施例提供的一种基板的第二表面的放大示意图;
图11为本申请实施例提供的另一种基板的第二表面的放大示意图;
图12为本申请实施例提供的一种丝网掩膜的俯视结构示意图;
图13为本申请实施例提供的一种丝网开口与阻焊油墨层的焊盘开口的位置关系示意图;
图14为本申请实施例提供的另一种丝网开口与阻焊油墨层的焊盘开口的位置关系示意图。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂,下面结合附图对本申请的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本申请,但是本申请还可以采用其它不同于在此描述的其它方式来实施,本领域技术人员可以在不违背本申请内涵的情况下做类似推广,因此本申请不受下面公开的具体实施例的限制。
其次,本申请结合示意图进行详细描述,在详述本申请实施例时,为便于说明,表示器件结构的剖面图会不依一般比例作局部放大,而且所述示意图只是示例,其在此不应限制本申请保护的范围。此外,在实际制作中应包含长度、宽度及深度的三维空间尺寸。
目前,随着市场上消费类电子技术的不断升级,手机、智能穿戴设备和平板电脑等电子设备对芯片(Integrated Circuit Chip)封装的可靠性要求也越来越高。现有的封装结构主要包括栅格阵列封装(Land Grid Array,LGA)和球栅阵列封装(Ball Grid ArrayPackage,BGA),参考图1和图2所示,图1为现有技术中的栅格阵列封装的剖面结构示意图,该栅格阵列封装主要包括芯片1、基板2、基板内金属连线3和底部焊盘4,图2为现有技术中的球栅阵列封装的剖面结构示意图,该球栅阵列封装主要包括芯片1、基板2、基板内金属连线3、底部焊盘4和焊锡球5。但在实际应用中,这两种封装结构均存在进行芯片封装过程时出现损坏的问题,导致芯片封装的良率下降,成本增加。尤其是在芯片封装过程中,底部焊盘4或焊锡球5会与封装设备、封装轨道或封装模具进行接触,在进行封装过程中底部焊盘4或焊锡球5受到损伤,会进而导致封装结构的损坏。此外,在进行芯片封装时,底部焊盘4或焊锡球5裸露在外,可能会导致其他杂质在焊盘表面残留,进而导致对底部焊盘4或焊锡球5电引出失败。因此,现有技术存在封装结构在进行芯片封装过程中出现损坏,导致芯片封装的良率下降,成本增加的问题。
基于以上技术问题,本申请实施例提供了一种芯片封装方法,通过在所述底部焊盘或焊锡球表面覆盖有机膜层,能够保护底部焊盘或焊锡球在进行封装过程中不受损伤,避免由于底部焊盘或焊锡球产生损伤而导致的封装结构的损坏问题。
为了更好地理解本申请的技术方案和技术效果,以下将结合附图对具体的实施例进行详细的描述。
参考图3所示,为本申请实施例提供的一种芯片封装方法的流程图,用于芯片10的封装,该方法包括以下步骤:
S301,提供基板20,所述基板20包括相对的第一表面和第二表面,所述基板20的第二表面设置有多个底部焊盘40,所述基板内部具有互联线30,所述底部焊盘40表面覆盖有机膜层50,参考图4(a)所示。
在本申请的实施例中,在进行芯片封装时,提供基板20,基板20包括相对的第一表面和第二表面,在基板20的内部具有互联线30,在基板20的第二表面设置有多个底部焊盘40,还可以在第二表面设置多个焊锡球,焊锡球与底部焊盘进行接触。
在本申请的实施例中,利用有机膜层50覆盖底部焊盘40,以便在进行封装工艺或运输基板过程中保护底部焊盘40。具体的,有机膜层50的材料可以是聚酰亚胺。
在实际应用中,有机膜层50可以只覆盖底部焊盘40,还可以覆盖基板20的第二表面,并且有机膜层50背离基板20第二表面的一侧为平整平面,参考图4(b)所示。也就是说,有机膜层50可以覆盖整个基板20的第二表面,并且未与基板20接触的有机膜层50的一侧表面为平整平面。拥有平整平面的有机膜层50可以作为应力缓释层,可以吸收和缓释基板在运输过程中和封装过程中的应力,还可以使得基板在封装过程中在设备轨道上传导时,因为有机膜层50的平整表面不会出现基板的倾斜,保证传导的顺利进行。
S302,在所述基板20的第一表面设置芯片10;所述芯片10和所述底部焊盘40通过所述互联线30电连接,参考图5所示。
在本申请的实施例中,可以在基板20的第一表面上设置芯片10,芯片10和底部焊盘40通过互联线30电连接。
在本申请的实施例中,有机膜层50可以在利用底部焊盘40进行焊接连接时被去除,也就是说,为了利用底部焊盘40与其他部件进行焊接时,可以将有机膜层50进行去除,以便暴露底部焊盘40。
在实际应用中,可以利用撕膜工具去除有机膜层50。具体的,可以利用专利CN211629043U中公开的撕膜工具进行去除有机膜层50。
在去除有机膜层50之前,还可以在基板20的第一表面上形成塑封体60,塑封体60用于覆盖基板20上的芯片10,可以提高芯片10气密性。塑封体60可由塑封材料制备获得。
在实际应用中,球珊阵列封装的整体封装厚度较厚,难以满足封装轻薄化的要求,而栅格阵列封装的封装易焊性较差。为了获得封装易焊性较高,且能够满足封装轻薄化要求的封装结构,参考图5所示,还可以在底部焊盘40表面形成凸点焊盘70,底部焊盘40与凸点焊盘70连接,凸点焊盘70用于引出底部焊盘40,凸点焊盘70被有机膜层50覆盖,以便有机膜层50对凸点焊盘70进行保护。具体的,有机膜层50的厚度可以超过凸点焊盘70高度约20-80微米,以便有机膜层50完全覆盖凸点焊盘。
在芯片封装结构后续的表面贴装工序时,需要使用印刷焊锡膏工艺,即将焊锡膏印刷到印制电路板上,然后将封装结构贴在印制电路板上的焊锡膏上,印制电路板上的焊盘与封装结构的凸点焊盘通过焊锡膏在回流后形成焊接,在本实施例中,凸点焊盘的背离基板一侧的表面高于第二表面,即凸点焊盘突出第二表面设置,避免了由于凹陷的底部焊盘而导致焊锡膏的空气难以排除的问题,且同样由于凸点焊盘的突出设置,使得在印刷焊锡膏时无需额外增加焊锡膏的量,有利于节省成本。
另外,凸点焊盘的形成工艺成熟可控,其成型高度可自由控制,凸点焊盘相较于所述第二表面的突出高度的取值在100μm以下,相较于焊锡球的高度(200μm)而言大大降低,可在一定程度上满足芯片封装结构的轻薄化要求。并且凸点焊盘的材料成本和工艺成本相较于焊锡球的材料成本和工艺成本均更为低廉,有利于降低所述芯片封装结构的整体成本。
进一步的,凸点焊盘沿平行于基板20表面方向上的剖面形状更加灵活,可以根据需要进行设置,包括但不限于矩形、梯形、正方形和圆形中的任意一种,而焊锡球由于工艺的限制只能为圆形,因此本实施例中提供的封装结构的适用范围更广。在本申请的实施例中,可以在基板厂进行基板20加工时,直接在底部焊盘40上形成凸点焊盘,相较于出基板厂之后在封装厂形成凸点焊盘,基板厂上形成凸点焊盘能够更加节约封装流程,降低成本。在封装厂形成凸点焊盘对于封装而言是增加封装工序,会增加成本,而基板厂在制造基板20时,会在第一表面形成焊锡结构,因此直接在基板20的第二表面形成凸点焊盘是非常方便的。
在本申请的一个实施例中,如图6和图7所示,所述第二表面还设置有阻焊油墨层80,所述阻焊油墨层80包括多个焊盘开口,所述焊盘开口中用于设置所述底部焊盘40。
图6和图7为所述基板20的第二表面的放大示意图,在图6和图7中示出了两种可行的阻焊油墨层80的设置方式,在图6中,所述焊盘开口完全暴露出所述底部焊盘40,且所述焊盘开口周围的阻焊油墨层80与所述底部焊盘40互不接触。在图7中,所述焊盘开口暴露出部分所述底部焊盘40,且所述阻焊油墨层80覆盖部分所述底部焊盘40。图6所示的焊盘开口的设置方式为底部焊盘40的设置提供了更大的表面积,并且底部焊盘40之间的间隙更大,允许更宽的线宽和更多的通孔灵活性。图7所示的焊盘开口的设置方式中,阻焊油墨层80的焊盘开口小于底部焊盘40的尺寸,可以减少焊接或焊接过程中焊盘脱落的可能性。
对于图6和图7所示的焊接开口的设置方式,所述凸点焊盘70的设置方式可以分别参考图8、图9、图10和图11,所述凸点焊盘70背离所述底部焊盘40一侧的表面为平整平面或弧形表面,该表面相对于阻焊油墨层80的底面向外突出,即所述凸点焊盘70的底面高出所述阻焊油墨层80的底面。可选的,所述凸点焊盘70的底面相较于所述阻焊油墨层80的底面的突出高度的取值范围为(0μm,100μm]。相较于焊锡球的高度(200μm)而言大大降低。
在图8和图9中,所述凸点焊盘70背离所述底部焊盘40一侧的表面均为弧形表面,该种凸点焊盘70在形成过程中,当焊盘材料印刷或以其他方式设置于所述底部焊盘40上后,经过回流焊接即可形成弧形表面,这是因为回流时焊接材料呈熔融状,又因其表面张力,会形成顶端弧形的状态。
在图10和图11中,所述凸点焊盘70背离所述底部焊盘40一侧的表面均为平整平面,该种凸点焊盘70在形成过程中,当焊盘材料印刷或以其他方式设置于所述底部焊盘40上后,在回流焊接工艺中可通过将一平板压在熔融的焊盘材料上,使得凸点焊盘70的表面为一平整平面。当所述凸点焊盘70背离所述底部焊盘40一侧的表面为平整平面时,各个凸点焊盘70之间的焊盘共面性更好。
在本申请的实施例中,形成凸点焊盘70可以包括以下步骤:
S3011:利用丝网印刷工艺,在所述第二表面设置丝网掩膜,并以所述丝网掩膜为掩膜,印刷形成所述凸点焊盘。
参考图12,图12为所述丝网掩膜的俯视结构示意图,所述丝网掩膜包括多个丝网开口,所述丝网开口至少暴露出部分所述底部焊盘40。在图12中,标号90表示所述丝网掩膜,91表示所述丝网开口。
参考图13和图14,图13和图14为当所述基板的阻焊油墨层的焊盘开口与所述底部焊盘之间的关系不同时,所述丝网掩膜的丝网开口的设置方式。
在图13中,当所述第二表面还设置有阻焊油墨层,所述阻焊油墨层包括多个焊盘开口,所述焊盘开口完全暴露出所述底部焊盘,且所述焊盘开口周围的阻焊油墨层与所述底部焊盘互不接触时,所述丝网掩膜至少覆盖所述阻焊油墨层与所述底部焊盘之间的缝隙,所述丝网开口暴露出所述底部焊盘的中央区域。
在图14中,当所述第二表面还设置有阻焊油墨层,所述阻焊油墨层包括多个焊盘开口,所述焊盘开口暴露出部分所述底部焊盘,且所述阻焊油墨层覆盖部分所述底部焊盘时,所述丝网掩膜覆盖所述阻焊油墨层,所述丝网开口与所述焊盘开口的大小一致。
结合参考图8-图11,在所述第二表面还设置有阻焊油墨层的情况下,所述凸点焊盘背离所述基板一侧的表面高于所述阻焊油墨层背离所述基板一侧的表面,即所述凸点焊盘的底面相对于所述阻焊油墨层的底面向外突出。
所述印刷形成所述凸点焊盘的过程可以具体包括:
以所述丝网掩膜为掩膜,印刷焊盘材料,形成待回流焊盘;
对所述待回流焊盘进行回流,以获得所述凸点焊盘。
经过回流工艺形成的凸点焊盘的具体种类可参考图8-11,在图8和图9中,所述凸点焊盘背离所述底部焊盘一侧的表面均为弧形表面,该种凸点焊盘在形成过程中,当焊盘材料印刷或以其他方式设置于所述底部焊盘上后,经过回流焊接即可形成弧形表面,这是因为回流时焊接材料呈熔融状,又因其表面张力,会形成顶端弧形的状态。
在图10和图11中,所述凸点焊盘背离所述底部焊盘一侧的表面均为平整平面,该种凸点焊盘在形成过程中,当焊盘材料印刷或以其他方式设置于所述底部焊盘上后,在回流焊接工艺中可通过将一平板压在熔融的焊盘材料上,使得凸点焊盘的表面为一平整平面。即在这种情况下,所述印刷形成所述凸点焊盘的步骤包括:印刷焊锡后去除所述丝网掩膜,形成待回流结构;对所述待回流结构进行回流焊接,并在回流焊接过程中利用平板压在所述待回流结构表面,以形成具有平整平面的凸点焊盘。当所述凸点焊盘背离所述底部焊盘一侧的表面为平整平面时,各个凸点焊盘之间的焊盘共面性更好。
本申请实施例提供了一种芯片封装方法,方法包括:提供基板,所述基板包括相对的第一表面和第二表面,所述基板的第二表面设置有多个底部焊盘,所述基板内部具有互联线,所述底部焊盘表面覆盖有机膜层;在所述基板的第一表面设置芯片;所述芯片和所述底部焊盘通过所述互联线电连接。由此可见,本申请实施例的芯片封装方法,通过在所述底部焊盘表面覆盖有机膜层,能够保护底部焊盘在进行封装过程中不受损伤,避免由于底部焊盘产生损伤而导致的封装结构的损坏问题。
基于以上实施例提供的芯片封装方法,本申请实施例还提供了一种芯片封装结构,所述结构包括:
基板20,所述基板20包括相对的第一表面和第二表面,所述基板20的第二表面设置有多个底部焊盘40,所述基板内部具有互联线30;所述基板20的第一表面设置有芯片10,所述芯片10和所述底部焊盘40通过所述互联线30电连接;
有机膜层50,所述有机膜层50覆盖所述底部焊盘40。
可选的,所述有机膜层50的材料为聚酰亚胺。
可选的,所述基板20的第一表面覆盖有塑封体60,以覆盖所述芯片。
可选的,所述有机膜层50在利用所述底部焊盘40进行焊接连接时被去除。
可选的,所述结构还包括:
与所述底部焊盘连接的凸点焊盘70,用于引出所述底部焊盘40;所述凸点焊盘70被所述有机膜层50覆盖。
可选的,所述有机膜层50的厚度超过所述凸点焊盘70的高度为20-80微米。
可选的,所述有机膜层50覆盖所述基板20的第二表面,且所述有机膜层50背离所述基板20第二表面的一侧为平整平面。
可选的,所述基板20的第二表面还设置有阻焊油墨层80,所述阻焊油墨层80包括多个焊盘开口,用于暴露所述底部焊盘40。
可选的,所述焊盘开口完全暴露出所述底部焊盘40。
可选的,所述阻焊油墨层覆盖所述底部焊盘40部分表面。
当介绍本申请的各种实施例的元件时,冠词“一”、“一个”、“这个”和“所述”都意图表示有一个或多个元件。词语“包括”、“包含”和“具有”都是包括性的并意味着除了列出的元件之外,还可以有其它元件。
需要说明的是,本领域普通技术人员可以理解实现上述方法实施例中的全部或部分流程,是可以通过计算机程序来指令相关的硬件来完成,所述的程序可存储于一计算机可读取存储介质中,该程序在执行时,可包括如上述各方法实施例的流程。其中,所述存储介质可为磁碟、光盘、只读存储记忆体(Read-Only Memory,ROM)或随机存储记忆体(RandomAccess Memory,RAM)等。
本说明书中的各个实施例均采用递进的方式描述,各个实施例之间相同相似的部分互相参见即可,每个实施例重点说明的都是与其他实施例的不同之处。尤其,对于结构实施例而言,由于其基本相似于方法实施例,所以描述得比较简单,相关之处参见方法实施例的部分说明即可。
以上所述仅是本申请的优选实施方式,虽然本申请已以较佳实施例披露如上,然而并非用以限定本申请。任何熟悉本领域的技术人员,在不脱离本申请技术方案范围情况下,都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰,或修改为等同变化的等效实施例。因此,凡是未脱离本申请技术方案的内容,依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰,均仍属于本申请技术方案保护的范围内。
Claims (16)
1.一种芯片封装方法,其特征在于,所述方法包括:
提供基板,所述基板包括相对的第一表面和第二表面,所述基板的第二表面设置有多个底部焊盘,所述基板内部具有互联线,所述底部焊盘表面覆盖有机膜层;
在所述基板的第一表面设置芯片;所述芯片和所述底部焊盘通过所述互联线电连接。
2.根据权利要求1所述的方法,其特征在于,所述方法还包括:
去除所述有机膜层,以暴露所述底部焊盘。
3.根据权利要求2所述的方法,其特征在于,所述去除所述有机膜层包括:
利用撕膜工具去除所述有机膜层。
4.根据权利要求1所述的方法,其特征在于,所述方法还包括:与所述底部焊盘连接的凸点焊盘,用于引出所述底部焊盘;所述凸点焊盘被所述有机膜层覆盖。
5.根据权利要求1所述的方法,其特征在于,所述有机膜层覆盖所述基板的第二表面,且所述有机膜层背离所述基板第二表面的一侧为平整平面。
6.根据权利要求2所述的方法,其特征在于,在去除所述有机膜层之前,所述方法还包括:
所述基板的第一表面形成塑封体,以覆盖所述芯片。
7.一种芯片封装结构,其特征在于,所述结构包括:
基板,所述基板包括相对的第一表面和第二表面,所述基板的第二表面设置有多个底部焊盘,所述基板内部具有互联线;所述基板的第一表面设置有芯片,所述芯片和所述底部焊盘通过所述互联线电连接;
有机膜层,所述有机膜层覆盖所述底部焊盘。
8.根据权利要求7所述的结构,其特征在于,所述有机膜层的材料为聚酰亚胺。
9.根据权利要求7所述的结构,其特征在于,所述基板的第一表面覆盖有塑封体,以覆盖所述芯片。
10.根据权利要求7所述的结构,其特征在于,所述有机膜层在利用所述底部焊盘进行焊接连接时被去除。
11.根据权利要求7所述的结构,其特征在于,所述结构还包括:
与所述底部焊盘连接的凸点焊盘,用于引出所述底部焊盘;所述凸点焊盘被所述有机膜层覆盖。
12.根据权利要求11所述的结构,其特征在于,所述有机膜层的厚度超过所述凸点焊盘的高度为20-80微米。
13.根据权利要求11所述的结构,其特征在于,所述有机膜层覆盖所述基板的第二表面,且所述有机膜层背离所述基板第二表面的一侧为平整平面。
14.根据权利要求7所述的结构,其特征在于,所述基板的第二表面还设置有阻焊油墨层,所述阻焊油墨层包括多个焊盘开口,用于暴露所述底部焊盘。
15.根据权利要求14所述的结构,其特征在于,所述焊盘开口完全暴露出所述底部焊盘。
16.根据权利要求14所述的结构,其特征在于,所述阻焊油墨层覆盖所述底部焊盘部分表面。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110674442.4A CN113241304A (zh) | 2021-06-17 | 2021-06-17 | 一种芯片封装方法及芯片封装结构 |
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Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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Family
ID=77140210
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202110674442.4A Pending CN113241304A (zh) | 2021-06-17 | 2021-06-17 | 一种芯片封装方法及芯片封装结构 |
Country Status (1)
Country | Link |
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CN (1) | CN113241304A (zh) |
-
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