CN113228322A - 与电阻式存储器结构组合的垂直传输鳍式场效应晶体管 - Google Patents

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Abstract

提供了一种电阻式存储器结构。该电阻式存储器结构包括衬底上的垂直鳍部，其中，垂直鳍部的侧壁各自具有{100}晶面。该电阻式存储器结构还包括垂直鳍部上的鳍部模板、以及垂直鳍部上的栅极结构。该电阻式存储器结构还包括在垂直鳍部的相对侧壁上的顶部源极/漏极，以及在顶部源极/漏极上的底部电极层，其中，底部电极层在鳍部模板的相对侧上。该电阻式存储器结构还包括在底部电极层的一部分上的第一中间电阻层、在第一中间电阻层上的顶部电极层及在底部电极层的一部分上的第一电触点。

Description

与电阻式存储器结构组合的垂直传输鳍式场效应晶体管
背景技术
本发明总体上涉及电阻式存储器结构，并且更具体地涉及与电阻式随机存取存储器组合的垂直传输鳍式场效应晶体管。
场效应晶体管(FET)通常具有源极、沟道和漏极，其中电流从源极流向漏极，以及控制电流通过器件沟道的流动的栅极。场效应晶体管(FET)可以具有各种不同的结构，例如，FET被制造为具有形成在衬底材料本身中的源极、沟道和漏极，其中电流水平流动(即，在衬底的平面中)，并且FinFET已经形成有从衬底向外延伸的沟道，但是其中电流也从源极水平地流到漏极。与具有与衬底的平面平行的单个栅极的金属氧化物半导体场效应晶体管(MOSFET)相比，FinFET的沟道可以是薄的矩形硅(Si)的直立板，通常被称为鳍部，在鳍部上具有栅极。取决于源极和漏极的掺杂，可以形成NFET或PFET。也可以耦合两个FET以形成互补金属氧化物半导体(CMOS)器件，其中p型MOSFET和n型MOSFET耦合在一起。
发明内容
根据本发明的实施例，提供了一种电阻式存储器结构。所述电阻式存储器结构包括衬底上的垂直鳍部，其中，所述垂直鳍部的侧壁各自具有{100}晶面。该电阻式存储器结构进一步包括该垂直鳍部上的鳍部模板、以及该垂直鳍部上的栅极结构。所述电阻式存储器结构进一步包括在所述垂直鳍部的相对侧壁上的顶部源极/漏极，以及在所述顶部源极/漏极上的底部电极层，其中，所述底部电极层在所述鳍部模板的相对侧上。所述电阻式存储器结构进一步包含在所述底部电极层的一部分上的第一中间电阻层、在所述第一中间电阻层上的顶部电极层及在所述底部电极层的一部分上的第一电触点。
根据本发明的另一实施例，提供一种交叉式阵列(crossbar array)。交叉式阵列包括多个电阻式存储器结构，每个电阻式存储器结构包括垂直传输鳍式场效应晶体管、电耦合到垂直传输鳍式场效应晶体管的顶部源极/漏极的两个电阻式存储器元件、以及形成到两个电阻式存储器元件中的每一个的底部电极层的两个电触点。所述交叉式阵列进一步包含第一金属线，其电连接到所述交叉式阵列的一行中的所述多个电阻式存储器结构中的每一者上的所述两个电触点中的第一电触点；及第二金属线，其电连接到所述交叉式阵列的一列中的所述多个电阻式存储器结构中的每一者上的所述两个电阻式存储器元件中的第一者。
根据本发明的又一实施例，提供一种形成电阻式存储器结构的方法。该方法包括在衬底上形成垂直鳍部并且在垂直鳍部上形成鳍部模板，其中，垂直鳍部的侧壁各自具有{100}晶面。所述方法还包括：在所述垂直鳍部上形成栅极结构；以及在所述垂直鳍部的相对的侧壁上形成顶部源极/漏极。该方法还包括在顶部源极/漏极上形成底部电极层，其中底部电极层在鳍部模板的相对侧上。所述方法进一步包含在所述底部电极层的一部分上形成第一中间电阻层。所述方法进一步包含在所述第一中间电阻层上形成顶部电极层，以及在所述底部电极层的一部分上形成第一电触点。
这些和其他特征和优点将从结合附图阅读的其说明性实施例的以下详细描述中变得明显。
附图说明
以下说明将参考以下附图提供优选实施例的细节，其中：
图1是根据本发明的实施例的衬底上的多个垂直鳍部的顶视图，其中，垂直鳍部与[110]晶体方向成45度角；
图2是示出根据本发明的实施例的衬底上的多个垂直鳍部的截面侧视图，其中每个垂直鳍部上具有鳍部模板；
图3是示出根据本发明的实施例的多个垂直鳍部和鳍板模板中的每一个上的鳍部衬垫(fin liner)的截面侧视图；
图4是示出根据本发明的实施例的凹陷在鳍部衬垫下方的衬底和形成在凹陷的衬底上的底部源极/漏极层的截面侧视图；
图5是示出根据本发明的实施例的被去除的鳍部衬垫和形成在底部源极/漏极层上的底部间隔体(spacer)层的截面侧视图；
图6是示出根据本发明的实施例的形成在底部间隔体层、多个垂直鳍部和鳍部模板的暴露表面上的栅极电介质层以及形成在栅极电介质层上的栅极电极的截面侧视图；
图7是示出根据本发明的实施例的形成在栅极电极的表面上的包封层的截面侧视图；
图8是示出根据本发明的实施例的形成在包封层上的填充层的截面侧视图；
图9是示出根据本发明的实施例的从栅极电极的顶表面去除的包封层的一部分的截面侧视图；
图10是根据本发明的实施例的示出栅极电极和栅极电介质层的被去除以暴露鳍部模板和垂直鳍部的上部部分的一部分的截面侧视图；
图11是示出根据本发明的实施例的形成在栅极电极中的每个栅极电极的顶表面上并且与垂直鳍部的上部部分相邻的顶部间隔体的截面侧视图；
图12是根据本发明的实施例的示出了形成在每个顶部间隔体上并且邻接垂直鳍部的上部部分的顶部源极/漏极的截面侧视图；
图13是示出根据本发明的实施例的形成在顶部源极/漏极中的每一个上并且与鳍部模板相邻的底部电极层的截面侧视图；
图14是示出根据本发明的实施例的形成在每个底部电极层上的顶部插塞(plug)层的截面侧视图；
图15是示出根据本发明的实施例的顶部插塞层中的每一个的一部分被去除以形成暴露底部电极层中的每一个的一部分的开口的截面侧视图；
图16是图15的顶视图，示出根据本发明的实施例的在暴露底部电极层中的每一个的一部分的顶部插塞层中的每一个中形成的访问沟道(access channel)；
图17是示出根据本发明的实施例的形成在底部电极层上的每个访问沟道中的中间电阻层的截面侧视图；
图18是图17的顶视图，示出根据本发明的实施例的在底部电极层上的每个访问沟道中形成的中间电阻层；
图19是示出根据本发明实施例的在每个访问沟道中的中间电阻层上形成的顶部电极层的截面侧视图；
图20是示出根据本发明的实施例的在形成于顶部插塞层中的每个感测沟道中形成的电触点的顶视图；
图21是示出根据本发明的实施例的在形成于顶部插塞层中的感测沟道中形成的电触点的截面侧视图；
图22是示出根据本发明的实施例的用于具有两个ReRAM结构的垂直传输鳍式场效应晶体管器件(1T2R)的交叉式阵列连接的顶视图。
具体实施方式
本发明的实施例提供实现电耦合到垂直传输鳍式场效应晶体管(VTFinFET)的两个电阻式存储器元件的存储器器件，其中电阻式存储器元件电耦合到VTFinFET的顶部源极/漏极。以这种方式，两个ReRAM单元可以并联集成到同一FinFET以提供单独的路径来感测两个ReRAM单元的状态。可以使用单独的电路来感测两个ReRAM单元的状态，并且可以使用外围电路来确定差异。两个ReRAM单元可表示神经形态计算(neuromorphic computing)的差分权重，而没有面积损失。
本发明的实施例提供具有分开两个ReRAM单元的硬掩模鳍部模板的垂直传输鳍式场效应晶体管器件，因此两个ReRAM单元各自与垂直鳍部和顶部源极/漏极自对准。
本发明的实施例提供一种制造垂直传输鳍式场效应晶体管的方法，该垂直传输鳍式场效应晶体管具有带有{100}晶面的鳍部侧壁的垂直鳍部，其中{100}鳍部侧壁可以提供用于顶部源极/漏极的横向外延生长的生长表面。在不同实施例中，垂直鳍部可以与晶圆衬底的主要平面(例如，(011)表面)成45度角，以形成具有{100}晶面的鳍部侧壁。{100}符号表示通过晶体的对称性等同于(100)平面的晶面。
本发明的实施例提供了用于神经形态计算的忆阻器以及高密度和高速非易失性存储器应用。电阻式存储器器件可用作前神经元与后神经元之间的连接(突触)，以器件电阻的形式表示连接权重。在不同实施例中，多个前神经元和后神经元可通过ReRAM的交叉式阵列来连接，该交叉式阵列可自然地表达完全连接的神经网络。
本发明的实施例提供了用于将两个ReRAM单元与一个垂直FET集成的方法和结构。一个FinFET晶体管(1T)具有并联连接的两个ReRAM单元(2R)(1T2R)以表示在没有面积损失的情况下用于神经形态计算的差分权重。具有用于差分权重的线性切换的两个单极ReRAM单元可能需要更多的器件和外围电路来表示一个权重，这与实现直接电耦合到垂直传输鳍式场效应晶体管(VTFinFET)的顶部源极/漏极的两个电阻式存储器元件的存储器器件相比会施加面积损失。
本发明可被应用到的示范性应用/用途包括但不限于：深度神经网络(DNN)、神经形态计算、以及高密度和高速非易失性存储器应用。
应当理解，将根据给定的说明性架构来描述本发明的各方面；然而，在本发明的各方面的范围内，可以改变其他架构、结构、衬底材料和工艺特征和步骤。
现在参考附图，其中相似的标号表示相同或相似的元件，并且首先参见图1，根据本发明的实施例的衬底上的多个垂直鳍部的顶视图，其中，垂直鳍部与[110]晶体方向成45度角。
在一个或多个实施例中，垂直传输鳍式场效应晶体管的(多个)垂直鳍部111可以形成在衬底110上，其中，衬底可以是具有晶面的预定义取向的晶体半导体。衬底110的顶表面可以是(001)晶面(即，垂直于z方向)。在不同实施例中，(多个)垂直鳍部111可以与半导体衬底的晶体平面对准，以使得(多个)垂直鳍部111的侧壁表面可以是暴露的{100}晶体平面。为了实现暴露的{100}晶面，(多个)垂直鳍部111可以与[110]方向成45度角。在各实施例中，(多个)垂直鳍部可以与具有{110}晶面的半导体晶圆的主要平面99成45度角形成，其中，晶圆形成衬底110。
在不同实施例中，衬底110可以是半导体衬底，其中半导体可以是IV型半导体(例如，硅(Si)、锗(Ge))，IV-IV半导体(例如，硅锗(SiGe)、碳化硅(SiC))、III-V半导体(例如，砷化镓(GaAs)、磷化铟(InP)、砷化铟镓(InGaAs)等)，其中，晶体结构可以允许在晶体表面上的横向外延生长。在不同实施例中，衬底110可以是绝缘体上半导体衬底(SeOI)。
在不同实施例中，垂直鳍部111可以按行和/或列布置在衬底110的表面上。垂直鳍部111可以在衬底110上形成正方形或矩形阵列，其中，该阵列可以是X x Y阵列，其中，X和Y可以是相同或不同的值。阵列的形状可以取决于鳍部111的数量、长度和间距。
图2是示出根据本发明的实施例的衬底上的多个垂直鳍部的截面侧视图，其中每个垂直鳍部上具有鳍部模板。
在一个或多个实施例中，可以在衬底110上形成一个或多个垂直鳍部111，其中，可以通过外延生长和/或定向蚀刻(例如，通过反应离子蚀刻(RIE))来形成垂直鳍部。在不同实施例中，垂直鳍部可通过图像转移工艺形成，例如，侧壁图像转移(SIT)，也称为自对准双重图案化(SADP)、自对准三重图案化(SATP)工艺、自对准四重图案化(SAQP)工艺或其组合。在各种实施例中，垂直鳍部可以通过直接写入工艺形成，例如，使用极紫外(EUV)光刻、电子束光刻或x射线光刻。
在一个或多个实施例中，可以在垂直鳍部111上形成鳍部模板120，其中，作为图案化工艺的一部分，可以在垂直鳍部111中的每一个上从鳍部模板层形成鳍部模板120。在各实施例中，鳍部模板120可以是硬掩模，例如，氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、氮化硅硼(SiBN)或其组合。
在一个或多个实施例中，垂直鳍部111可以具有在大约5纳米(nm)到大约10nm、或者大约6nm到大约8nm的范围内的宽度，但是也可以预期其他宽度。
图3是示出根据本发明的实施例的多个垂直鳍部和鳍部模板中的每一个上的鳍部衬垫的截面侧视图。
在一个或多个实施例中，可以在垂直鳍部111和鳍部模板中的每一个上形成鳍部衬垫130，其中，可以通过共形沉积(例如，原子层沉积(ALD)、等离子体增强ALD(PEALD)、低压化学气相沉积(LPCVD)或其组合)来形成鳍部衬垫。在不同实施例中，可以使用定向蚀刻(例如，RIE)从鳍部模板120和衬底110的近似垂直于蚀刻梁的表面去除鳍部衬垫130的部分，而在垂直鳍部111和鳍部模板120的侧壁上保留鳍部衬垫130的部分。
在各种实施例中，鳍部衬垫130可以是与鳍部模板120不同的硬掩模材料，以允许选择性地去除鳍部衬垫。在不同实施例中，鳍线130可以是例如氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、硼氮化硅(SiBN)或其组合。鳍部衬垫130可具有约2nm至约6nm、或约3nm至约5nm的范围内的厚度，但也可预期其他厚度。
图4是示出根据本发明的实施例的在鳍部衬垫下方凹陷的衬底和形成在凹陷的衬底上的底部源极/漏极层的截面侧视图。
在一个或多个实施例中，可以使用定向蚀刻(例如，RIE)使衬底110的围绕垂直鳍部111暴露的部分凹陷。衬底110的一部分可以被去除到预定深度以在鳍部衬垫130下方延伸垂直鳍部111，其中垂直鳍部的一部分被暴露。在各种实施例中，衬底可以凹陷到大约10nm到大约40nm、或者大约20nm到大约30nm的范围内的深度，但是也可预期其他深度。
在一个或多个实施例中，可以在凹陷衬底110的表面上形成底部源极/漏极层140，其中，可以通过横向生长在暴露的衬底表面和/或垂直鳍部111的侧壁上通过外延生长来形成底部源极/漏极层140。在不同实施例中，底部源极/漏极层140可以是掺杂有n型掺杂剂(例如，磷(P)、砷(As)等)或p型掺杂剂(例如，硼(B)、镓(Ga)等)的半导体材料。在非限制性示范性实施例中，底部源极/漏极层140可以是磷掺杂的硅(Si：P)以形成n型FinFET或硼掺杂的硅锗(SiGe：B)以形成p型FinFET。
在各实施例中，底部源极/漏极层140可以被形成为在大约10nm到大约40nm、或者大约20nm到大约30nm的范围内的厚度，但是也可预期其他厚度。底部源极/漏极层140可以形成为覆盖衬底表面与鳍部衬垫130的底部边缘之间的垂直鳍部111的侧壁的厚度。
图5是示出了根据本发明的实施例的被去除的鳍部衬垫和形成在底部源极/漏极层上的底部间隔体层的截面侧视图。
在一个或多个实施例中，可以去除鳍部衬垫130的剩余部分以暴露源极/漏极层和鳍部模板120上方的垂直鳍部111的侧壁。在形成与(多个)垂直鳍部111相邻的底部间隔体层150之前，可以使用选择性的各向同性蚀刻(例如，湿法化学蚀刻或干法等离子体蚀刻)来去除鳍部衬垫130。
在一个或多个实施例中，底部间隔体层150可以形成在底部源极/漏极层140的暴露的顶部表面上，其中底部间隔体层150可以通过定向沉积(例如，高密度等离子体(HDP)或气体团簇离子束(GCIB))来形成。在不同实施例中，底部间隔体层150可以被形成为在大约4nm到大约10nm、或者大约5nm到大约7nm的范围内的厚度，但是也可预期其他厚度。底部间隔体层150可以覆盖垂直鳍部111的下部部分。可以使用各向同性蚀刻从垂直鳍部111的侧壁去除底部间隔体层的沉积材料。
在一个或多个实施例中，底部间隔体层150可以是电介质材料，包括但不限于氮化硅(SiN)、氮氧化硅(SiON)、硅碳氮氧化硅(SiCON)及其组合。
图6是示出了根据本发明的实施例的形成在底部间隔体层、多个垂直鳍部和鳍部模板的暴露表面上的栅极电介质层以及形成在栅极电介质层上的栅极电极的截面侧视图。
在一个或多个实施例中，可以在底部间隔体层150、多个垂直鳍部111和鳍部模板120的暴露表面上形成栅极电介质层160，其中，可以通过共形沉积(例如，ALD、PEALD或其组合)形成栅极电介质层160在不同实施例中，栅极电介质层160可以形成为在大约1nm至大约5nm、或者大约2nm至大约4nm的范围内的厚度，但是也可预期其他厚度。在不同实施例中，栅极电介质层可以覆盖(多个)垂直鳍部111的端壁以提供栅极全包围结构。
栅极电介质层160可以是氧化硅(SiO)、氮化硅(SiN)、高K电介质材料或其组合。高k材料的示例包括但不限于金属氧化物，例如氧化铪(HfO)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化镧(LaO)、氧化镧铝(LaAlO)，氧化锆(ZrO)、锆氧化硅(ZrSiO)、锆氮氧化硅(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)，钡锶钛氧化物(BaSrTiO)、钡钛氧化物(BaTiO)、锶钛氧化物(SrTiO)、钇氧化物(YO)、氧化铝(AlO)、铅钪钽氧化物(PbScTaO)和铌酸铅锌(PbZnNbO)。高k材料可以进一步包括诸如镧、铝、镁或其组合的掺杂剂。
在一个或多个实施例中，栅极电极可以形成在栅极电介质层160上。在不同实施例中，栅极电极可以是两个或更多个层，其中栅极电极可以包括导电栅极层175和/或功函数材料层170。功函数材料层170可以通过共形沉积(例如，ALD、PEALD)形成在栅极电介质层160上。可通过共形沉积(例如，ALD、PEALD)在功函数材料层上形成导电栅极层。在不同实施例中，可以在栅极电介质层160上形成多个功函数材料层170。
在不同实施例中，功函数材料层170中的每一个可以是导电金属氮化物或碳化物化合物材料，例如，氮化钽(TaN)、氮化钛(TiN)、碳化钽(TaC)、碳化钛(TiC)、碳化钛铝(TiAlC)及其组合。功函数材料层170可以是相同或不同的功函数材料。
在不同实施例中，导电栅极层175可以是金属(例如，钨(W)、钛(Ti)、钽(Ta)、钌(Ru)、铪(Hf)、锆(Zr)、钴(Co)、镍(Ni)、铜(Cu)、铝(Al)、铂(Pt)、锡(Sn)、银(Ag)、金(Au))、导电金属化合物材料(例如，氮化钽(TaN)、氮化钛(TiN)、碳化钽(TaC)、碳化钛(TiC)、碳化钛铝(TiAlC)、硅化钨(WSi)、氮化钨(WN)、氧化钌(RuO2)、硅化钴(CoSi)、硅化镍(NiSi))、过渡金属铝化物(例如，铝化钛(TiAl)、铝化锆(ZrAl))、碳化钽(TaC)、钽镁碳化物(TaMgC)、或这些材料的任何合适的组合。
在不同实施例中，栅极电极可以形成为在约5nm到约20nm、或约6nm到约10nm的范围内的厚度，但也可预期其他厚度。在各种实施例中，功函数材料层170可形成为在约1nm至约5nm、或约2nm至约4nm的范围内的厚度，但也可预期其他厚度。导电栅极层175可以填充栅极电极厚度与功函数材料层厚度之间的差。栅极电介质层160和栅极电极可以在垂直鳍部111的中心部分上形成栅极结构，其中，由于鳍部模板120覆盖垂直鳍部111的顶表面，因此栅极结构可以围绕垂直鳍部的中心部分而不在(多个)垂直鳍部111的顶表面上。
图7是示出根据本发明的实施例的在栅极电极的表面上形成的包封层的截面侧视图。
在一个或多个实施例中，包封层180可以形成在栅极电极的暴露表面上，包括导电栅极层175和/或功函数材料层170。包封层180可以通过共形沉积(例如，ALD、PEALD)形成。在不同实施例中，包封层180可以是电介质材料，包括但不限于硅硼碳氮化物(SiBCN)、氮化硅(SiN)、氮氧化硅(SiON)、硅碳氮氧化硅(SiCON)及其组合。
图8是示出根据本发明的实施例的形成在包封层上的填充层的截面侧视图。
在一个或多个实施例中，可以在包封层180上形成填充层190，其中，可以通过毯式沉积(例如，化学气相沉积(CVD)、等离子体增强CVD(PECVD)、旋涂或其组合)来形成填充层190。在各实施例中，填充层190可以填充相邻垂直鳍111之间的间隙并且覆盖包封层180和栅极电极。化学机械抛光(CMP)可以用于去除填充层190的部分以暴露包封层180在垂直鳍部111和鳍部模板120上方的顶部表面。
在不同实施例中，填充层190可以是电介质材料，包括但不限于氧化硅(SiO)、低K电介质材料或其组合。低k电介质材料可包括但不限于碳掺杂的氧化硅(SiO：C)、氟掺杂的氧化硅(SiO：F)、聚合物材料(例如，原硅酸四乙酯(TEOS)、氢硅倍半氧烷(HSQ)和甲基硅倍半氧烷(MSQ))及其组合。
图9是示出根据本发明的实施例的从栅极电极的顶表面去除的包封层的一部分的截面侧视图。
在一个或多个实施例中，可以从栅极电极的顶表面去除包封层180的由CMP暴露的部分以在周围填充层190内形成浅阱。可以使用选择性各向同性或各向异性蚀刻来去除包封层180的部分。包封层180的上边缘可以暴露在填充层190的暴露的侧壁与栅极电极之间。
图10是示出根据本发明的实施例的栅极电极和栅极电介质层的被去除以暴露鳍部模板和垂直鳍部的上部部分的一部分的截面侧视图。
在一个或多个实施例中，可以去除栅极电极的上部部分以形成围绕(多个)鳍部模板120和(多个)垂直鳍部111的上部部分的沟槽195。可以使用选择性各向同性或各向异性蚀刻来去除栅极电极的上部部分。在栅极电极包括由不同材料制成的导电栅极层175和/或功函数材料层170的情况下，可以使用单独的选择性各向同性或各向异性蚀刻来去除功函数材料层170和导电栅极层175中的每一个。在不同实施例中，可以去除足够量的导电栅极层175和/或功函数材料层170，以为随后形成的顶部间隔体和顶部源极/漏极提供空间。在去除栅极电极之后，包封层180的一部分可以形成沟槽195的外侧壁并且栅极电介质层160的一部分可以形成沟槽195的内侧壁(未示出)。
在一个或多个实施例中，随后可以去除通过去除栅极电极而暴露的栅极电介质层160的上部部分，其中，栅极电介质层160的上部部分的去除可以暴露鳍部模板120和垂直鳍部111的上部部分。在不同实施例中，可以使用选择性各向同性蚀刻(例如，湿法化学蚀刻、干法等离子体蚀刻)来去除栅极电介质层160的上部部分。
在各实施例中，(多个)垂直鳍部111的暴露的上部部分可以具有在导电栅极层175、功函数材料层170和栅极电介质层160的暴露的表面上方的高度，该高度在大约10nm到大约20nm的范围内，或约12nm至约16nm，但也可预期其他高度。
图11是示出根据本发明的实施例的形成在栅极电极中的每个栅极电极的顶表面上并且与垂直鳍部的上部部分相邻的顶部间隔体的截面侧视图。
在一个或多个实施例中，可以在栅极电极170中的每个栅极电极的顶表面上并且与垂直鳍部111的上部部分相邻地形成顶部间隔体200，其中，顶部间隔体200可以通过定向沉积或毯式沉积然后回蚀至预期厚度来形成。各向同性蚀刻可以用于从(多个)垂直鳍部111的侧壁去除顶部间隔体200的材料。垂直鳍部111的侧壁的一部分可以保持暴露在顶部间隔体200的顶表面上方。
在不同实施例中，(多个)顶部间隔体200可以是电介质绝缘材料，包括但不限于氮化硅(SiN)、氮氧化硅(SiON)、硅碳氮氧化硅(SiCON)及其组合。
在各实施例中，顶部间隔体200可以具有在约2nm至约15nm、或约3nm至约10nm、或约6nm的范围内的厚度，但是也可预期其他高度。顶部间隔件200的厚度可以小于垂直鳍部111的暴露部分的高度，因此垂直鳍部的一部分保持暴露。
图12是示出根据本发明的实施例的形成在每个顶部间隔体上并且邻接垂直鳍部的上部部分的顶部源极/漏极的截面侧视图。
在一个或多个实施例中，顶部源极/漏极210可以形成在每个顶部间隔体200上，其中，顶部源极/漏极210与垂直鳍部111的上部部分的暴露的侧壁邻接。在各实施例中，可以通过从暴露的侧壁的横向外延生长在垂直鳍部111的相对侧壁上的沟槽195中形成顶部源极/漏极210，其中，垂直鳍部的侧壁可以具有(100)晶面。顶部源极/漏极210可以在顶部间隔体200的顶表面之上从垂直鳍部111的暴露的侧壁向外生长。外延生长在晶体垂直鳍部的(100)晶面上比在(110)或(111)晶面上可以具有更大的生长速率，其中，外延生长速率之间的关系是(100)>(110)>(111)。在各实施例中，(多个)顶部源极/漏极210可以覆盖垂直鳍部111的侧壁的整个暴露表面，而不在与(多个)鳍部模板120的界面上方延伸，并且与邻接的垂直鳍部电连接。顶部源极/漏极210的顶表面可以与鳍部模板120的底表面共面。顶部源极/漏极210可以在顶部间隔体200和由垂直鳍部111的侧壁上的栅极电介质层160、导电栅极层175和/或功函数材料层170形成的栅极区上方。
在不同实施例中，顶部源极/漏极210可以是掺杂有n型掺杂剂(例如，磷(P)、砷(As)等)或p型掺杂剂(例如，硼(B)、镓(Ga)等)的半导体材料。在不同实施例中，顶部源极/漏极210可以是与底部源极/漏极层140相同的半导体材料，并且可以具有与底部源极/漏极层相同的掺杂剂类型。在非限制性示范性实施例中，顶部源极/漏极210可以是磷掺杂的硅(Si：P)以形成n型FinFET或硼掺杂的硅锗(SiGe：B)以形成p型FinFET。
在非限制性示范性实施例中，(多个)垂直鳍部111可以是在单晶硅衬底110上取向的单晶硅，以具有带有暴露的(100)晶面的侧壁。垂直FinFET的{100}鳍部侧壁表面可以用(100)衬底110的45度旋转来实现。在不同实施例中，具有相同{100}晶面效应的类型IV(例如，Ge)或类型IV-IV(例如，SiGe)可以用于衬底110并且形成垂直FinFET的垂直鳍部111。
图13是示出根据本发明的实施例的形成在顶部源极/漏极中的每一个上并且与鳍部模板相邻的底部电极层的截面侧视图。
在一个或多个实施例中，可以对器件结构100进行热处理，以将掺杂剂从顶部源极/漏极210扩散到(多个)垂直鳍部111的上部区中，以形成上部延伸区113，以及将掺杂剂从底部源极/漏极层140扩散到(多个)垂直鳍部111的下部区中，以形成下部延伸区112。延伸区112、113可以分别延伸超过顶部间隔体200和底部间隔体层150并且延伸到垂直鳍部111的栅极区中。
在一个或多个实施例中，可以在顶部源极/漏极210中的每个上形成底部电极层220，其中，底部电极层220与鳍部模板120相邻并且由鳍部模板120隔开。底部电极层220可通过毯式沉积(例如，CVD、PECVD)形成且使用选择性蚀刻回蚀到预定厚度。在不同实施例中，底部电极层220可具有在约5nm到约20nm、或约5nm到约10nm、或约8nm到约10nm的范围内的厚度，但也预期其他厚度。
在不同实施例中，底部电极层220可以是导电材料，包括但不限于，金属，例如钨(W)、钛(Ti)、钽(Ta)、钌(Ru)、铪(Hf)、锆(Zr)、钴(Co)、镍(Ni)、铜(Cu)、铝(Al)、铂(Pt)、锡(Sn)、银(Ag)、金(Au)，导电金属化合物材料(例如，氮化钽(TaN)、氮化钛(TiN)、碳化钽(TaC)、碳化钛(TiC)、碳化钛铝(TiAlC)、碳化钽镁TaMgC、硅化钨(WSi)、氮化钨(WN)、氧化钌(RuO2)、硅化钴(CoSi)、硅化镍(NiSi))，过渡金属铝化物(例如铝化钛(Ti3Al)、铝化锆(ZrAl))和这些材料的任何合适的组合。
图14是示出根据本发明的实施例的形成在每个底部电极层上的顶部插塞层的截面侧视图。
在一个或多个实施例中，可以在底部电极层220的每一个上形成顶部插塞层230，其中顶部插塞层230可以通过填充在(多个)沟槽195中的毯式沉积来形成。CMP可以用于去除顶部插塞层230的多余材料以提供平滑的平坦表面，其中顶部插塞层230的顶表面与填充层190的顶表面共面。
在不同实施例中，顶部插塞层230可以是电介质材料，包括但不限于硼硅碳氮化物(SiBCN)、硼硅氮化物(SiBN)、氮氧化硅(SiON)、碳氮氧化硅(SiCON)及其组合。顶部插塞层230的材料可以不同于(多个)鳍部模板120和包封层180的材料，以允许选择性去除材料。
图15是示出根据本发明的实施例的顶部插塞层中的每一个的一部分被去除以形成暴露底部电极层中的每一个的一部分的开口的截面侧视图。
在一个或多个实施例中，可以在顶部插塞层230、(多个)鳍部模板120、包封层180和填充层190之上沉积并图案化光刻掩模，以在顶部插塞层230的预定区段之上形成(多个)开口。在不同实施例中，可以使用选择性定向蚀刻(例如，RIE)来去除通过光刻掩模中的开口暴露的顶部插塞层230的一部分以形成访问沟道235。可以在顶部插塞层230中在鳍部模板120的相对侧上形成访问沟道235，其中，开口可以交错并且比顶部插塞层230窄。可以保留顶部插塞层230的部分以在包封层180的一部分上形成沟道侧壁237。访问沟道235可以暴露底部电极层220的下层部分。
在不同实施例中，沟道侧壁237可以具有在大约2nm到大约4nm的范围内的厚度，并且访问沟道235可以具有在大约8nm到大约16nm、或者大约10nm到大约12nm的范围内的宽度，但是可以预期其他宽度。
图16是图15的顶视图，示出了根据本发明的实施例的在顶部插塞层中的每一个中形成的访问沟道，该访问沟道暴露底部电极层中的每一个的一部分。
在一个或多个实施例中，可以在顶部插塞层230中形成访问沟道235，使得在鳍部模板120的相对侧上形成的访问沟道235彼此对角地偏移。访问沟道235的交错划分可提供随后形成交叉式阵列的电连接的金属线与通孔的间隔。交错的访问沟道235可以允许形成电耦合到相同的垂直传输鳍式场效应晶体管的两个不对称放置的电阻式存储器元件。两个不对称放置的电阻式存储器元件可耦合到形成交叉式阵列的不同金属线。
图17是示出根据本发明的实施例的形成在底部电极层上的每个访问沟道中的中间电阻层的截面侧视图。
在一个或多个实施例中，中间电阻层240可形成在每个访问沟道235中的底部电极层220上。中间电阻层240可通过共形沉积(例如，ALD、PEALD)形成，所述共形沉积可在底部电极层220和访问沟道235的侧壁上沉积材料的薄层而不填充访问沟道235。在不同实施例中，中间电阻层240可具有在约3nm到约10nm或约5nm到约7nm的范围内的厚度，但也预期其他厚度。虽然无意受限于理论，但据信约3nm或更大至约10nm的厚度允许氧空位(oxygenvacancy)渗透通过中间电阻层240的厚度，其可形成从底部电极层220到顶部电极层的导电金属丝。较厚的中间电阻层240可以阻碍氧空位的渗滤和导电金属丝的形成。底部电极层220的厚度可足以防止中间电阻层240与顶部源极/漏极210接触。
在不同实施例中，可以通过形成中间电阻层240的共形层来去除访问沟道235的侧壁上的中间电阻层240的一部分，在所述中心区域中填充有机平坦化层(OPL)，使所述OPL凹进以暴露所述中间电阻层240在所述顶部插塞层230的侧壁上的一部分，以及例如通过基于HCl的湿化学去除中间电阻层240的暴露部分。剩余的OPL可通过灰化去除，以在访问沟道中留下杯状或U形中间电阻层。
在不同实施例中，中间电阻层240可以是过渡金属氧化物，包括但不限于氧化铪(HfO)、氧化锆(ZrO)、氧化钽(TaO)、氧化铜(CuO)、氧化钨(WO)、氧化钛(TiO)、氧化镍(NiO)及其组合。
图18是图17的顶视图，示出了根据本发明的实施例的在底部电极层上的每个访问沟道中形成的中间电阻层。
在一个或多个实施例中，可以跨鳍部模板120对角地偏移访问沟道235和中间电阻层240。
图19是示出根据本发明的实施例的形成在每个访问沟道中的中间电阻层上的顶部电极层的截面侧视图。
在一个或多个实施例中，顶部电极层250可形成在每个访问沟道235中的中间电阻层240上，其中顶部电极层250可通过共形沉积形成，以避免访问沟道235的侧壁上的中间电阻层240与杯/U形中间电阻层240之间的夹断(pinch-off)。
在不同实施例中，顶部电极层250可以是氮化钛(TiN)，其中氮化钛可以是富钛或碳化钛铝(TiAlC)，其可以在中间电阻层240中形成氧空位。顶部电极层250可为与底部电极层220相同的材料。底部电极层220、中间电阻层240和顶部电极层250的每一层堆叠可形成电阻式存储器元件(即，ReRAM单元)。两个ReRAM单元可以电耦合至每个垂直传输鳍式场效应晶体管(VTFinFET)以形成一组ReRAM，其中，第一ReRAM可以在鳍式模板120的一侧上，并且第二ReRAM可以在鳍式模板120的相对侧上。
图20是示出根据本发明的实施例的在形成于顶部插塞层中的每个感测沟道中形成的电触点的顶视图。
在一个或多个实施例中，可以在顶部插塞层230中在每个鳍部模板120的相对侧上形成感测沟道238，其中，可以通过光刻掩模和定向蚀刻来形成感测沟道238。感测沟道238可以在鳍部模板120上对角地偏移。在不同实施例中，感测沟道238可填充有导电材料，包括金属(例如，钨(W)、钛(Ti)、钽(Ta)、钌(Ru)、铪(Hf)、锆(Zr)、钴(Co)、镍(Ni)、铜(Cu)、铝(Al)、铂(Pt)、锡(Sn)、银(Ag)、金(Au))、导电金属化合物材料(例如，氮化钽(TaN)、氮化钛(TiN)、碳化钽(TaC)、碳化钛(TiC)、碳化钛铝(TiAlC)、硅化钨(WSi)、氮化钨(WN)、氧化钌(RuO2)、硅化钴(CoSi)、硅化镍(NiSi))、过渡金属铝化物(例如Ti3Al、ZrAl)、TaC、TaMgC或这些材料的任何合适的组合，以形成到每个电阻式存储器元件的底部电极层220的电触点260。
在不同实施例中，电阻式存储器结构可以包括垂直传输鳍式场效应晶体管，包括顶部源极/漏极210和电耦合到垂直传输鳍式场效应晶体管的顶部源极/漏极的两个电阻式存储器元件，其中所述电阻式存储器元件中的每一者包含底部电极层220、中间电阻层240以及顶部电极层250。电触点260可形成到两个电阻式存储器元件中的每一者的每一底部电极层220。
图21是示出了根据本发明的实施例的在形成于顶部插塞层中的感测沟道中形成的电触点的截面侧视图。
在一个或多个实施例中，电触点260可与底部电极层220电接触，而不介入中间电阻层240和顶部电极层250。第一ReRAM可以用于权重更新或训练，并且第二ReRAM可以用作局部参考。如果将电压施加到改变电阻率的左ReRAM，则可以通过与没有改变电阻率的右ReRAM(局部参考)比较来检测电阻率改变的不同。
图22是示出根据本发明的实施例的用于具有两个ReRAM结构的垂直传输鳍式场效应晶体管器件(1T2R)的交叉式阵列连接的顶视图。
在一个或多个实施例中，金属线271、272、273、274、275、276、277、278和通孔281、282、283、284、285、286、287、288、289可以在形成在到电阻式存储器元件中的每个电阻式存储器元件和用于感测的电触点中的每个电触点的上覆金属化层中。两个交叉式阵列(实线、点虚线及虚线)可通过至较低元件的通孔触点而形成于较高层级。在不同实施例中，交叉式阵列500可为1000个电阻式存储器元件X1000个电阻式存储器元件阵列、3000个电阻式存储器元件X3000个电阻式存储器元件阵列或10000个电阻式存储器元件X10000个电阻式存储器元件阵列，但取决于应用亦预期其他大小。
在不同实施例中，第一金属线271可以通过通孔281电连接到第一电阻式存储器结构201的第一电阻式存储器元件上的电触点260，且第二金属线272可通过另一通孔282电连接到第一电阻式存储器结构201的第二电阻式存储器元件上的电触点260。在不同实施例中，第三金属线273可以通过通孔283电连接到第一电阻式存储器结构201的第一电阻式存储器元件的顶部电极层250，且第四金属线274可通过另一通孔284电连接到第一电阻式存储器结构的第二电阻式存储器元件的顶部电极层250，其中金属线273、274不连接到通孔281、282或电触点260。类似的金属线275、276、277、278可以被形成并且通过通孔285、286、287、288、289电连接到其他电阻式存储器结构的电阻式存储器元件，用于访问电阻式存储器元件和电阻式存储器结构。金属线271、273、275、277可以形成电阻式存储器结构的有源阵列，而金属线272、274、276、278可以形成电阻式存储器结构的参考阵列。
有源阵列(实线和点虚线)中的权重可被训练，并且参考阵列(虚线)中的权重可保持恒定作为局部参考。中间电阻层中的物理变化可用于更新电阻式存储器元件的权重，其中与线272和274相比，可通过线283和271检测电阻变化。对于正向路径和反向路径，逐列和逐行地感测实线与点虚线之间的电流差。VTFinFET可以用于电赋能两对ReRAM。在各个实施例中，VTFinFET直接电连接至两个ReRAM，以形成传输门以控制流过每个ReRAM的电流。单个VTFinFET可以控制流过两个并联的电阻式存储器元件的电流。VT FinFET和ReRAM通过与顶部源极/漏极和中间鳍部模板的对准而自对准。
本实施例可包括用于集成电路芯片的设计，该集成电路芯片可用图形计算机编程语言来创建，并被存储在计算机存储介质(诸如盘、带、物理硬盘驱动器、或诸如存储访问网络中的虚拟硬盘驱动器)中。如果设计者不制造芯片或用于制造芯片的光刻掩模，则设计者可以直接或间接将所得设计通过物理手段(例如，通过提供存储设计的存储介质的副本)或电子地(例如，通过互联网)传输到这样的实体。所存储的设计然后被转换成用于制造光刻掩模的适当格式(例如，GDSII)，光刻掩模通常包括有待在晶圆上形成的所讨论的芯片设计的多个副本。光刻掩模用于限定晶圆(和/或其上的层)的要被蚀刻或以其他方式处理的区域。
本文所描述的方法可用于制造集成电路芯片。所得到的集成电路芯片可以由制造商以原始晶圆形式(即，作为具有多个未封装芯片的单个晶圆)、作为裸片或以封装形式分布。在后一种情况下，芯片安装在单个芯片封装(诸如塑料载体，具有固定到母板或其他更高级载体的引线)中或多芯片封装(诸如具有表面互连或掩埋互连之一或两者的陶瓷载体)中。在任何情况下，该芯片然后与其他芯片、分立电路元件和/或其他信号处理装置集成，作为(a)中间产品(诸如母板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，范围从玩具和其他低端应用至具有显示器、键盘或其他输入设备以及中央处理器的高级计算机产品。
为了便于描述，本文中可以使用诸如“在……下方”、“在……下方”、“下部”、“在……上方”、“上部”等空间相对术语来描述如在图中所展示的一个元件或特征与另一个元件或特征的关系。将理解的是，空间相对术语旨在涵盖除了附图中所描绘的取向之外的在使用或操作中的器件的不同取向。例如，如果将图中的器件翻转，则被描述为在其他元件或特征“之下”或“下方”的元件将被定向为在其他元件或特征的“上方”。因此，术语“下方”可以涵盖上方和下方的取向两者。该设备可以另外定向(旋转90度或在其他定向)，并且可以相应地解释在此使用的空间相对描述符。
已经描述了器件和制造器件的方法的优选实施例(其旨在是说明性的而非限制性的)，应当注意，本领域技术人员可以根据上述教导做出修改和变化。因此，应当理解，在所附权利要求书所概述的本发明的范围内，可以在所公开的特定实施例中做出改变。因此，已经通过专利法所要求的细节和特殊性描述了本发明的多个方面，在所附权利要求中阐述了受专利保护的所要求的和所希望的内容。

Claims (20)

1.一种电阻式存储器结构，包括：
衬底上的垂直鳍部，其中所述垂直鳍部的侧壁各自具有{100}晶面；
在所述垂直鳍部上的鳍部模板；
在所述垂直鳍部上的栅极结构；
在所述垂直鳍部的相对侧壁上的顶部源极/漏极；
在所述顶部源极/漏极上的底部电极层，其中，所述底部电极层在所述鳍部模板的相对侧上；
在所述底部电极层的一部分上的第一中间电阻层；
在所述第一中间电阻层上的顶部电极层；以及
在所述底部电极层的一部分上的第一电触点。
2.如权利要求1所述的电阻式存储器结构，还包括底部源极/漏极层，所述底部源极/漏极层在所述衬底上并且邻接所述垂直鳍部。
3.如权利要求2所述的电阻式存储器结构，还包括第二中间电阻层，所述第二中间电阻层位于所述底部电极层的在所述鳍部模板的与所述第一中间电阻层相对侧上的部分上。
4.如权利要求3所述的电阻式存储器结构，还包括在所述底部电极层的位于所述鳍部模板的相对侧上的部分上的第二电触点。
5.如权利要求1所述的电阻式存储器结构，其中，所述底部电极层选自由钨(W)、钛(Ti)、钽(Ta)、钌(Ru)、铪(Hf)、锆(Zr)、钴(Co)、镍(Ni)、铜(Cu)，铝(Al)、铂(Pt)、锡(Sn)、银(Ag)、金(Au)、氮化钽(TaN)、氮化钛(TiN)，碳化钽(TaC)、碳化钛(TiC)、碳化钛铝(TiAlC)、碳化钽镁(TaMgC)、硅化钨(WSi)，氮化钨(WN)、氧化钌(RuO2)、硅化钴(CoSi)、硅化镍(NiSi)、铝化钛(TiAl)、铝化锆(ZrAl)、以及其适合的组合构成的导电材料组。
6.如权利要求5所述的电阻式存储器结构，其中，所述中间电阻层是氧化铪(HfO)。
7.如权利要求6所述的电阻式存储器结构，其中，所述顶部电极层是富钛的氮化钛(TiN)或碳化钛铝(TiAlC)。
8.如权利要求7所述的电阻式存储器结构，其中，所述栅极结构包括在所述垂直鳍部的中心部分上的栅极电介质层以及在所述栅极电介质层上的栅极电极。
9.如权利要求8所述的电阻式存储器结构，还包括底部间隔体层，所述底部间隔体层在所述栅极电介质层的一部分与所述衬底上的底部源极/漏极层之间并且邻接所述垂直鳍部。
10.一种交叉式阵列，包括：
多个电阻式存储器结构，每个电阻式存储器结构包括垂直传输鳍式场效应晶体管、电耦合到所述垂直传输鳍式场效应晶体管的顶部源极/漏极的两个电阻式存储器元件、以及形成到所述两个电阻式存储器元件中的每一个的底部电极层的两个电触点；
第一金属线，其电连接到所述交叉式阵列的一行中的所述多个电阻式存储器结构中的每一者上的所述两个电触点中的第一电触点；并且
第二金属线，其电连接到所述交叉式阵列的一列中的所述多个电阻式存储器结构中的每一者上的所述两个电阻式存储器元件中的第一者。
11.如权利要求10所述的交叉式阵列，其中所述电阻式存储器元件中的每一者包括所述底部电极层、中间电阻层及顶部电极层。
12.如权利要求11所述的交叉式阵列，其中所述两个电阻式存储器元件中的每一者的所述底部电极层、所述中间电阻层及所述顶部电极层在所述垂直传输鳍式场效应晶体管上的鳍式模板的相对侧上。
13.如权利要求12所述的交叉式阵列，还包括第三金属线，所述第三金属线电连接到所述交叉式阵列的一行中的所述多个电阻式存储器结构中的每一者上的所述两个电触点中的第一电触点，以及第四金属线，所述第四金属线电连接所述交叉式阵列的一列中的所述多个电阻式存储器结构中的每一者上的所述两个电阻式存储器元件中的第二电阻式存储器元件。
14.一种形成电阻式存储器结构的方法，包括：
在衬底上形成垂直鳍部并且在所述垂直鳍部上形成鳍部模板，其中，所述垂直鳍部的所述侧壁各自具有{100}晶面；
在所述垂直鳍部上形成栅极结构；
在所述垂直鳍部的相对侧壁上形成顶部源极/漏极；
在所述顶部源极/漏极上形成底部电极层，其中所述底部电极层在所述鳍部模板的相对侧上；
在所述底部电极层的一部分上形成第一中间电阻层；
在所述第一中间电阻层上形成顶部电极层；以及
在所述底部电极层的一部分上形成第一电触点。
15.如权利要求14所述的方法，还包括在所述衬底上形成底部源极/漏极层并且邻接所述垂直鳍部。
16.如权利要求15所述的方法，还包括在所述底部电极层的在所述鳍部模板的与所述第一中间电阻层相对侧上的部分上形成第二中间电阻层。
17.如权利要求16所述的方法，还包括在所述底部电极层的位于所述鳍部模板的相对侧上的部分上形成第二电触点。
18.如权利要求17所述的方法，其中，所述底部电极层是富氮的氮化钛(TiN)或碳化钛铝(TiAlC)。
19.如权利要求18所述的方法，其中，所述中间电阻层是氧化铪(HfO)。
20.如权利要求19所述的方法，其中，所述顶部电极层是富钛的氮化钛(TiN)或碳化钛铝(TiAlC)。
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