CN113206043A - 半导体器件及方法 - Google Patents

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高琬贻
张哲豪
卢永诚
徐志安
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Abstract

本公开涉及半导体器件及方法。一种方法包括：形成从衬底延伸的鳍；沿鳍的相对侧壁形成第一隔离区域；在鳍之上形成栅极结构；在鳍中与栅极结构相邻地形成外延源极/漏极区域；在外延源极/漏极区域之上和栅极结构之上形成蚀刻停止层；在蚀刻停止层之上形成保护层，该保护层包括氮氧化硅；以及在保护层之上形成第二隔离材料，其中形成第二隔离材料降低了保护层的氮浓度。

Description

半导体器件及方法
技术领域
本公开总体涉及半导体器件及方法。
背景技术
半导体器件被用于各种电子应用中，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上顺序地沉积材料的绝缘层或电介质层、导电层和半导体层，并使用光刻对各个材料层进行图案化以在其上形成电路组件和元件。
半导体行业通过不断减小最小特征尺寸来不断提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件集成到给定区域中。然而，随着最小特征尺寸的减小，出现了应解决的其他问题。
发明内容
根据本公开的一个实施例，提供了一种形成半导体器件的方法，包括：形成从衬底延伸的鳍；沿着所述鳍的相对侧壁形成第一隔离区域；在所述鳍之上形成栅极结构；在所述鳍中与所述栅极结构相邻地形成外延源极/漏极区域；在所述外延源极/漏极区域之上和所述栅极结构之上形成蚀刻停止层；在所述蚀刻停止层之上形成保护层，所述保护层包括氮氧化硅；以及在所述保护层之上形成第二隔离材料，其中，形成所述第二隔离材料降低了所述保护层的氮浓度。
根据本公开的另一实施例，提供了一种形成半导体器件的方法，所述方法包括：形成从衬底突出的半导体鳍；在所述半导体鳍之上形成栅极堆叠；在所述半导体鳍上与所述栅极堆叠相邻地形成源极/漏极区域；形成在所述源极/漏极区域和所述栅极堆叠之上延伸的第一电介质层；在所述第一电介质层上形成第二电介质层，其中，所述第二电介质层是与所述第一电介质层不同的材料，其中，所述第二电介质层形成为具有第一氮原子百分比；在所述第二电介质层上形成绝缘层，其中，所述绝缘层是与所述第二电介质层不同的材料；执行退火工艺，其中，在执行所述退火工艺之后，所述第二电介质层具有第二氮原子百分比，所述第二氮原子百分比小于所述第一氮原子百分比；以及在执行所述退火工艺之后，形成延伸穿过所述绝缘层、所述第二电介质层和所述第一电介质层而接触所述源极/漏极区域的导电特征。
根据本公开的又一实施例，提供了一种半导体器件，包括：鳍，从半导体衬底延伸；栅极堆叠，在所述鳍之上并且沿着所述鳍的侧壁；栅极间隔件，沿着所述栅极堆叠的侧壁和所述鳍的侧壁；外延源极/漏极区域，在所述鳍中并且与所述栅极堆叠相邻；氮化硅层，在所述外延源极/漏极区域和所述栅极间隔件之上延伸；氮氧化硅层，在所述氮化硅层上；绝缘层，在所述氮氧化硅层上；以及接触件，穿过所述绝缘层、所述氧氮化硅层和所述氮化硅层延伸到所述外延源极/漏极区域。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1示出了根据一些实施例的三维视图中的FinFET的示例。
图2、图3、图4、图5、图6、图7、图8A、图8B、图9A、图9B、图10A、图10B、图10C、图10D、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图15C、图16A、图16B、图17A和图17B是根据一些实施例的FinFET的制造中的中间阶段的三维视图。
图18和图19示出了根据一些实施例的保护层到转换层的转换的实验数据。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身不指示所讨论的各种实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
根据各种实施例，提供了一种在晶体管器件(例如，FinFET)的源极/ 漏极区域之上形成保护层的方法。根据一些实施例示出了形成保护层的中间阶段。讨论了一些实施例的一些变型。保护层可以是形成在蚀刻停止层之上的电介质层，例如氮氧化硅。保护层可以在后续处理步骤期间减少或防止对源极/漏极区域的损坏。例如，保护层可以在形成层间电介质(ILD) 层期间减少或防止源极/漏极区域的氧化。保护层可以允许使用较薄的蚀刻停止层，而不会增加损坏源极/漏极区域的风险。在一些情况下，较薄的蚀刻停止层可以提高形成源极/漏极接触件的可重复性和可靠性。可以执行退火工艺以减少保护层的氮含量，这可以允许更容易地蚀刻保护层。退火工艺可以是ILD层形成工艺的一部分。以这种方式，源极/漏极区域可以被保护层保护，而不会显著影响形成到源极/漏极区域的接触件。此外，保护层允许形成较薄的接触蚀刻停止层(CESL)，这可以在较薄的CESL上提供更好的金属着陆(MD)窗口。
图1示出了根据一些实施例的三维视图中的FinFET的示例。FinFET 包括衬底50(例如，半导体衬底)上的鳍52。隔离区域56设置在衬底50 中，并且鳍52在相邻的隔离区域56之上并从相邻的隔离区域56之间突出。尽管隔离区域56被描述/示出为与衬底50分离，但如本文所用的，术语“衬底”可用于指代仅半导体衬底或包括隔离区域的半导体衬底。此外，尽管鳍52被示为衬底50的单一连续材料，但鳍52和/或衬底50可以包括单一材料或多种材料。在该上下文中，鳍52指代在相邻的隔离区域56之间延伸的部分。
栅极电介质层92沿着鳍52的侧壁并在鳍52的顶表面之上，并且栅极电极94在栅极电介质层92之上。源极/漏极区域82相对于栅极电介质层 92和栅极电极94设置在鳍52的的相反侧。图1进一步示出了在后面的图中使用的参考横截面。横截面A-A沿着栅极电极94的纵轴，并且在例如垂直于FinFET的源极/漏极区域82之间的电流流动方向的方向上。横截面B-B垂直于横截面A-A，并且沿着鳍52的纵轴并且在例如FinFET的源极/ 漏极区域82之间的电流流动的方向上。横截面C-C平行于横截面A-A，并延伸穿过FinFET的源极/漏极区域。为了清楚起见，后续附图参考这些参考横截面。
本文讨论的一些实施例是在使用后栅极(gate-last)工艺形成的 FinFET的上下文中讨论的。在其他实施例中，可以使用先栅极(gate-first) 工艺。此外，一些实施例考虑了在诸如平面FET之类的平面器件中使用的方面。
图2至图17B是根据一些实施例的FinFET的制造中的中间阶段的截面图。图2至图7示出了图1所示的参考横截面A-A，除了多个鳍/FinFET 之外。图8A、图9A、图10A、图11A、图12A、图13A、图14A、图 15A、图16A和图17A沿着图1所示的参考横截面A-A示出，并且图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图15C、图 16B和图17B沿着图1所示的类似横截面B-B示出，除了多个鳍/FinFET 之外。图10C和图10D沿着图1所示的参考截面C-C示出，除了多个鳍 /FinFET之外。
在图2中，提供衬底50。衬底50可以是半导体衬底，例如，体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，掺杂有p 型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如，硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。例如，绝缘体层可以是掩埋氧化物(BOX)层、氧化硅层等。绝缘体层被设置在衬底(通常是硅衬底或玻璃衬底)上。还可以使用其他衬底，例如，多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷砷化镓铟；或其组合。
衬底50具有区域50N和区域50P。区域50N可以用于形成n型器件，例如，NMOS晶体管(如n型FinFET)。区域50P可以用于形成p型器件，例如，PMOS晶体管(如p型FinFET)。区域50N可以与区域50实体分离(如分隔器51所示)，并且可以在区域50N和区域50P之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。
在图3中，鳍52被形成在衬底50中。鳍52是半导体条带。在一些实施例中，可以通过在衬底50中蚀刻沟槽来在衬底50中形成鳍52。蚀刻可以是任何可接受的蚀刻工艺，例如，反应离子蚀刻(RIE)、中性束蚀刻 (NBE)等、或其组合。蚀刻可以是各向异性的。
可以通过任何合适的方法来对鳍进行图案化。例如，可以使用一个或多个光刻工艺(包括双图案化工艺或多图案化工艺)对鳍进行图案化。通常，双图案化工艺或多图案化工艺组合光刻工艺和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层，并使用光刻工艺对牺牲层进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来对鳍进行图案化。在一些实施例中，掩模(或其他层)可以保留在鳍52上。
在图4中，在衬底50之上并且在相邻的鳍52之间形成绝缘材料54。绝缘材料54可以是氧化物(例如，氧化硅)、氮化物等、或其组合，并且可以通过以下工艺形成：高密度等离子体化学气相沉积(HDP-CVD)、可流动FCVD(例如，远程等离子体系统中的基于CVD的材料沉积以及后固化，以使其转换成另一种材料(例如，氧化物))等、或其组合。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示实施例中，绝缘材料54是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，则可以执行退火工艺。在实施例中，绝缘材料54被形成为使得过量的绝缘材料 54覆盖鳍52。尽管绝缘材料54被示为单个层，但一些实施例可以利用多个层。例如，在一些实施例中，可以首先沿着衬底50和鳍52的表面形成衬里(未示出)。此后，可以在衬里之上形成诸如上述填充材料之类的填充材料。
在图5中，去除工艺被应用于绝缘材料54以去除鳍52之上的过量的绝缘材料54。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀工艺、其组合等之类的平坦化工艺。平坦化工艺暴露鳍52，使得鳍52 和绝缘材料54的顶表面在平坦化工艺完成之后是齐平的。在其中掩模保留在鳍52上的实施例中，平坦化工艺可以暴露掩模或去除掩模，使得在平坦化工艺完成之后，掩模或鳍52以及绝缘材料54的顶表面分别是齐平的。
在图6中，绝缘材料54被凹陷以形成浅沟槽隔离(STI)区域56。绝缘材料54被凹陷为使得区域50N和区域50P中的鳍52的上部从相邻的 STI区域56之间突出。此外，STI区域56的顶表面可以具有如图所示的平坦表面、凸表面、凹表面(例如，碟形)、或其组合。STI区域56的顶表面可以通过适当的蚀刻被形成为平坦的、凸的、和/或凹的。可以使用可接受的蚀刻工艺(例如，对绝缘材料54的材料具有选择性(例如，以比鳍 52的材料更快的速率蚀刻绝缘材料54的材料)的蚀刻工艺)来凹陷STI 区域56。例如，可以使用采用例如稀释氢氟(dHF)酸的氧化物去除。
参考图2至图6所述的工艺仅是可以如何形成鳍52的一个示例。在一些实施例中，鳍可以通过外延生长工艺来形成。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长同质外延结构，并且该电介质层可以被凹陷，使得同质外延结构从电介质层突出以形成鳍。此外，在一些实施例中，异质外延结构可以用于鳍52。例如，图5中的鳍52可以被凹陷，并且可以在经凹陷的鳍52之上外延生长与鳍52不同的材料。在这样的实施例中，鳍52包括凹陷材料，以及布置在凹陷材料之上的外延生长材料。在另一实施例中，可以在衬底50的顶表面之上形成电介质层，并且可以穿过该电介质层蚀刻沟槽。然后可以使用与衬底50不同的材料在沟槽中外延生长异质外延结构，并且电介质层可以被凹陷，使得异质外延结构从电介质层突出以形成鳍52。在其中同质外延结构或异质外延结构被外延生长的一些实施例中，外延生长的材料可以在生长期间被原位掺杂，这可以避免之前和之后的注入，但原位掺杂和注入掺杂可以一起使用。
此外，在区域50N(例如，NMOS区域)中外延生长与区域50P(例如，PMOS区域)中的材料不同的材料可能是有利的。在各种实施例中，鳍52的上部可以由硅锗(SixGe1-x，其中x可以在0到1的范围内)、碳化硅、纯的或基本上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等形成。例如，用于形成III-V族化合物半导体的可用材料包括但不限于：砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、磷化镓等。
进一步在图6中，可以在鳍52和/或衬底50中形成适当的阱(未示出)。在一些实施例中，可以在区域50N中形成P阱，并且可以在区域 50P中形成N阱。在一些实施例中，在区域50N和区域50P二者中形成P 阱或N阱。
在具有不同阱类型的实施例中，可以使用光致抗蚀剂或其他掩模(未示出)来实现用于区域50N和区域50P的不同注入步骤。例如，可以在区域50N中的鳍52和STI区域56之上形成光致抗蚀剂。对光致抗蚀剂进行图案化，以暴露衬底50的区域50P，例如，PMOS区域。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术对光致抗蚀剂进行图案化。一旦光致抗蚀剂被图案化，则在区域50P中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止n型杂质被注入到区域 50N(例如，NMOS区域)中。n型杂质可以是磷、砷、锑等，在该区域中被注入到等于或小于1018cm-3(例如，在约1016cm-3和约1018cm-3之间) 的浓度。在注入之后，例如通过可接受的灰化工艺来去除光致抗蚀剂。
在区域50P的注入之后，在区域50P中的鳍52和STI区域56之上形成光致抗蚀剂。对光致抗蚀剂进行图案化，以暴露衬底50的区域50N，例如，NMOS区域。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术对光致抗蚀剂进行图案化。一旦光致抗蚀剂被图案化，则可以在区域50N中执行p型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止p型杂质被注入到区域50P(例如，PMOS区域)中。p型杂质可以是硼、氟化硼、铟等，在该区域中被注入到等于或小于1018cm-3 (例如，在约1016cm-3和约1018cm-3之间)的浓度。在注入之后，可以例如通过可接受的灰化工艺来去除光致抗蚀剂。
在区域50N和区域50P的注入之后，可以执行退火，以修复注入损伤并激活被注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间被原位掺杂，这可以避免注入，但可以一起使用原位掺杂和注入掺杂。
在图7中，在鳍52上形成虚设电介质层60。例如，虚设电介质层60 可以是氧化硅、氮化硅、其组合等，并且可以根据可接受的技术被沉积或热生长。在虚设电介质层60之上形成虚设栅极层62，并且在虚设栅极层 62之上形成掩模层64。虚设栅极层62可以被沉积在虚设电介质层60之上，并且然后(例如，通过CMP)被平坦化。掩模层64可以被沉积在虚设栅极层62之上。虚设栅极层62可以是导电材料或非导电材料，并且可以选自包括如下项的组：非晶硅、多结晶体硅(多晶硅)、多结晶体硅锗(多晶SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。虚设栅极层 62可以通过以下工艺沉积：物理气相沉积(PVD)、CVD、溅射沉积、或本领域已知并用于沉积所选材料的其他技术。虚设栅极层62可以由相对于隔离区域的蚀刻具有高蚀刻选择性的其他材料制成。例如，掩模层64 可以包括氮化硅、氮氧化硅等。在该示例中，跨区域50N和区域50P形成单个虚设栅极层62和单个掩模层64。注意，仅出于说明目的，虚设电介质层60被示出未仅覆盖鳍52。在一些实施例中，虚拟电介质层60可以被沉积为使得虚拟电介质层60覆盖在虚拟栅极层62和STI区域56之间延伸的STI区域56。
图8A至图17B示出了实施例器件的制造中的各种附加步骤。图8A 至图17B示出了区域50N和区域50P中的任一者中的特征。例如，图8A 至图17B所示的结构可适用于区域50N和区域50P两者。在每个附图所附的文本中描述了区域50N和区域50P的结构上的差异(如果存在)。
在图8A和在8B中，可以使用可接受的光刻和蚀刻技术来对掩模层 64(参见图7)进行图案化，以形成掩模74。然后可以将掩模74的图案转移至虚设栅极层62。在一些实施例(未示出)中，还可以通过可接受的蚀刻技术将掩模74的图案转移到虚拟电介质层60，以形成虚拟栅极72。虚拟栅极72覆盖鳍52的相应的沟道区域58。掩模74的图案可以用于将每个虚设栅极72与相邻的虚设栅极实体分离。虚设栅极72还可以具有基本垂直于相应的外延鳍52的长度方向的长度方向。
进一步在图8A和图8B中，可以在虚设栅极72、掩模74、和/或鳍52 的暴露表面上形成栅极密封间隔件80。热氧化或沉积，然后进行各向异性蚀刻可以形成栅极密封间隔件80。栅极密封间隔件80可以由氧化硅、氮化硅、氮氧化硅等形成。
在形成栅极密封间隔件80之后，可以执行用于轻微掺杂源极/漏极 (LDD)区域(未明确示出)的注入。在具有不同器件类型的实施例中，类似于以上在图6中所讨论的注入，可以在区域50N之上形成掩模(例如，光致抗蚀剂)，而暴露区域50P，并且可以将适当类型(例如，p型)的杂质注入区域50P中的暴露的鳍52中。然后可以去除掩模。随后，可以在区域50P之上形成掩模(例如，光致抗蚀剂)，而暴露区域50N，并且可以将适当类型的(例如，n型)杂质注入到区域50N中的暴露的鳍52中。然后可以去除掩模。n型杂质可以是任何前面讨论的n型杂质，并且p型杂质可以是任何前面讨论的p型杂质。轻微掺杂源极/漏极区域可以具有从约1015cm-3至约1019cm-3的杂质浓度。可以使用退火来修复注入损伤并激活所注入的杂质。
在图9A和图9B中，沿着虚设栅极72和掩模74的侧壁在栅极密封间隔件80上形成栅极间隔件86。可以通过共形地沉积绝缘材料并随后各向异性地蚀刻绝缘材料来形成栅极间隔件86。栅极间隔件86的绝缘材料可以是氧化硅、氮化硅、氧氮化硅、碳氮化硅、其组合等。
注意，以上公开总体描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以利用更少的或额外的间隔件，可以利用不同的步骤顺序(例如，可以在形成栅极间隔件86之前不蚀刻栅极密封间隔件80，从而产生“L形”栅极密封间隔件)，可以形成和移除间隔件等。此外，可以使用不同的结构和步骤来形成n型和p型器件。例如，可以在形成栅极密封间隔件80之前形成用于n型器件的LDD区域，而可以在形成栅极密封间隔件80之后形成用于p型器件的LDD区域。
在图10A和图10B中，在鳍52中形成外延源极/漏极区域82以在相应的沟道区域58中施加应力，从而提高性能。在鳍52中形成外延源极/漏极区域82，使得每个虚设栅极72被设置在外延源极/漏极区域82的相应的相邻对之间。在一些实施例中，外延源极/漏极区域82可以延伸到鳍52 中，并且还可以延伸穿过鳍52。在一些实施例中，栅极间隔件86用于将外延源极/漏极区域82与虚设栅极72分开适当的横向距离，使得外延源极 /漏极区域70不会使所得FinFET的随后形成的栅极短路。
区域50N(例如，NMOS区域)中的外延源极/漏极区域82可以通过以下工艺形成：掩蔽区域50P(例如，PMOS区域)，并且对区域50N中的鳍52的源极/漏极区域进行蚀刻以在鳍52中形成凹槽。然后，在凹槽中外延生长区域50N中的外延源极/漏极区域82。外延源极/漏极区域82可以包括(例如，适合于n型FinFET的)任何可接受的材料。例如，如果鳍52是硅，则区域50N中的外延源极/漏极区域82可以包括在沟道区域 58中施加拉伸应变的材料，例如，硅、碳化硅、掺杂磷的碳化硅、磷化硅等。区域50N中的外延源极/漏极区域82可以具有从鳍52的相应表面凸起的表面，并且可以具有小平面。
区域50P(例如，PMOS区域)中的外延源极/漏极区域82可以通过以下工艺形成：掩蔽区域50N(例如，NMOS区域)，并且对区域50P中的鳍52的源极/漏极区域进行蚀刻以在鳍52中形成凹槽。然后，在凹槽中外延生长区域50P中的外延源极/漏极区域82。外延源极/漏极区域82可以包括(例如，适合于p型FinFET的)任何可接受的材料。例如，如果鳍 52是硅，则区域50P中的外延源极/漏极区域82可以包括在沟道区域58中施加压缩应变的材料，例如，硅锗、掺杂硼的硅锗、锗、锗锡等。区域 50P中的外延源极/漏极区域70也可以具有从鳍52的相应表面凸起的表面，并且可以具有小平面。
可以用掺杂剂注入外延源极/漏极区域82和/或鳍52以形成源极/漏极区域，类似于先前讨论的用于形成轻微掺杂源极/漏极区域的工艺，然后进行退火。源极/漏极区域可以具有约1019cm-3和约1021cm-3的之间的杂质浓度。用于源极/漏极区域的n型和/或p型杂质可以是任何前面讨论的杂质。在一些实施例中，外延源极/漏极区域80可在生长期间被原位掺杂。
作为用于在区域50N和区域50P中形成外延源极/漏极区域82的外延工艺的结果，外延源极/漏极区域的上表面具有横向向外扩展超过鳍52的侧壁的小平面。在一些实施例中，这些小平面使得同一FinFET的相邻的源极/漏极区域82合并，如图10C所示。在其他实施例中，相邻的源极/漏极区域82在外延工艺完成之后保持分开，如图10D所示。在图10C和图10D所示的实施例中，栅极间隔件86被形成为覆盖鳍52的侧壁在STI区域56之上延伸的部分，从而阻挡外延生长。在一些其他实施例中，可以调整用于形成栅极间隔件86的间隔件蚀刻来去除间隔件材料，以允许外延生长的区域延伸到STI区域56的表面。
在图11A和图11B中，在图10A和图10B所示的结构之上形成接触蚀刻停止层(CESL)87和保护层100。CESL 87被形成在外延源极/漏极区域82上，并且在用于形成源极/漏极接触件112的开口的蚀刻期间用作蚀刻停止层(参见图17A-图17B)。CESL 87还可有助于在后续工艺步骤期间(例如，在形成第一ILD 88期间)保护外延源极/漏极区域82(参见图12A-图12B)。CESL 87可以包括电介质材料，例如氮化硅、氧化硅、碳氮氧化硅等、或它们的组合，并且可以使用ALD、CVD、或另一种合适的工艺来形成。可以选择CESL 87的材料以具有与上面的第一ILD 88 的材料不同的蚀刻速率(参见图12A-图12B)。例如，CESL 87可以是氮化硅，并且第一ILD 88可以是氧化硅，但是可以使用除这些之外的材料。在一些实施例中，CESL87可以具有在约2nm与约100nm之间的厚度，但其他厚度也是可能的。在一些情况下，相对薄的CESL 87可以允许更容易、更可控制、和/或更可再现地蚀刻源极/漏极接触件112的开口。
根据一些实施例，然后在CESL 87之上形成保护层100。如前所述，相对薄的CESL87可以允许改进的源极/漏极接触件112的形成。然而，在某些情况下，较薄的CESL 87提供对外延源极/漏极区域82的减少的保护。在一些实施例中，保护层100形成在CESL 87之上，以在后续工艺步骤期间为外延源极/漏极区域82提供额外的保护。例如，保护层100可以在形成第一ILD 88期间保护外延源极/漏极区域82免受氧化(参见图12A-图 12B)。使用保护层100可以允许使用相对薄的CESL 87，而在后续工艺步骤期间损坏(例如氧化)外延源极/漏极区域82的风险较小。
在一些实施例中，保护层100包括厚度在约2nm与约100nm之间的氧氮化硅，但其他厚度是可能的。例如，保护层100可以包括氮原子百分比在约1％和约10％之间的氧氮化硅，或者可以包括氧原子百分比在约40％和约80％之间的氮氧化硅。在一些实施例中，由氮氧化硅形成的保护层 100中的氮与氧之比可以在约1：6和约1:70之间。保护层100中的其他成分或比例的硅、氮或氧是可能的，并且在一些情况下，保护层100可以包括其他原子种类，例如碳。在一些实施例中，执行退火或固化工艺，其降低保护层100的氮浓度，如下文针对图12A-图12B所述。例如，使用氮氧化硅层作为保护层100允许在形成包括氧化硅的第一ILD88期间保护源极 /漏极区域82(参见图12A-图12B)，并且还允许将保护层转化为具有与第一ILD 88(例如氧化硅)更相似的成分(例如具有相似的蚀刻速率)的层，因此使得诸如蚀刻之类的一些后续工艺步骤更容易执行。
可以使用诸如ALD、CVD、PVD等之类的适当工艺来沉积保护层100。例如，在一些实施例中，保护层100是使用ALD工艺沉积的氮氧化硅层，其可以在处理室中执行。ALD工艺可使用氮氧化硅的适当前体，例如O2、 O3、NH3、H2O、N2、N2H2等。在一些实施例中，前体可以以约0.1sccm 至约10sccm之间的速率流动。其他气体(例如载气)也可在ALD工艺期间流动。在一些实施例中，可以通过控制前体的流速或持续时间来控制氮氧化硅层内的氮或氧的浓度或比例。例如，可以通过增加诸如NH3、N2、 N2H2等之类的产生氮的前体的流速或持续时间来增加氮氧化硅层中的氮浓度。可以通过增加诸如O2,、H2O、O3等之类的产生氧的前体的流速或持续时间来增加氮氧化硅层中的氧浓度。可以通过控制产生氮的前体和产生氧的前体的相对流速或持续时间来控制氮氧化硅层中氮与氧之比。例如，更长的产生氧的前体流的持续时间可以减少所形成的保护层100中的氮的量(还参见下面图18的讨论)。其他工艺参数、材料或技术是可能的。
在图12A和图12B中，根据一些实施例，在图11A-图11B所示的结构之上形成第一层间电介质(ILD)88。第一ILD 88可以由电介质材料形成，并且可以通过诸如CVD、等离子体增强CVD(PECVD)、或FCVD 之类的任何合适的方法来沉积。第一ILD 88可以由电介质材料形成，例如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。例如，在一些实施例中，第一ILD 88是使用FCVD形成的氧化硅，其中，在远程等离子体系统中沉积基于CVD的材料，并且随后进行固化以将沉积的材料转换成氧化硅材料。在所示的实施例中，绝缘材料54是通过FCVD工艺形成的氧化硅。可以替代地使用通过任何可接受的工艺形成的其他电介质材料。
在一些实施例中，执行退火工艺以减少保护层100的氮含量。退火工艺可以作为FCVD工艺中的固化步骤来执行，或者可以在FCVD固化步骤之外执行。执行退火工艺之后的保护层100在图12A-图12B中示为转化层 100’。可以在合适的处理室(例如沉积室)、烘箱等中执行退火工艺。在一些实施例中，退火工艺是在约400℃至约1000℃之间的温度下执行的。在一些实施例中，退火工艺是使用一种或多种工艺气体执行的，工艺气体可以包括氩、N2、H2、蒸汽、H2O、O2、O3等或其组合。在一些实施例中，退火过程可以被执行约0.5小时至约4小时之间的持续时间。
退火工艺从保护层100去除氮，因此转化层100’的氮浓度低于保护层 100。在一些情况下，退火工艺通过使H2O与氧氮化硅反应以用氧原子替换氮原子来去除氮，并捕获氮来作为NH3的反应产物，其可以从处理室中清除。例如，在一些实施例中，保护层100是具有第一氮原子百分比的氮氧化硅，而转化层100’是具有第二氮原子百分比的氧氮化硅，该第二氮原子百分比小于第一氮原子百分比。在一些实施例中，退火工艺可以形成具有小于初始保护层100中的氮量的约一半的转化层100’。例如，转化层 100’可以具有初始保护层100中的氮量的0％至约5％。
这在图18中示出，示出了四个样本保护层A、B、C和D、以及执行退火工艺之后的相应的转化层A、B、C和D中的氮原子百分比的实验数据。如图18所示，退火工艺降低了保护层100中的氮原子百分比。例如，样本A的转化层仅具有样本A的初始保护层中的氮原子百分比的约5.6％。类似地，样本B、C和D的转化层分别具有它们的初始保护层中的氮原子百分比的约15.8％、约20％和约47.8％。以这种方式，转化层的氮原子百分比可以小于初始保护层的氮原子百分比的五分之一。转化层100’中的氮量可以取决于初始保护层100中的氮量、或退火工艺的参数。例如，与使用较短持续时间和/或较低温度的退火工艺相比，使用较长持续时间和/或较高温度的退火工艺可以去除更多的氮。这些只是示例，并且其他结果是可能的。
此外，图18示出了可如何使用控制不同前体的暴露来控制保护层100 中氮浓度。例如，与形成样本B、C或D的保护层相比，形成样本A的保护层使用更长持续时间的氧前体流。由于氧前体流的持续时间增加，因此样本A的保护层(和转化层)具有四个样本中的最小的氮原子百分比。作为另一示例，样本D具有四个样本中的最短持续时间的氧前体流，因此具有最大的氮原子百分比。这些是示例，并且用于控制层组分的其他结果或技术是可能的。
通过使用退火工艺将保护层100转化为转化层100’，可以减小保护层 100对后续工艺步骤的影响。例如，通过使用退火工艺减小保护层100的氮含量，可以更容易地蚀刻剩余的转化层100’，例如在形成用于源极/漏极接触件112的开口期间(参见图17A-图17B)。在一些情况下，通过将保护层100转化为转化层100’，保护层100未明显地作附加的蚀刻停止层，因此保留了薄CESL 87的益处。以这种方式，即使在使用薄CESL 87时，也可以保护外延源极/漏极区域82免受氧化。例如，图19示出了在形成 ILD 88之后几种原子种类的相对浓度与深度之间的实验数据。如图19所示，外延源极/漏极区域82内的氧浓度很小，表明由于存在保护层100 (例如图19中的转化层100’)而减少了氧化。
转到图13A和图13B，可以执行诸如CMP之类的平坦化工艺以使第一ILD 88的顶表面与虚设栅极72或掩模74的顶表面齐平。平坦化工艺还去除虚设栅极72上的掩模74，以及栅极密封间隔件80和栅极间隔件86 的沿着掩模74的侧壁的部分。在平坦化工艺之后，虚设栅极72、栅极密封间隔件80、栅极间隔件86和第一ILD 88的顶表面是齐平的。因此，虚设栅极72的顶表面通过第一ILD 88暴露。在一些实施例中，掩模74可以保留，在这种情况下，平坦化工艺使第一ILD 88的顶表面与掩模74的顶表面齐平。
在图14A和图14B中，在(一个或多个)蚀刻步骤中去除虚设栅极 72和掩膜74(如果存在的话)，从而形成凹槽90。虚设电介质层60在凹槽90中的部分也可以被去除。在一些实施例中，仅虚设栅极72被去除，并且虚设电介质层60保留并由凹槽90暴露。在一些实施例中，虚设电介质层60从管芯的第一区域(例如核心逻辑区域)中的凹槽90中被去除，并保留在芯片的第二区域(例如输入/输出区域)中的凹槽90中。在一些实施例中，通过各向异性干法蚀刻工艺去除虚设栅极72。例如，蚀刻工艺可以包括使用这样的(一种或多种)反应气体的干法蚀刻工艺，这些反应气体选择性地蚀刻虚设栅极72而不蚀刻第一ILD 88或栅极间隔件86。每个凹槽90暴露和/或上覆于相应的鳍52的沟道区域58。每个沟道区域58 设置在外延源极/漏极区域82的相邻对之间。在去除期间，当蚀刻虚设栅极72时，虚设电介质层60可用作蚀刻停止层。然后可以在去除虚设栅极 72之后可选地去除虚设电介质层60。
在图15A和图15B中，形成栅极电介质层92和栅极电极94以用于替换栅极。图15C示出了图15B的区域89的详细视图。栅极电介质层92被共形地沉积在凹槽90中，例如在鳍52的顶表面和侧壁上以及在栅极密封间隔件80/栅极间隔件86的侧壁上。栅极电介质层92还可以形成第一ILD 88的顶表面上。根据一些实施例，栅极电介质层92包括氧化硅、氮化硅、或其多层。在一些实施例中，栅极电介质层92包括高k电介质材料，并且在这些实施例中，栅极电介质层92可以具有大于约7.0的k值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅、及其组合的金属氧化物或硅酸盐。栅极电介质层92的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。在其中虚设栅极电介质60的部分保留在凹槽90中的实施例中，栅极电介质层92包括虚设栅极电介质60的材料(例如，SiO2)。
栅极电极94分别沉积在栅极电介质层92之上，并填充凹槽90的其余部分。栅极电极94可以包括含金属材料，例如，氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合、或其多个层。例如，尽管在图 14B中示出了单层栅极电极94，但栅极电极94可以包括任意数量的衬里层94A、任意数量的功函数调整层94B、以及填充材料94C，如图15C所示。在填充凹槽90之后，可以执行诸如CMP之类的平坦化工艺，以去除栅极电极94的材料和栅极电介质层92的多余部分，这些多余部分在ILD 层88的顶表面之上。栅极电极94的材料和栅极电介质层92的其余部分因此形成所得FinFET的替换栅极。栅极电极94和栅极电介质层92可以统称为“栅极堆叠”。栅极和栅极堆叠可以沿着鳍52的沟道区域58的侧壁延伸。
在区域50N和区域50P中形成栅极电介质层92可以同时发生，使得每个区域中的栅极电介质层92由相同的材料形成，并且栅极电极94的形成可以同时发生，使得每个区域中的栅极电极94由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层92可以通过不同的工艺形成，使得栅极电介质层92可以是不同的材料，和/或每个区域中的栅极电极94 可以通过不同的工艺形成，使得栅极电极94可以是不同的材料。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
在图16A和图16B中，在第一ILD 88之上沉积第二ILD 108。在一些实施例中，第二ILD 108是通过可流动CVD(FCVD)方法形成的可流动膜。在一些实施例中，第二ILD 108由诸如PSG、BSG、BPSG、USG等之类的电介质材料形成，并且可以通过诸如CVD和PECVD之类的任何合适的方法来沉积。根据一些实施例，在形成第二ILD 108之前，使栅极堆叠(包括栅极电介质层92和相应的上覆的栅极电极94)凹陷，从而在栅极堆叠正上方且栅极间隔件86的相对部分之间形成凹槽，如图16A和图 16B所示。在凹槽中填充包括一层或多层电介质材料(例如氮化硅、氮氧化硅等)的栅极掩模96，然后进行平坦化工艺以去除电介质材料的在第一ILD 88之上延伸的多余部分。随后形成的栅极接触件110(图17A和图 17B)穿过栅极掩模96以接触经凹陷的栅极电极94的顶表面。
在图17A和图17B中，根据一些实施例，穿过第二ILD 108和第一 ILD 88形成栅极接触件110和源极/漏极接触件112。穿过第二ILD 108和栅极掩模96形成用于栅极接触件110的开口。穿过第一ILD 88和第二 ILD 108以及CESL 87形成用于源极/漏极接触件112的开口。用于源极/漏极接触件112的开口还延伸穿过转化层100’(图17A-图17B中未示出)。可以使用可接受的光刻和蚀刻技术来形成开口。例如，可以使用一种或多种合适的各向异性干法蚀刻工艺来蚀刻开口。在开口中形成诸如扩散阻挡层、粘附层等之类的衬里，以及导电材料。衬里可包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺以从ILD 108的表面去除多余的材料。剩余的衬里和导电材料在开口中形成源极/漏极接触件112和栅极接触件 110。可以执行退火工艺以在外延源极/漏极区域82与源极/漏极接触件112 之间的界面处形成硅化物。源极/漏极接触件112实体耦合和电耦合至外延源极/漏极区域82，并且栅极接触件110实体耦合和电耦合至栅极电极106。源极/漏极接触件112和栅极接触件110可以以不同的工艺形成，或者可以以相同的工艺形成。尽管示出为形成在同一截面中，但应理解，源极/漏极接触件112和栅极接触件110中的每一者可以形成在不同的截面中，这可以避免接触件的短路。
本文的实施例可以实现优点。如本文所述，在源极/漏极区域之上使用保护层可以在后续工艺步骤期间减少对源极/漏极区域的损坏。例如，保护层可以在形成ILD层期间减少或防止源极/漏极区域的氧化。使用保护层还可允许形成更薄的接触蚀刻停止层，而不会增加源极/漏极区域的损坏的风险。在一些情况下，较薄的接触蚀刻停止层可允许更容易或更可再现地形成到源极/漏极区域的接触件。另外，可以执行退火工艺以将保护层转化为具有较少氮的转化层。例如，可以将氮氧化硅的保护层转化为氧化硅的转化层、或具有更小氮浓度的氮氧化硅的转化层。以这种方式减少保护层的氮含量还可以允许更容易或更可再现地形成到源极/漏极区域的接触件。
根据实施例，一种方法，包括：形成从衬底延伸的鳍；沿着鳍的相对侧壁形成第一隔离区域；在鳍之上形成栅极结构；在鳍中与栅极结构相邻地形成外延源极/漏极区域；在外延源极/漏极区域之上和栅极结构之上形成蚀刻停止层；在蚀刻停止层之上形成保护层，该保护层包括氮氧化硅；以及在保护层之上形成第二隔离材料，其中，形成第二隔离材料降低了保护层的氮浓度。在实施例中，第二隔离材料包括氧化硅。在实施例中，形成保护层包括使用原子层沉积(ALD)工艺。在实施例中，在形成第二隔离材料之后，保护层的氮原子百分比小于10％。在实施例中，形成第二隔离材料包括执行退火工艺，该退火工艺将保护层从氧氮化硅转化成氧化硅。在实施例中，保护层的厚度在1nm和3nm之间。在实施例中，形成第二隔离材料包括可流动化学气相沉积(FCVD)工艺。在实施例中，该方法包括：形成延伸穿过第二隔离材料、保护层和蚀刻停止层而暴露外延源极/ 漏极区域的开口，以及在开口内沉积导电材料。
根据实施例，一种形成半导体器件的方法，包括：形成从衬底突出的半导体鳍；在半导体鳍之上形成栅极堆叠；在半导体鳍上与栅极堆叠相邻地形成源极/漏极区域；形成在源极/漏极区域和栅极堆叠之上延伸的第一电介质层；在第一电介质层上形成第二电介质层，其中，第二电介质层是与第一电介质层不同的材料，其中，第二电介质层形成为具有第一氮原子百分比；在第二电介质层上形成绝缘层，其中，绝缘层是与第二电介质层不同的材料；执行退火工艺，其中，在执行退火工艺之后，第二电介质层具有第二氮原子百分比，该第二氮原子百分比小于第一氮原子百分比；以及在执行退火工艺之后，形成延伸穿过绝缘层、第二电介质层和第一电介质层而接触源极/漏极区域的导电特征。在实施例中，第一电介质层是氮化硅。在实施例中，第一电介质层的厚度在2nm和100nm之间。在实施例中，退火工艺是在400℃和1000℃之间的温度下执行的。在实施例中，第二电介质层是氧氮化硅，并且第一氮原子百分比在1％和20％之间。在实施例中，第二氮原子百分比小于第一氮原子百分比的五分之一。在实施例中，绝缘层是氧化硅。
根据实施例，一种器件，包括：鳍，从半导体衬底延伸；栅极堆叠，在鳍之上并且沿着鳍的侧壁；栅极间隔件，沿着栅极堆叠的侧壁和鳍的侧壁；外延源极/漏极区域，在鳍中并且与栅极堆叠相邻；氮化硅层，在外延源极/漏极区域和栅极间隔件之上延伸；氮氧化硅层，在氮化硅层上；绝缘层，在氮氧化硅层上；以及接触件，穿过绝缘层、氧氮化硅层和氮化硅层延伸到外延源极/漏极区域。在实施例中，绝缘层包括氧化硅。在实施例中，氧氮化硅层比氮化硅层更厚。在实施例中，氮氧化硅层的厚度在1nm和3 nm之间。在实施例中，氮氧化硅层的氮原子浓度在1％和20％之间。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种形成半导体器件的方法，包括：形成从衬底延伸的鳍；沿着所述鳍的相对侧壁形成第一隔离区域；在所述鳍之上形成栅极结构；在所述鳍中与所述栅极结构相邻地形成外延源极/漏极区域；在所述外延源极/漏极区域之上和所述栅极结构之上形成蚀刻停止层；在所述蚀刻停止层之上形成保护层，所述保护层包括氮氧化硅；以及在所述保护层之上形成第二隔离材料，其中，形成所述第二隔离材料降低了所述保护层的氮浓度。
示例2是示例1所述的方法，其中，所述第二隔离材料包括氧化硅。
示例3是示例1所述的方法，其中，形成所述保护层包括使用原子层沉积(ALD)工艺。
示例4是示例1所述的方法，其中，在形成所述第二隔离材料之后，所述保护层的氮原子百分比小于10％。
示例5是示例1所述的方法，其中，形成所述第二隔离材料包括执行退火工艺，该退火工艺将所述保护层从氧氮化硅转化成氧化硅。
示例6是示例1所述的方法，其中，所述保护层的厚度在1nm和3 nm之间。
示例7是示例1所述的方法，其中，形成所述第二隔离材料包括可流动化学气相沉积(FCVD)工艺。
示例8是示例1所述的方法，还包括：形成延伸穿过所述第二隔离材料、所述保护层和所述蚀刻停止层而暴露所述外延源极/漏极区域的开口，以及在所述开口内沉积导电材料。
示例9是一种形成半导体器件的方法，所述方法包括：形成从衬底突出的半导体鳍；在所述半导体鳍之上形成栅极堆叠；在所述半导体鳍上与所述栅极堆叠相邻地形成源极/漏极区域；形成在所述源极/漏极区域和所述栅极堆叠之上延伸的第一电介质层；在所述第一电介质层上形成第二电介质层，其中，所述第二电介质层是与所述第一电介质层不同的材料，其中，所述第二电介质层形成为具有第一氮原子百分比；在所述第二电介质层上形成绝缘层，其中，所述绝缘层是与所述第二电介质层不同的材料；执行退火工艺，其中，在执行所述退火工艺之后，所述第二电介质层具有第二氮原子百分比，所述第二氮原子百分比小于所述第一氮原子百分比；以及在执行所述退火工艺之后，形成延伸穿过所述绝缘层、所述第二电介质层和所述第一电介质层而接触所述源极/漏极区域的导电特征。
示例10是示例9所述的方法，其中，所述第一电介质层是氮化硅。
示例11是示例9所述的方法，其中，所述第一电介质层的厚度在2 nm和100nm之间。
示例12是示例9所述的方法，其中，所述退火工艺是在400℃和 1000℃之间的温度下执行的。
示例13是示例9所述的方法，其中，所述第二电介质层是氧氮化硅，并且其中，所述第一氮原子百分比在1％和20％之间。
示例14是示例9所述的方法，其中，所述第二氮原子百分比小于所述第一氮原子百分比的五分之一。
示例15是示例9所述的方法，其中，所述绝缘层是氧化硅。
示例16是一种半导体器件，包括：鳍，从半导体衬底延伸；栅极堆叠，在所述鳍之上并且沿着所述鳍的侧壁；栅极间隔件，沿着所述栅极堆叠的侧壁和所述鳍的侧壁；外延源极/漏极区域，在所述鳍中并且与所述栅极堆叠相邻；氮化硅层，在所述外延源极/漏极区域和所述栅极间隔件之上延伸；氮氧化硅层，在所述氮化硅层上；绝缘层，在所述氮氧化硅层上；以及接触件，穿过所述绝缘层、所述氧氮化硅层和所述氮化硅层延伸到所述外延源极/漏极区域。
示例17是示例16所述的器件，其中，所述绝缘层包括氧化硅。
示例18是示例16所述的器件，其中，所述氧氮化硅层比所述氮化硅层更厚。
示例19是示例16所述的器件，其中，所述氮氧化硅层的厚度在1nm 和3nm之间。
示例20是示例16所述的器件，其中，所述氮氧化硅层的氮原子浓度在1％和20％之间。

Claims (10)

1.一种形成半导体器件的方法，包括：
形成从衬底延伸的鳍；
沿着所述鳍的相对侧壁形成第一隔离区域；
在所述鳍之上形成栅极结构；
在所述鳍中与所述栅极结构相邻地形成外延源极/漏极区域；
在所述外延源极/漏极区域之上和所述栅极结构之上形成蚀刻停止层；
在所述蚀刻停止层之上形成保护层，所述保护层包括氮氧化硅；以及
在所述保护层之上形成第二隔离材料，其中，形成所述第二隔离材料降低了所述保护层的氮浓度。
2.根据权利要求1所述的方法，其中，所述第二隔离材料包括氧化硅。
3.根据权利要求1所述的方法，其中，形成所述保护层包括使用原子层沉积ALD工艺。
4.根据权利要求1所述的方法，其中，在形成所述第二隔离材料之后，所述保护层的氮原子百分比小于10％。
5.根据权利要求1所述的方法，其中，形成所述第二隔离材料包括执行退火工艺，该退火工艺将所述保护层从氧氮化硅转化成氧化硅。
6.根据权利要求1所述的方法，其中，所述保护层的厚度在1nm和3nm之间。
7.根据权利要求1所述的方法，其中，形成所述第二隔离材料包括可流动化学气相沉积FCVD工艺。
8.根据权利要求1所述的方法，还包括：形成延伸穿过所述第二隔离材料、所述保护层和所述蚀刻停止层而暴露所述外延源极/漏极区域的开口，以及在所述开口内沉积导电材料。
9.一种形成半导体器件的方法，所述方法包括：
形成从衬底突出的半导体鳍；
在所述半导体鳍之上形成栅极堆叠；
在所述半导体鳍上与所述栅极堆叠相邻地形成源极/漏极区域；
形成在所述源极/漏极区域和所述栅极堆叠之上延伸的第一电介质层；
在所述第一电介质层上形成第二电介质层，其中，所述第二电介质层是与所述第一电介质层不同的材料，其中，所述第二电介质层形成为具有第一氮原子百分比；
在所述第二电介质层上形成绝缘层，其中，所述绝缘层是与所述第二电介质层不同的材料；
执行退火工艺，其中，在执行所述退火工艺之后，所述第二电介质层具有第二氮原子百分比，所述第二氮原子百分比小于所述第一氮原子百分比；以及
在执行所述退火工艺之后，形成延伸穿过所述绝缘层、所述第二电介质层和所述第一电介质层而接触所述源极/漏极区域的导电特征。
10.一种半导体器件，包括：
鳍，从半导体衬底延伸；
栅极堆叠，在所述鳍之上并且沿着所述鳍的侧壁；
栅极间隔件，沿着所述栅极堆叠的侧壁和所述鳍的侧壁；
外延源极/漏极区域，在所述鳍中并且与所述栅极堆叠相邻；
氮化硅层，在所述外延源极/漏极区域和所述栅极间隔件之上延伸；
氮氧化硅层，在所述氮化硅层上；
绝缘层，在所述氮氧化硅层上；以及
接触件，穿过所述绝缘层、所述氧氮化硅层和所述氮化硅层延伸到所述外延源极/漏极区域。
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