CN113176749A - 一种避免处理器上电过程中i/o口闩锁的电路 - Google Patents

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Abstract

本发明涉及抗闩锁技术领域，尤其是一种避免处理器上电过程中I/O口闩锁的电路，包括控制单元、处理器、上电控制开关、接地开关和释放开关，控制单元上电后，第一信号节点、第二信号节点、第三信号节点和第四信号节点依顺序输出触发信号；第一信号节点输出的触发信号使接地开关保持导通；第二信号节点输出的触发信号使上电控制开关保持导通；第三信号节点输出的触发信号使处理器复位；第四信号节点输出的触发信号使对接地开关的触发端对地短接，释放信号。本发明在启动处理器前先拉低其I/O口端的电平状态，使处理器上电启动以及复位均在I/O口端为低电平状态下进行，克服了因处理器的I/O口端处于高电平而导致复位功能异常的缺陷。

Description

一种避免处理器上电过程中I/O口闩锁的电路
技术领域
本发明涉及抗闩锁技术领域，尤其是一种避免处理器上电过程中I/O口闩锁的电路。
背景技术
随着集成电路制造工艺的快速发展，处理器的使用愈发广泛，对处理器的性能要求也愈发严格，尤其是多处理器共同协作工作的电路环境。
现有技术中，多处理器共同协作工作的电路结构主要包括主处理器、处理器以及电源模块，其中，主处理器和处理器通过I/O口实现数据互通，主处理器的使能引脚通过电源模块连接处理器的电源引脚，从而控制电源模块对处理器上电。然而，由于处理器的I/O口与主处理器连接时已经有电压，再对处理器上电，容易导致处理器的部分管脚进入闩锁效应而不能正常通讯，例如UART，I2C，SPI等通信接口。
发明内容
有鉴于此，本发明提供一种避免处理器上电过程中I/O口闩锁的电路。
为实现上述目的，本发明提供以下技术方案。
一种避免处理器上电过程中I/O口闩锁的电路，包括控制单元、处理器、上电控制开关、接地开关和释放开关；
控制单元具有四个信号节点，分别为第一信号节点、第二信号节点、第三信号节点和第四信号节点；
处理器具有电源端、I/O口端和复位端；
接地开关的一端与处理器的I/O口端连接，接地开关的另一端接地，接地开关的触发端与控制单元的第一信号节点连接；
上电控制开关的一端接入直流电压，上电控制开关的另一端与处理器的电源端连接，上电控制开关的触发端与控制单元的第二信号节点连接；
处理器的复位端与控制单元的第三信号节点连接；
释放开关的一端与接地开关的触发端连接，释放开关的另一端接地，释放开关的触发端与控制单元的第四信号节点连接；
控制单元上电，第一信号节点、第二信号节点、第三信号节点和第四信号节点依顺序输出触发信号；
第一信号节点输出的触发信号作用在接地开关，接地开关保持导通；
第二信号节点输出的触发信号作用在上电控制开关，上电控制开关保持导通；
第三信号节点输出的触发信号作用在处理器的复位端，处理器复位；
第四信号节点输出的触发信号作用在释放开关，释放开关保持导通，对接地开关的触发端对地短接。
进一步，上电控制开关包括第一晶体管、场效应管、第一电阻和第二电阻；
第一晶体管的基极通过第一电阻与控制单元的第二信号节点连接，第一晶体管的发射极与场效应管的栅极连接，第一晶体管的集电极接地；
场效应管的漏极与所述直流电压连接，场效应管的源极与处理器的电源端连接，第二电阻的一端与场效应管的漏极连接，第二电阻的另一端与场效应管的栅极连接。
进一步，接地开关包括第二晶体管、第三电阻以及第四电阻；
第二晶体管的基极通过第三电阻与控制单元的第一信号节点连接，第二晶体管的发射极与处理器的I/O口端连接，第二晶体管的集电极通过第四电阻接地。
进一步，释放开关包括第三晶体管和第五电阻；
第三晶体管的基极通过第五电阻与控制单元的第四信号节点连接，第三晶体管的发射极与第二晶体管的基极连接，第三晶体管的集电极接地。
进一步，还包括第六电阻和第一电容；
第六电阻的一端与控制单元的电源端连接，第六电阻的另一端与控制单元的第一信号节点连接；
第一电容的一端与控制单元的第一信号节点连接，第一电容的另一端接地。
进一步，I/O口端包括UART接口、I2C接口和/或SPI接口。
进一步，第一信号节点、第二信号节点、第三信号节点和第四信号节点相邻两者输出触发信号的时间间隔为包括30ms、60ms和120ms。
进一步，控制单元为LM3880型芯片。
本发明的有益效果：通过延时触发功能，在启动处理器前先拉低其I/O口端的电平状态，使处理器上电启动以及复位均在I/O口端为低电平状态下进行，克服了因处理器的I/O口端处于高电平而导致复位功能异常的缺陷，有效提高处理器的运作性能。
附图说明
图1为一实施例提供的一种避免处理器上电过程中I/O口闩锁的电路的结构框图。
图2为控制单元各信号节点的电平信号变化示意图。
图3为一实施例提供的一种避免处理器上电过程中I/O口闩锁的电路的电路原理图。
图4为一实施例提供的上电控制开关的电路原理图。
图5为一实施例提供的接地开关的电路原理图。
图6为一实施例提供的接地开关和释放开关的电路原理图。
图7为一实施例提供的控制单元的电路连接示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清晰，下面将结合实施例和附图，对本发明作进一步的描述。
图1为一实施例提供的一种避免处理器上电过程中I/O口闩锁的电路的结构框图。
参阅图1，一种避免处理器上电过程中I/O口闩锁的电路包括控制单元100、处理器200、上电控制开关300、接地开关400和释放开关500；
其中，控制单元100具有四个信号节点，分别为第一信号节点G1、第二信号节点G2、第三信号节点G3和第四信号节点G4；
处理器200具有电源端VCC、I/O口端IO和复位端RST，处理器200的复位端RST与控制单元100的第三信号节点G3连接；
接地开关400的一端与处理器200的I/O口端IO连接，接地开关400的另一端接地，接地开关400的触发端与控制单元100的第一信号节点G1连接；
上电控制开关300的一端接入直流电压VDD，上电控制开关300的另一端与处理器200的电源端VCC连接，上电控制开关300的触发端与控制单元100的第二信号节点G2连接；
释放开关500的一端与接地开关400的触发端连接，释放开关500的另一端接地，释放开关500的触发端与控制单元100的第四信号节点G4连接。
下面对本发明提供的一种避免处理器上电过程中I/O口闩锁的电路的电路逻辑进行说明。
图2为控制单元各信号节点的电平信号变化示意图。
参阅图2，由于控制单元100的延时输出控制，使各信号节点在输出触发信号时具有先后顺序，控制单元100上电后，第一信号节点G1、第二信号节点G2、第三信号节点G3和第四信号节点G4依顺序输出触发信号，如图2所示，在本实施例中，第一信号节点、第二信号节点、第三信号节点和第四信号节点相邻两者输出触发信号的时间间隔为t，第一信号节点G1保持输出触发信号至第四信号节点G4完成输出触发信号。
控制单元100各信号节点的输出原理如下：
第一信号节点G1输出的触发信号作用在接地开关400，接地开关400保持导通，接地开关400两端导通时，处理器200的I/O口端IO接地并处于低电平状态；
第二信号节点G2输出的触发信号作用在上电控制开关300，上电控制开关300保持导通，使处理器200的电源端VCC接通直流电压VDD，处理器200上电；
第三信号节点G3输出的触发信号作用在处理器200的复位端RST，处理器200复位；
第四信号节点G4输出的触发信号作用在释放开关500，释放开关500保持导通，对接地开关400的触发端对地短接，接地开关400关断，从而对处理器200的I/O口端IO进行释放，使得处理器200的I/O口端IO可以正常工作。
本实施例提供的一种避免处理器上电过程中I/O口闩锁的电路在启动处理器200前先拉低处理器200的I/O口端IO的电平状态，使处理器200上电启动以及复位均在I/O口端IO为低电平状态下进行，克服了因处理器200的I/O口端IO处于高电平而导致复位功能异常的缺陷。
对于处理器200存在的IO口闩锁效应常见于通讯接口中，因此，本电路在应对通讯接口中的闩锁效应效果尤为明显。其中，应对的通讯接口，即处理器200的I/O口端可以是UART接口、I2C接口、SPI接口或其他通讯接口等。当然，应对不同数量的I/O口，可以配置不同数量的接地开关400。
下面以UART_RX接口和UART_TX接口为例，对本发明提供的一种避免处理器上电过程中I/O口闩锁的电路的具体电路结构及电路逻辑作进一步说明。
图3为一实施例提供的一种避免处理器上电过程中I/O口闩锁的电路的电路原理图。
参阅图3，在本实施例中，控制单元100为LM3880型芯片，LM3880型芯片的使能端EN作为第一信号节点G1，设置有两组接地开关400和释放开关500，分别对应UART_RX接口和UART_TX接口，第一信号节点G1(使能端EN)、第二信号节点G2、第三信号节点G3和第四信号节点G4相邻两者输出触发信号的时间间隔t可以根据实际需要设置，可以是30ms、60ms或120ms，本实施例的时间间隔t具体为30ms。
LM3880型芯片上电，第一信号节点G1(使能端EN)、第二信号节点G2、第三信号节点G3和第四信号节点G4依顺序输出触发信号，在第一信号节点G1(使能端EN)输出的触发信号通过接地开关400拉低处理器200的UART_RX接口和UART_TX接口的电平，第二信号节点G2输出的触发信号和第三信号节点G3输出的触发信号分别使处理器200上电和复位，处理器200上电和复位后，第四信号节点G4输出的触发信号通过释放开关500使接地开关400的触发端对地短接，使恢复处理器200的UART_RX接口和UART_TX接口的功能。
图4为一实施例提供的上电控制开关的电路原理图。
参阅图4，上电控制开关300包括第一晶体管Q1、场效应管Q0、第一电阻R1和第二电阻R2。
其中，第一晶体管Q1的基极通过第一电阻R1与控制单元100的第二信号节点G2连接，第一晶体管Q1的发射极与场效应管Q0的栅极连接，第一晶体管Q1的集电极接地；场效应管Q0的漏极与直流电压VDD连接，场效应管Q0的源极与处理器200的电源端VCC连接，第二电阻R2的一端与场效应管Q0的漏极连接，第二电阻R2的另一端与场效应管Q0的栅极连接。
具体地，控制单元100的第二信号节点G2触发第一晶体管Q1的基极，使第一晶体管Q1导通，场效应管Q0的栅极和漏极之间形成压差，促使场效应管Q0的漏极和源极导通，直流电压VDD流向处理器200的电源端VCC，处理器200上电启动。
图5为一实施例提供的接地开关的电路原理图。
参阅图5，对于第一组接地开关400，其包括第二晶体管Q2、第三电阻R3以及第四电阻R4。其中，第二晶体管Q2的基极通过第三电阻R3与控制单元100的第一信号节点G1(使能端EN)连接，第二晶体管Q2的发射极与处理器200的UART_RX接口连接，第二晶体管Q2的集电极通过第四电阻R4接地。
具体地，控制单元100的第一信号节点G1(使能端EN)触发第二晶体管Q2的基极，使第二晶体管Q2导通，处理器200的UART_RX接口通过作为下拉电阻的第三电阻R3接地。
对于第二组接地开关400，其包括第四晶体管Q4、第七电阻R7以及第八电阻R8。其中，第四晶体管Q4的基极通过第七电阻R7与控制单元100的第一信号节点G1(使能端EN)连接，第四晶体管Q4的发射极与处理器200的UART_TX接口连接，第四晶体管Q4的集电极通过第八电阻R8接地。
具体地，控制单元100的第一信号节点G1(使能端EN)触发第四晶体管Q4的基极，使第四晶体管Q4导通，处理器200的UART_TX接口通过作为下拉电阻的第七电阻R7接地。
图6为一实施例提供的接地开关和释放开关的电路原理图。
参阅图6，对于第一组释放开关500，其包括第三晶体管Q3和第五电阻R5。其中，第三晶体管Q3的基极通过第五电阻R5与控制单元100的第四信号节点G4连接，第三晶体管Q3的发射极与第二晶体管Q2的基极连接，第三晶体管Q3的集电极接地。
具体地，控制单元100的第四信号节点G4的触发信号导通第三晶体管Q3，使第二晶体管Q2的基极对地短接，第二晶体管Q2关断，处理器200的UART_RX接口恢复原来的电平状态。
对于第二组释放开关500，其包括第五晶体管Q5和第九电阻R9。其中，第五晶体管Q5的基极通过第九电阻R9与控制单元100的第四信号节点G4连接，第五晶体管Q5的发射极与第四晶体管Q4的基极连接，第五晶体管Q5的集电极接地。
具体地，控制单元100的第四信号节点G4的触发信号导通第五晶体管Q5，使第四晶体管Q4的基极对地短接，第四晶体管Q4关断，处理器200的UART_TX接口恢复原来的电平状态。
图7为一实施例提供的控制单元的电路连接示意图。
参阅图7，本实施例提供的一种避免处理器上电过程中I/O口闩锁的电路还包括第六电阻R6和第一电容C1，控制单元100的第一信号节点G1为控制单元100的使能端EN。
其中，第六电阻R6的一端与控制单元100的电源端VCC连接，第六电阻R6的另一端与控制单元100的第一信号节点G1连接，直流电压VDD通过第六电阻R6对控制单元100的第一信号节点G1上电；第一电容C1的一端与控制单元100的第一信号节点G1连接，第一电容C1的另一端接地。
在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，除了包含所列的那些要素，而且还可包含没有明确列出的其他要素。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (8)

1.一种避免处理器上电过程中I/O口闩锁的电路，其特征在于，包括控制单元、处理器、上电控制开关、接地开关和释放开关；
所述控制单元具有四个信号节点，分别为第一信号节点、第二信号节点、第三信号节点和第四信号节点；
所述处理器具有电源端、I/O口端和复位端；
所述接地开关的一端与处理器的I/O口端连接，接地开关的另一端接地，接地开关的触发端与控制单元的第一信号节点连接；
所述上电控制开关的一端接入直流电压，上电控制开关的另一端与处理器的电源端连接，上电控制开关的触发端与控制单元的第二信号节点连接；
所述处理器的复位端与控制单元的第三信号节点连接；
所述释放开关的一端与接地开关的触发端连接，所述释放开关的另一端接地，所述释放开关的触发端与控制单元的第四信号节点连接；
所述控制单元上电，第一信号节点、第二信号节点、第三信号节点和第四信号节点依顺序输出触发信号；
所述第一信号节点输出的触发信号作用在接地开关，所述接地开关保持导通；
所述第二信号节点输出的触发信号作用在上电控制开关，所述上电控制开关保持导通；
所述第三信号节点输出的触发信号作用在处理器的复位端，所述处理器复位；
所述第四信号节点输出的触发信号作用在释放开关，所述释放开关保持导通，对接地开关的触发端对地短接。
2.根据权利要求1所述的一种避免处理器上电过程中I/O口闩锁的电路，其特征在于，所述上电控制开关包括第一晶体管、场效应管、第一电阻和第二电阻；
所述第一晶体管的基极通过第一电阻与控制单元的第二信号节点连接，所述第一晶体管的发射极与场效应管的栅极连接，所述第一晶体管的集电极接地；
所述场效应管的漏极与直流电压连接，所述场效应管的源极与处理器的电源端连接，所述第二电阻的一端与场效应管的漏极连接，所述第二电阻的另一端与场效应管的栅极连接。
3.根据权利要求1所述的一种避免处理器上电过程中I/O口闩锁的电路，其特征在于，所述接地开关包括第二晶体管、第三电阻以及第四电阻；
所述第二晶体管的基极通过第三电阻与控制单元的第一信号节点连接，所述第二晶体管的发射极与处理器的I/O口端连接，所述第二晶体管的集电极通过第四电阻接地。
4.根据权利要求3所述的一种避免处理器上电过程中I/O口闩锁的电路，其特征在于，所述释放开关包括第三晶体管和第五电阻；
所述第三晶体管的基极通过第五电阻与控制单元的第四信号节点连接，所述第三晶体管的发射极与第二晶体管的基极连接，所述第三晶体管的集电极接地。
5.根据权利要求1所述的一种避免处理器上电过程中I/O口闩锁的电路，其特征在于，还包括第六电阻和第一电容；
所述第六电阻的一端与控制单元的电源端连接，所述第六电阻的另一端与控制单元的第一信号节点连接；
所述第一电容的一端与控制单元的第一信号节点连接，所述第一电容的另一端接地。
6.根据权利要求1所述的一种避免处理器上电过程中I/O口闩锁的电路，其特征在于，所述I/O口端包括UART接口、I2C接口和/或SPI接口。
7.根据权利要求1所述的一种避免处理器上电过程中I/O口闩锁的电路，其特征在于，所述第一信号节点、第二信号节点、第三信号节点和第四信号节点相邻两者输出触发信号的时间间隔包括30ms、60ms和120ms。
8.根据权利要求1-7任一项所述的一种避免处理器上电过程中I/O口闩锁的电路，其特征在于，所述控制单元为LM3880型芯片。
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