CN113130383A - 一种半导体结构及其制作方法 - Google Patents

一种半导体结构及其制作方法 Download PDF

Info

Publication number
CN113130383A
CN113130383A CN202010047702.0A CN202010047702A CN113130383A CN 113130383 A CN113130383 A CN 113130383A CN 202010047702 A CN202010047702 A CN 202010047702A CN 113130383 A CN113130383 A CN 113130383A
Authority
CN
China
Prior art keywords
layer
photoresist
developing
opening
material layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010047702.0A
Other languages
English (en)
Other versions
CN113130383B (zh
Inventor
李天慧
于星
王科
秦俊峰
王凡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SiEn Qingdao Integrated Circuits Co Ltd
Original Assignee
SiEn Qingdao Integrated Circuits Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SiEn Qingdao Integrated Circuits Co Ltd filed Critical SiEn Qingdao Integrated Circuits Co Ltd
Priority to CN202010047702.0A priority Critical patent/CN113130383B/zh
Publication of CN113130383A publication Critical patent/CN113130383A/zh
Application granted granted Critical
Publication of CN113130383B publication Critical patent/CN113130383B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/7685Barrier, adhesion or liner layers the layer covering a conductive structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

本发明提供一种半导体结构及其制作方法,包括以下步骤:提供一衬底,形成自下而上依次包括感光材料层及正显影光刻胶层的双层光刻胶层于衬底上;进行曝光;进行显影,得到开口;形成正显影光刻胶微缩材料层;进行加热处理,使正显影光刻胶微缩材料层与正显影光刻胶层的交界面处发生融合,得到交联层,交联层位于正显影光刻胶层侧壁的部分突出于感光材料层的侧壁;去除正显影光刻胶微缩材料层以再次显露开口,开口的顶部宽度小于底部宽度。本发明通过双层光刻胶层及微缩工艺得到顶部宽度小于底部宽度的开口,可以用于光刻胶剥离工艺。本发明可方便控制开口上部的微缩程度,具有很高的灵活性,同时工艺难度不高,有利于提高生产效率并降低生产成本。

Description

一种半导体结构及其制作方法
技术领域
本发明属于半导体集成电路技术领域,涉及一种半导体结构及其制作方法。
背景技术
光刻胶剥离(Photo resist lift off)工艺在碳化硅工艺中非常重要。光刻胶剥离可以解决两个问题,一个是金属刻蚀问题,另一个是刻蚀去除金属过程对基底造成损伤的问题。
光刻胶剥离工艺包括以下工艺流程:(1)形成光刻胶层于衬底上,并图形化所述光刻胶层,得到上窄下宽的开口于所述光刻胶层中;(2)形成导电材料层于所述光刻胶层上及所述开口中;(4)剥离所述光刻胶层以去除所述导电材料层位于所述光刻胶层上的部分,所述导电材料层位于所述开口中的部分保留下来作为导电线。
为了得到上窄下宽的开口,限制开口的光刻胶侧墙需呈下窄上宽状,目前有三种方法得到该光刻胶侧墙形貌:
(1)负性光刻胶法:负性光刻胶在紫外光照射下,发生光化学反应,使光刻胶交联,不溶于显影液,没有被曝光的部分在显影时溶于显影液。由于曝光时,顶部的光刻胶反应强烈,产生交联多,不溶于显影液,中部和底部的光刻胶,因为曝光时反应强烈,产生交联较少,部分溶于显影液,所以在显影后,留在硅片上的光刻胶开口区域呈“八”字形;
(2)双层剥离法:将对光不敏感的且具有快速溶解速率的材料层作为底层,将对光敏感但溶解速率相对较慢的光刻胶作为顶层,先通过光刻工艺形成上部开口于顶层中,然后采用溶剂经由所述上部开口溶解所述底层的相应区域,形成下部开口于底层中。由于底层溶解速率较高,下部开口的宽度大于上部开口的宽度。
(3)预浸法:采用单层正性光刻胶,并采用四甲基氢氧化铵(TMAH)或氯苯进行预浸处理。
在这些方法中,双层剥离法较其他方法更受欢迎,因为它采用具有快速溶解速率的非光敏感材料作为底层,以溶解速率相对较慢的光刻胶作为顶层,提供了卓越的控制效果。一个例子是PMGI(聚甲基戊二胺)/光刻胶。但是在实际的制造情况下,通常存在与PMGI/光刻胶双层工艺相关的技术难题,特别是在记录头制造中,其中PMGI涂层覆盖均匀性、高粘度、光刻胶厚度的限制、强溶剂(环戊酮)、烘烤温度要求甚至材料成本,都可能是个问题。
因此,如何提供一种新的半导体结构及其制作方法,以形成上窄下宽的光刻胶开口,并降低工艺难度,成为本领域技术人员亟待解决的一个重要技术问题。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供一种半导体结构及其制作方法,用于解决现有技术中开口轮廓不易控制或工艺难度较高的问题。
为实现上述目的及其他相关目的,本发明提供一种半导体结构的制作方法,包括以下步骤:
提供一衬底,形成双层光刻胶层于所述衬底上,所述双层光刻胶层自下而上依次包括感光材料层及正显影光刻胶层;
进行曝光,使所述双层光刻胶层的预设区域曝光;
进行显影,去除所述双层光刻胶层被曝光的区域,得到上下贯穿所述双层光刻胶层的开口;
形成正显影光刻胶微缩材料层,所述正显影光刻胶微缩材料层覆盖所述双层光刻胶层的顶面,并填充进所述开口;
进行加热处理,使所述正显影光刻胶微缩材料层与所述正显影光刻胶层的交界面处发生融合,得到交联层,所述交联层位于所述正显影光刻胶层侧壁的部分突出于所述感光材料层的侧壁;
去除所述正显影光刻胶微缩材料层以再次显露所述开口,所述开口的顶部宽度小于底部宽度。
可选地,所述显影使用的显影液包括四甲基氢氧化铵显影液。
可选地,所述感光材料层包括负显影光刻胶层。
可选地,所述感光材料层的厚度范围是600-800埃,所述正显影光刻胶层的厚度范围是1000-2000埃。
可选地,所述加热处理的温度范围为90-170℃,保温时间为30-120秒。
可选地,所述正显影光刻胶微缩材料层的材质包括甲基丙烯酸酯及含烷基氨基的丙烯酸酯中的至少一种。
可选地,采用去离子水去除所述正显影光刻胶微缩材料层。
可选地,所述开口的纵截面呈倒T型。
可选地,还包括以下步骤:
形成导电材料层于所述双层光刻胶层的顶面及所述开口中,所述导电材料层的厚度小于所述双层光刻胶层的厚度;
剥离所述双层光刻胶层,其中,所述导电材料层位于所述双层光刻胶层上的部分在剥离过程中被一同去除,所述导电材料层位于所述开口中的部分保留下来作为导电线。
本发明还提供一种半导体结构,所述半导体结构包括衬底及位于所述衬底上的导电线,所述半导体结构的制作过程中采用了如上任意一项所述的半导体结构的制作方法。
如上所述,本发明的半导体结构及其制作方法形成双层光刻胶层于衬底上,并图形化所述双层光刻胶层,然后通过微缩工艺使得开口位于上层正显影光刻胶层中的一段宽度缩小,而开口位于下层感光材料层中的一段宽度不变,从而使得开口的顶部宽度小于底部宽度,可以用于光刻胶剥离工艺。本发明的半导体结构的制作方法通过控制微缩工艺中的交联温度与交联时间,即可方便控制开口上部的微缩程度,具有很高的灵活性,同时工艺难度不高,有利于提高生产效率并降低生产成本。
附图说明
图1显示为本发明的半导体结构的制作方法的工艺流程图。
图2显示为本发明的半导体结构的制作方法提供一衬底,形成双层光刻胶层于所述衬底上的示意图。
图3显示为本发明的半导体结构的制作方法进行曝光,使所述双层光刻胶层的预设区域曝光的示意图。
图4显示为本发明的半导体结构的制作方法进行显影,去除所述双层光刻胶层被曝光的区域,得到上下贯穿所述双层光刻胶层的开口的示意图。
图5显示为本发明的半导体结构的制作方法形成正显影光刻胶微缩材料层的示意图。
图6显示为本发明的半导体结构的制作方法进行加热处理,使所述正显影光刻胶微缩材料层与所述正显影光刻胶层的交界面处发生融合,得到交联层的示意图。
图7显示为所述正显影光刻胶层与所述正显影光刻胶微缩材料层的交界面发生融合前的示意图。
图8显示为所述正显影光刻胶层与所述正显影光刻胶微缩材料层的交界面发生融合后的示意图。
图9显示为本发明的半导体结构的制作方法去除所述正显影光刻胶微缩材料层以再次显露所述开口7的示意图。
图10显示为本发明的半导体结构的制作方法形成导电材料层于所述双层光刻胶层的顶面及所述开口中的示意图。
图11显示为本发明的半导体结构的制作方法剥离所述双层光刻胶层的示意图。
元件标号说明
1 衬底
2 感光材料层
3 正显影光刻胶层
4 光罩
401 遮光区域
402 透光区域
5 曝光区域
6 曝光区域
7 开口
8 正显影光刻胶微缩材料层
9 交联层
10 导电材料层
11 导电线
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图11。需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想,遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的型态、数量及比例可为一种随意的改变,且其组件布局型态也可能更为复杂。
实施例一
本实施例中提供一种半导体结构的制作方法,请参阅图1,显示为该方法的工艺流程图,包括以下步骤:
S1:提供一衬底,形成双层光刻胶层于所述衬底上,所述双层光刻胶层自下而上依次包括感光材料层及正显影光刻胶层;
S2:进行曝光,使所述双层光刻胶层的预设区域曝光;
S3:进行显影,去除所述双层光刻胶层被曝光的区域,得到上下贯穿所述双层光刻胶层的开口;
S4:形成正显影光刻胶微缩材料层,所述正显影光刻胶微缩材料层覆盖所述双层光刻胶层的顶面,并填充进所述开口;
S5:进行加热处理,使所述正显影光刻胶微缩材料层与所述正显影光刻胶层的交界面处发生融合,得到交联层,所述交联层位于所述正显影光刻胶层侧壁的部分突出于所述感光材料层的侧壁;
S6:去除所述正显影光刻胶微缩材料层以再次显露所述开口,所述开口的顶部宽度小于底部宽度。
作为示例,请参阅图2,执行步骤S1:提供一衬底1,形成双层光刻胶层于所述衬底1上,所述双层光刻胶层自下而上依次包括感光材料层2及正显影光刻胶层3。
作为示例,所述感光材料层2可以是任何感光但不和后续使用的微缩材料产生交联的材料,本实施例中,所述感光材料层2以负显影光刻胶层为例。其中,负显影(Negativetone develop,简称NTD)光刻胶是一种新的亚20nm工艺解决方案,它是感光的抗蚀剂。负显影的原理是光刻胶曝光之前是不亲水的聚合物(hydrophobic polymer),能溶解于有机溶剂(NTD显影液),但不能溶于碱性溶液(TMAH显影液);曝光激发光化学反应,产生了酸,经烘烤后(de-protection reaction)聚合物的极性发生了变化,成为亲水的聚合物(hydrophilic polymer),不再溶于NTD显影液(但能溶于碱性溶液)。因此,未曝光区域能够被NTD显影液洗去,而曝光区域则在显影后留下,实现了类似负胶的曝光特性。
需要指出的是,本实施例中所述负显影光刻胶层及所述正显影光刻胶层3均为正胶。
作为示例,所述感光材料层2与所述正显影光刻胶层3的厚度范围可以根据需要进行调整,本实施例中,所述感光材料层2的厚度范围以600-800埃为例,所述正显影光刻胶层3的厚度范围以1000-2000埃为例。
然后请参阅图3,执行步骤S2:进行曝光,使所述双层光刻胶层的预设区域曝光。
具体的,所述感光材料层2及所述正显影光刻胶层3的对应区域均被曝光。
作为示例,图3中示出了光罩4,所述光罩4包括遮光区域401及透光区域402,所述感光材料层2的曝光区域5及所述正显影光刻胶层3的曝光区域6均与所述透光区域402相对应。
再请参阅图4,执行步骤S3:进行显影,去除所述双层光刻胶层被曝光的区域,得到上下贯穿所述双层光刻胶层的开口7。
作为示例,所述显影使用的显影液包括四甲基氢氧化铵(TMAH)显影液,所述正显影光刻胶层3的曝光区域6能够溶解于TMAH显影液,所述感光材料层2的曝光区域5虽然不能溶解于NTD显影液,但能够溶解于TMAH显影液,因此,所述感光材料层2的曝光区域5及所述正显影光刻胶层3的曝光区域6均被去除。
再请参阅图5,执行步骤S4:形成正显影光刻胶微缩材料层8,所述正显影光刻胶微缩材料层8覆盖所述双层光刻胶层的顶面,并填充进所述开口7。
具体的,光刻胶收缩(shrink)技术是一种与光刻胶混合以提高分辨率和加工余量的新型材料,分为正显影光刻胶收缩材料(PTD-SHM)和负显影光刻胶收缩材料(NTD-SHM)两大类。所述正显影光刻胶微缩材料层8在一定条件下可以与所述正显影光刻胶层3发生交联,而本发明所选择的所述感光材料层2不和所述正显影光刻胶微缩材料层8发生交联。
作为示例,所述正显影光刻胶微缩材料层8的材质包括甲基丙烯酸酯及含烷基氨基的丙烯酸酯中的至少一种。
再请参阅图6,执行步骤S5:进行加热处理,使所述正显影光刻胶微缩材料层8与所述正显影光刻胶层3的交界面处发生融合,得到交联层9,所述交联层9位于所述正显影光刻胶层3侧壁的部分突出于所述感光材料层2的侧壁。
作为示例,图7与图8分别显示为所述正显影光刻胶层3与所述正显影光刻胶微缩材料层8的交界面发生融合前后的示意图,其中,图中采用虚线示出了所述正显影光刻胶层3与所述正显影光刻胶微缩材料层8的交界面,图中虚线框为融合区域,也就是所述交联层9。
需要指出的是,所述正显影光刻胶层3的顶面也可与所述正显影光刻胶微缩材料层8产生交联,图中未示出。
作为示例,所述加热处理的温度范围为90-170℃,保温时间为30-120秒。
需要指出的是,所述交联层9的厚度可以通过调整加热处理的温度及保温时间来控制,从而获得所需的开口轮廓。
再请参阅图9,执行步骤S6:去除所述正显影光刻胶微缩材料层8以再次显露所述开口7,所述开口7的顶部宽度小于底部宽度。
作为示例,采用去离子水去除所述正显影光刻胶微缩材料层8使所述开口7再次显露。本实施例中,所述开口7的纵截面呈倒T型。
至此,制作得到了上窄下宽的开口。
作为示例,还包括以下步骤:
请参阅图10,执行步骤S7:形成导电材料层10于所述双层光刻胶层的顶面及所述开口7中,所述导电材料层10的厚度小于所述双层光刻胶层的厚度。
作为示例,所述导电材料层10包括但不限于Cu、Al、Au、Ag等电的良导体。
请参阅图11,执行步骤S8:剥离所述双层光刻胶层,其中,所述导电材料层位于所述双层光刻胶层上的部分在剥离过程中被一同去除,所述导电材料层位于所述开口7中的部分保留下来作为导电线11。
本实施例的半导体结构的制作方法形成双层光刻胶层于衬底上,并图形化所述双层光刻胶层,然后通过微缩工艺使得开口位于上层正显影光刻胶层中的一段宽度缩小,而开口位于下层感光材料层中的一段宽度不变,从而使得开口的顶部宽度小于底部宽度,可以用于光刻胶剥离工艺。本发明的半导体结构的制作方法通过控制微缩工艺中的交联温度与交联时间,即可方便控制开口上部的微缩程度,具有很高的灵活性,同时工艺难度不高,有利于提高生产效率并降低生产成本。
实施例二
本实施例中提供一种半导体结构,所述半导体结构包括衬底及位于所述衬底上的导电线,所述半导体结构的制作过程中采用了如实施例一中所述的半导体结构的制作方法。
综上所述,本发明的半导体结构及其制作方法形成双层光刻胶层于衬底上,并图形化所述双层光刻胶层,然后通过微缩工艺使得开口位于上层正显影光刻胶层中的一段宽度缩小,而开口位于下层感光材料层中的一段宽度不变,从而使得开口的顶部宽度小于底部宽度,可以用于光刻胶剥离工艺。本发明的半导体结构的制作方法通过控制微缩工艺中的交联温度与交联时间,即可方便控制开口上部的微缩程度,具有很高的灵活性,同时工艺难度不高,有利于提高生产效率并降低生产成本。所以,本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种半导体结构的制作方法,其特征在于,包括以下步骤:
提供一衬底,形成双层光刻胶层于所述衬底上,所述双层光刻胶层自下而上依次包括感光材料层及正显影光刻胶层;
进行曝光,使所述双层光刻胶层的预设区域曝光;
进行显影,去除所述双层光刻胶层被曝光的区域,得到上下贯穿所述双层光刻胶层的开口;
形成正显影光刻胶微缩材料层,所述正显影光刻胶微缩材料层覆盖所述双层光刻胶层的顶面,并填充进所述开口;
进行加热处理,使所述正显影光刻胶微缩材料层与所述正显影光刻胶层的交界面处发生融合,得到交联层,所述交联层位于所述正显影光刻胶层侧壁的部分突出于所述感光材料层的侧壁;
去除所述正显影光刻胶微缩材料层以再次显露所述开口,所述开口的顶部宽度小于底部宽度。
2.根据权利要求1所述的半导体结构的制作方法,其特征在于:所述显影使用的显影液包括四甲基氢氧化铵显影液。
3.根据权利要求1所述的半导体结构的制作方法,其特征在于:所述感光材料层包括负显影光刻胶层。
4.根据权利要求1所述的半导体结构的制作方法,其特征在于:所述感光材料层的厚度范围是600-800埃,所述正显影光刻胶层的厚度范围是1000-2000埃。
5.根据权利要求1所述的半导体结构的制作方法,其特征在于:所述加热处理的温度范围为90-170℃,保温时间为30-120秒。
6.根据权利要求1所述的半导体结构的制作方法,其特征在于:所述正显影光刻胶微缩材料层的材质包括甲基丙烯酸酯及含烷基氨基的丙烯酸酯中的至少一种。
7.根据权利要求1所述的半导体结构的制作方法,其特征在于:采用去离子水去除所述正显影光刻胶微缩材料层。
8.根据权利要求1所述的半导体结构的制作方法,其特征在于:所述开口的纵截面呈倒T型。
9.根据权利要求1所述的半导体结构的制作方法,其特征在于,还包括以下步骤:
形成导电材料层于所述双层光刻胶层的顶面及所述开口中,所述导电材料层的厚度小于所述双层光刻胶层的厚度;
剥离所述双层光刻胶层,其中,所述导电材料层位于所述双层光刻胶层上的部分在剥离过程中被一同去除,所述导电材料层位于所述开口中的部分保留下来作为导电线。
10.一种半导体结构,所述半导体结构包括衬底及位于所述衬底上的导电线,其特征在于:所述半导体结构的制作过程中采用了如权利要求1-9任意一项所述的半导体结构的制作方法。
CN202010047702.0A 2020-01-16 2020-01-16 一种半导体结构及其制作方法 Active CN113130383B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010047702.0A CN113130383B (zh) 2020-01-16 2020-01-16 一种半导体结构及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010047702.0A CN113130383B (zh) 2020-01-16 2020-01-16 一种半导体结构及其制作方法

Publications (2)

Publication Number Publication Date
CN113130383A true CN113130383A (zh) 2021-07-16
CN113130383B CN113130383B (zh) 2023-05-26

Family

ID=76771780

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010047702.0A Active CN113130383B (zh) 2020-01-16 2020-01-16 一种半导体结构及其制作方法

Country Status (1)

Country Link
CN (1) CN113130383B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115842033A (zh) * 2023-02-20 2023-03-24 湖北江城芯片中试服务有限公司 半导体制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101571674A (zh) * 2009-06-09 2009-11-04 上海集成电路研发中心有限公司 一种双重曝光方法
CN103137441A (zh) * 2011-11-22 2013-06-05 上海华虹Nec电子有限公司 半导体工艺中制作细长型孤立线条图形的方法
CN103176354A (zh) * 2013-03-20 2013-06-26 中国科学院上海微系统与信息技术研究所 一种绝缘衬底上的电子束曝光图形化方法
CN103390544A (zh) * 2012-05-11 2013-11-13 中芯国际集成电路制造(上海)有限公司 用于形成硬掩膜层的方法
CN107024840A (zh) * 2016-01-29 2017-08-08 台湾积体电路制造股份有限公司 微影方法
CN107203092A (zh) * 2016-03-16 2017-09-26 台湾积体电路制造股份有限公司 半导体装置的制作方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101571674A (zh) * 2009-06-09 2009-11-04 上海集成电路研发中心有限公司 一种双重曝光方法
CN103137441A (zh) * 2011-11-22 2013-06-05 上海华虹Nec电子有限公司 半导体工艺中制作细长型孤立线条图形的方法
CN103390544A (zh) * 2012-05-11 2013-11-13 中芯国际集成电路制造(上海)有限公司 用于形成硬掩膜层的方法
CN103176354A (zh) * 2013-03-20 2013-06-26 中国科学院上海微系统与信息技术研究所 一种绝缘衬底上的电子束曝光图形化方法
CN107024840A (zh) * 2016-01-29 2017-08-08 台湾积体电路制造股份有限公司 微影方法
CN107203092A (zh) * 2016-03-16 2017-09-26 台湾积体电路制造股份有限公司 半导体装置的制作方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115842033A (zh) * 2023-02-20 2023-03-24 湖北江城芯片中试服务有限公司 半导体制作方法

Also Published As

Publication number Publication date
CN113130383B (zh) 2023-05-26

Similar Documents

Publication Publication Date Title
KR100732289B1 (ko) 반도체 소자의 미세 콘택 형성방법
KR20160138302A (ko) 기판 상의 콘택 개구 패터닝 방법
KR20120126725A (ko) 반도체 소자의 형성 방법
JP4302065B2 (ja) パターン形成方法
CN113130383B (zh) 一种半导体结构及其制作方法
US7384726B2 (en) Resist collapse prevention using immersed hardening
CN108962726A (zh) 半导体器件的形成方法
CN113140448B (zh) 一种半导体结构及其制作方法
JP3879478B2 (ja) レジストパターンの形成方法、該レジストパターンを用いたパターニング方法及び薄膜磁気ヘッドの製造方法
CN112147848A (zh) 一种小尺寸沟槽的制备方法
KR100431991B1 (ko) 레티클 및 이를 이용한 반도체소자의 제조방법
KR100431992B1 (ko) 레티클을 이용한 반도체소자의 제조방법
KR900004967B1 (ko) 반도체 장치의 막식각방법
KR100915070B1 (ko) 반도체 소자의 형성 방법
KR100278987B1 (ko) 반도체장치의제조방법
KR0171985B1 (ko) 반도체 장치의 감광막 패턴 형성방법
KR100687852B1 (ko) 반도체 소자의 제조 방법
KR100471345B1 (ko) 반도체 소자의 마스크 패턴 형성 방법
KR100585579B1 (ko) 포토레지스트 패턴 형성 방법
KR100235936B1 (ko) 레지스트 패턴형성방법
CN102890402A (zh) 去除光感显影底部抗反射层缺陷的方法
KR20050030343A (ko) 반도체소자의 콘택홀 형성방법
KR20060074585A (ko) 감광막 패턴 수축용 조성물
KR20020056014A (ko) 반도체소자의 패턴 형성방법
JPH03266437A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant