CN113054020A - 半导体器件和制造半导体器件的方法 - Google Patents

半导体器件和制造半导体器件的方法 Download PDF

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张家豪
庄正吉
王志豪
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Abstract

本申请的实施例公开了一种具有空气间隔件和空气封盖的半导体器件及其制造方法。该半导体器件包括衬底和在该衬底上设置的鳍结构。鳍结构包括第一鳍部分和第二鳍部分。该半导体器件还包括在该第一鳍部分上设置的源极/漏极(S/D)区域、在该S/D区域上设置的接触结构、在该第二鳍部分上设置的栅极结构、在该栅极结构的侧壁和接触结构之间设置的空气间隔件、在该栅极结构上设置的封盖密封件、以及在该栅极结构的顶面和封盖密封件之间设置的空气封盖。

Description

半导体器件和制造半导体器件的方法
技术领域
本申请的实施例涉及半导体器件和制造半导体器件的方法。
背景技术
随着半导体技术的进步，对更高存储容量、更快处理系统、更高性能、和更低成本的需求不断增长。为了满足这些需求，半导体工业继续缩小半导体器件的尺寸，诸如金属氧化物半导体场效应晶体管(MOSFET)，包括平面MOSFET和鳍式场效应晶体管(finFET)。这种按比例缩小已经增加了半导体制造工艺的复杂性。
发明内容
根据本申请的一个实施例，提供了一种半导体器件，包括：衬底；鳍结构，设置在衬底上，其中鳍结构包括第一鳍部分和第二鳍部分；源极/漏极(S/D)区域，设置在第一鳍部分上；接触结构，设置在S/D区域上；栅极结构，设置在第二鳍部分上；空气间隔件，设置在栅极结构的侧壁和接触结构之间；封盖密封件，设置在栅极结构上；以及空气封盖，设置在栅极结构的顶面和封盖密封件之间。
根据本申请的另一个实施例，提供了一种半导体器件，包括：衬底；鳍结构，具有在衬底上设置的第一鳍部分和第二鳍部分；纳米结构的沟道区域，设置在第一鳍部分上；全环栅(GAA)结构，围绕纳米结构的沟道区域；源极/漏极(S/D)区域，设置在第二鳍部分上；层间介电(ILD)层，设置在源极/漏极(S/D)区域上；空气间隔件，设置在栅极结构和ILD层之间；封盖密封件，设置在栅极结构上，其中，封盖密封件的顶面和ILD层的顶面基本上彼此共面；以及空气封盖，设置在栅极结构的顶面和封盖密封件之间。
根据本申请的又一个实施例，提供了一种制造半导体器件的方法，包括：在鳍结构上形成多晶硅结构；在鳍结构上形成外延区域；用栅极结构代替多晶硅结构；在外延区域上形成接触结构；在栅极结构和接触结构之间形成空气间隔件；在空气间隔件上形成间隔密封件；在栅极结构上形成空气封盖；以及在空气封盖和间隔密封件上形成封盖密封件。
本申请的其他实施例提供了半导体器件中的空气间隔件和覆盖结构。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本公开的方面。
图1A示出了根据一些实施例的具有空气间隔件和覆盖结构的半导体器件的等轴视图。
图1B至图1I示出了根据一些实施例的具有空气间隔件和覆盖结构的半导体器件的横截面图。
图2是根据一些实施例的用于制造具有空气间隔件和覆盖结构的半导体器件的方法的流程图。
图3A至图18C示出了根据一些实施例的在其制造工艺的各个阶段的具有空气间隔件和覆盖结构的半导体器件的顶视图和横截面图。
现在将参考附图描述说明性实施例。在附图中，相同的参考标号通常表示相同的、或功能相似的、和/或结构相似的元件。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方形成第一部件的工艺可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。如本文中所使用的，在第二部件上形成第一部件的意思是第一部件与第二部件直接接触地形成。另外，本公开可以在各个实例中重复附图标号和/或字母。该重复其本身并未指示所讨论的各个实施例和/或配置之间的关系。
为了便于描述，在此可使用诸如“在...之下”、“在...下方”、“下面的”、“在...之上”、以及“上面的”以及诸如此类的空间关系术语，以描述如图中所示的一个元件或部件与另一元件(多个元件)或部件(多个部件)的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
应该注意，指示所描述的实施例的在本说明书中对“一个实施例”、“实施例”、“示例实施例”、“示例性”等的引用可包括特定部件、结构、或特征，但是每个实施例可能没有必要包括这种特定部件、结构、或特征。此外，这样的短语不一定指代相同的实施例。另外，当结合实施例描述特定的部件、结构或特性时，无论是否明确描述，结合其他实施例实现这种部件、结构或特征将在本领域技术人员的知识范围内。
应该理解，本文中的措词或术语是出于描述而非限制的目的，使得本说明书的术语或措词将由相关领域的技术人员根据本文的教导进行解释。
如本文所用，术语“高k”是指高介电常数。在半导体器件结构和制造工艺领域中，高k是指大于SiO2的介电常数(例如，大于3.9)的介电常数。
如本文所用，术语“p型”定义结构、层、和/或区域为掺杂有p型掺杂剂，诸如硼。
如本文所用，术语“n型”定义结构、层、和/或区域为掺杂有n型掺杂剂，诸如磷。
如本文所使用的，术语“纳米结构的”将结构、层、和/或区域定义为具有小于，例如，100nm，的水平尺寸(例如，沿着X和/或Y轴)和/或垂直尺寸(例如，沿着Z)。
在一些实施例中，术语“约”和“基本上”可以指给定数量的值，该给定数量的值在该值的5％之内变化(例如，为值的±1％、±2％、±3％、±4％、±5％)。这些值仅是示例，并不旨在进行限制。术语“约”和“基本上”可以指根据本文的教导，由相关领域的技术人员解释的值的百分比。
可以通过任何合适的方法图案化本文公开的鳍结构。例如，可以使用包括双图案化工艺或多图案化工艺的一个或多个光刻工艺来图案化鳍结构。双图案化或多图案化工艺将光刻工艺和自对准工艺结合在一起，从而允许产生具有，例如，比使用单个、直接的光刻工艺可获得的间距更小的间距的图案。例如，在衬底上方形成牺牲层并且使用光刻工艺被图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后，去除牺牲层，并且然后可以使用剩余的间隔件来图案化鳍结构。
具有FET(例如，finFET或GAA FET)的半导体器件的可靠性和性能遭受到半导体器件按比例缩小的负面影响。按比例缩小已导致在栅极结构与源极/漏极(S/D)接触结构之间和/或在栅极结构与互连结构之间的较小的电隔离区域(例如，间隔件和覆盖结构)。这种较小的电隔离区域可能不足以减小栅极结构与S/D接触结构之间和/或栅极结构与互连结构之间的寄生电容。此外，较小的电隔离区域可能不足以防止在栅极结构与S/D接触结构之间和/或在栅极结构与互连结构之间的电流泄漏，这可能导致半导体器件的可靠性和性能下降。
本公开提供了具有带有空气间隔件和空气封盖的FETs(例如，finFET或GAA FET)的示例半导体器件，并且提供了形成这种半导体器件的示例方法。在一些实施例中，空气间隔件可以设置在栅极结构的侧壁和S/D接触结构的侧壁之间，并且可以沿着栅极结构的宽度延伸。在一些实施例中，空气封盖可以设置在互连结构的导电结构(例如，金属线和/或金属通孔)与下面的栅极结构的顶面之间。空气间隔件和空气封盖在栅极结构与S/D接触结构之间和/或在栅极结构与互连结构之间提供电隔离，从而改善了器件的可靠性和性能。与没有空气间隔件和空气封盖的半导体器件相比，空气间隔件和空气封盖中的空气的低介电常数可以将寄生电容减小约20％至约50％。此外，空气间隔件和空气封盖的存在最小化了栅极结构与S/D接触结构之间和/或栅极结构与互连结构之间的电流泄漏路径。与没有空气间隔件和空气封盖的半导体器件相比，减少半导体器件中的寄生电容和/或电流泄漏可以提高器件的可靠性和性能。
根据一些实施例，参照图1A至图1I描述具有FET 102A和FET 102B的半导体器件100。根据一些实施例，图1A示出了半导体器件100的等轴视图。根据一些实施例，图1B和图1C示出了沿着图1A的半导体器件100的相应的线A-A和线B-B的横截面图。根据各种实施例，半导体器件100可以具有沿如图1B以及图1D至图1I所示的图1A的线A-A的不同横截面图。除非另有说明，否则具有相同注释的图1A至图1I中的元件的讨论彼此适用。除非另外提及，否则对FET 102A的讨论适用于FET 102B。FET102A和FET 102B可以是n型、p型、或其组合。
半导体器件100可以在衬底106上形成。衬底106可以是半导体材料，诸如硅、锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、镓磷化物(GaP)、磷化铟(InP)、砷化铟(InAs)、碳化硅锗(SiGeC)、及其组合。此外，衬底106可以掺杂有p型掺杂剂(例如，硼、铟、铝、或镓)或n型掺杂剂(例如，磷或砷)。
参考图1A至图1C所示，FET 102A可以包括(i)沿着X轴延伸的鳍结构108、(ii)沿着Y轴延伸的栅极结构112、(iii)外延区域110、(iv)具有第一内部间隔件113A和第二内部间隔件113B的内部间隔件114、(v)外部间隔件116、(vi)空气间隔件118、(vii)空气封盖120、(viii)空气间隔密封件122、(ix)空气封盖密封件124、(x)源极/漏极(S/D)接触结构126、(xi)S/D覆盖层128、和(xii)通孔结构130。鳍结构108可以包括在外延区域110下面的鳍凹进区域108A和在栅极结构112下面的鳍凸起区域108B。在一些实施例中，鳍结构108可以包括类似于衬底106的材料。
外延区域110可以在鳍凹进区域108A上生长，并且可以是FET 102A的S/D区域。外延区域110可以包括外延生长的半导体材料，该半导体材料可以包括与衬底106的材料相同或不同的材料。外延区域110可以是p型或n型。在一些实施例中，n型外延区域110可包括SiAs、SiC、或SiCP，而p型外延区域110可包括SiGe、SiGeB、GeB、SiGeSnB、III-V族半导体化合物、或其组合。
S/D接触结构126可以设置在外延区域110上并且可以配置为通过通孔结构130将外延区域110电连接至FET 102A和/或集成电路(未示出)的其他元件。在一些实施例中，通孔结构130可以设置在S/D接触结构126中的一个上并且S/D覆盖层128可以设置在S/D接触结构126中的另一个上。S/D覆盖层128可以将S/D接触结构126与FET 102A的其他上面的元件电隔离。每个S/D接触结构126可以包括S/D接触插塞126A和硅化物层126B。S/D接触插塞130可以包括导电材料，诸如钌(Ru)、铱(Ir)、镍(Ni)、锇(Os)、铑(Rh)、Al、钼(Mo)、钨(W)、钴(Co)、和铜(Cu)。在一些实施例中，通孔结构130可以包括导电材料，诸如Ru、Co、Ni、Al、Mo、W、Ir、Os、Cu、和Pt。
在一些实施例中，S/D覆盖层128可以包括介电材料，诸如氮化硅(SiN)、硅化锆(ZrSi)、氮化碳硅(SiCN)、锆铝氧化物(ZrAlO)、钛氧化物(TiO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)、氧化镧(La2O3)、氮化锆(ZrN)、碳化硅(SiC)、氧化锌(ZnO)、碳氧化硅(SiOC)、氧化铪(HfO2)、氧化铝(Al2O3)、碳氧氮化硅(SiOCN)、Si、硅化铪(HfSi2)、氧氮化铝(AlON)、氧化钇(Y2O3)、氮化钽碳(TaCN)、和氧化硅(SiO2)。在一些实施例中，S/D覆盖层128沿Z轴的厚度可以在约1nm至约50nm的范围内。低于该厚度范围，S/D覆盖层128可能不足以在S/D接触结构126和FET 102A的其他上面的元件之间提供电隔离。另一方面，如果厚度大于50nm，则S/D覆盖层的处理时间(例如，沉积时间、抛光时间等)增加，因此增加了器件制造成本。
栅极结构112可以包括高k栅极介电层112A和在高k栅极介电层112A上设置的导电层112B。导电层112B可以是多层结构。为了简单起见，未示出导电层112B的不同层。导电层112B可包括在高k介电层112A上设置的功函金属(WFM)层以及在WFM层上的栅极金属填充层。高k栅极介电层可以包括高k介电材料，诸如HfO2、TiO2、氧化铪锆(HfZrO)、Ta2O3、硅酸铪(HfSiO4)、ZrO2、和硅酸锆(ZrSiO2)。WFM层可以包括钛铝(TiAl)、碳化钛铝(TiAlC)、钽铝(TaAl)、钽铝碳化物(TaAlC)、及其组合。栅极金属填充层可包括合适的导电材料，诸如W、Ti、银(Ag)、Ru、Mo、Cu、Co、Al、Ir、Ni、及其组合。
如图1B所示，栅极结构112可以通过第一内部间隔件113A、外部间隔件116、和空气间隔件118与相邻的S/D接触结构126和/或通孔结构130电隔离。此外，如图1C所示，可以通过第一内部间隔件113A和第二内部间隔件113B将栅极结构112与相邻的外延区域110电隔离。在一些实施例中，栅极结构112可以通过空气封盖120和空气封盖密封件124进一步与上面的互连结构(例如，图1H所示的金属线142)电隔离。
内部间隔件113A和内部间隔件113B，外部内部间隔件116、和空气间隔件118中的每个沿着栅极结构112的宽度沿着Y轴延伸。第一内部间隔件113A可以设置在栅极结构112的侧壁上并与其物理接触，并且外部间隔件116可以设置在第一内部间隔件113A上。在一些实施例中，当内部间隔件113A和内部间隔件113B不包括在FET 102A中时，外部间隔件116可以设置在栅极结构112的侧壁上并与之物理接触。空气间隔件118可以插入在外部间隔件和蚀刻停止层(ESL)134之间，其被配置为在FET 102A的处理期间保护栅极结构112和/或外延区域110。
空气间隔件118是在外部间隔件116和ESLS 134之间形成的充满空气的腔。在一些实施例中，空气间隔件118的腔可以由空气间隔密封件122密封。在空气间隔件118上面的层形成期间，空气间隔密封件122可以防止材料进入空气间隔件的腔。类似地，空气封盖120是在栅极结构112和空气封盖密封件124之间形成的充满空气的腔。在空气封盖120上面的层形成期间，空气封盖密封件124可以防止材料进入空气封盖120的腔。在一些实施例中，空气间隔密封件122可以延伸到空气封盖120中并且可以悬浮在栅极结构112上方，如图1B和图1C所示或者可以设置在栅极结构112上，如图1D所示。空气封盖120内的空气间隔密封件122的不同配置可用于调节空气封盖120的体积。在一些实施例中，空气间隔密封件122的部分可设置在ESLs 134上，以及空气间隔密封件122的这些部分的顶面可以与S/D覆盖层128的顶面和通孔结构130的顶面基本共面，如图1B至1D所示。在一些实施例中，如图1E所示，可以不存在空气间隔密封件122的这些部分，并且ESLs 134的顶面与S/D覆盖层128的顶面和通孔结构130的顶面基本共面，如图1E所示。
在一些实施例中，S/D覆盖层128、内部间隔件113A和内部间隔件113B、外部间隔件116、空气间隔密封件122、空气封盖密封件124、和ESLS 134可包括彼此相似或不同的绝缘材料。在一些实施例中，绝缘材料可以包括SiN、ZrSi、SiCN、ZrAlO、TiO2、Ta2O5、ZrO2、La2O3、ZrN、SiC、ZnO、SiOC、(HfO2、Al2O3、SiOCN、Si、HfSi2、AlON、Y2O3、TaCN、或它们的组合。在一些实施例中，第一内部间隔件113A、外部间隔件116、和ESLS 134中的每个沿X轴可具有彼此基本相等或不同的厚度。在一些实施例中，间隔件118在X轴上的厚度可以等于或大于第一内部间隔件113A、外部间隔件116、和/或ESLs 134中的每个沿X轴的厚度。在一些实施例中，空气间隔件118的每个沿X轴的厚度可以是外部间隔件沿X轴的厚度的两倍。第一内部间隔件113A、外部间隔件116、空气间隔件118、和ESLS 134中的每个的厚度在从约1nm至约10nm的范围内。在一些实施例中，空气间隔件118沿Z轴的高度可以等于或大于栅极结构112沿Z轴的高度并且空气间隔件118的高度的范围可以从约1nm到约50nm。
在一些实施例中，空气间隔密封件122在空气间隔件118之上设置的的厚度基本上等于空气间隔件118的沿着X轴的厚度。在一些实施例中，空气间隔密封件122的在ESLS 134之上和空气封盖120内设置的厚度可以基本上等于或大于ESLs 134的沿X轴的厚度，并且可以在约1nm至约15nm的范围内。在一些实施例中，空气封盖120的厚度T1可以基本等于或小于空气封盖密封件124的厚度T2。厚度T1的范围可以从约1nm到约15nm，并且厚度T2的范围可以从约1nm到约25nm。
以上讨论的第一内部间隔件113A、外部间隔件116、空气间隔件118、空气封盖120、空气间隔密封件122、空气封盖密封件124、和/或ESLS 134的尺寸范围在栅极结构与相邻的外延区域110、S/D接触结构126、通孔结构130、和/或互连结构(例如，如图1H所示的金属线142)之间提供足够的电隔离。在尺寸范围以下，第一内部间隔件113A、外部间隔件116、空气间隔件118、空气封盖120、空气间隔密封件122、空气封盖密封件124、和/或ESLS 134可能无法充分地为栅极结构112提供电隔离。另一方面，如果尺寸大于上述范围，则用于形成第一内部间隔件113A、外部间隔件116、空气间隔件118、空气封盖120、空气间隔密封件122、空气封盖密封件124、和/或ESLS 134的处理时间(例如，沉积时间、蚀刻时间等)增加，从而增加了器件制造成本。
在一些实施例中，空气间隔件118、空气封盖120、空气间隔密封件122、和空气封盖密封件124可具有图1F所示的结构，而不是图1B所示的结构。图1F示出了图1B的FET 102A的在面积103A内的区域，用于空气间隔件118、空气封盖120、空气间隔密封件122、空气封盖密封件124的不同配置。ESLS 134和空气封盖120上的空气间隔密封件122具有曲率半径为约0.5nm至约5nm的的圆角122c，这可以是在形成空气间隔密封件122期间使用的蚀刻率的结果，这将在下面进一步详细描述。围绕空气间隔件118的空气间隔密封件122可具有约0.5nm至约10nm的厚度T3和具有约0.5nm至约5nm的长度的接缝122s，这可能是由于在空气间隔密封件122的形成期间使用的沉积率的结果，这将在下面进一步详细描述。用于形成空气间隔密封件122的沉积率还可以在形成接缝122s之前沿Z轴形成长度为约0.5nm至约5nm的“颈部”122n。类似地，如图1F所示，在形成接缝124s之前，用于形成空气封盖密封件124的沉积率可以沿Z轴形成长度为约0.5nm至约5nm的“颈部”124n。
在一些实施例中，如图1G所示，FET 102A可以具有纳米结构的沟道区域138，其栅极结构112围绕每个纳米结构的沟道区域138，而不是图B至图1F，以及图1H和图1I的凸起的鳍区域108B和栅极结构112。这样的栅极结构112可以被称为“全环栅(GAA)结构112”，而具有GAA结构112的FET 102A可以被称为“GAA FET 102A”。纳米结构的沟道区域138可包括(i)元素半导体，诸如Si或Ge；(ii)包括III-V族半导体材料的化合物半导体；(iii)合金半导体，包括SiGe、锗锡、或硅锗锡；或(iv)它们的组合。栅极结构112的围绕纳米结构的沟道区域138的部分可以通过间隔件140与相邻的外延区域110电隔离。间隔件140可以包括类似于外部间隔件116的材料。
在一些实施例中，当存在通孔结构130时，图1B的结构可以具有互连结构的金属线142，如图1H所示，或者当通孔结构130未设置在S/D结构126上时，图1B的结构可以具有互连结构的介电层144，如图1I所示。
半导体器件100可以进一步包括层间介电(ILD)层132和浅沟槽隔离(STI)区域136。ILD层118可以设置在ESLs 134上并且可以包括介电材料。STI区域136可以包括绝缘材料。
图2是根据一些实施例的用于制造半导体器件100的FET 102A的示例方法200的流程图。为了说明的目的，将参考如图3A至图18C所示的制造FET 102A的示例制造工艺来描述图2所示的操作。图3A至图18A是根据一些实施例的在各个制造阶段的FET 102A的顶视图。图3B至图18B和图3C至图18C是根据一些实施例的图1B和1C的区域103A和区域103B的在制造的各个阶段的视图。根据特定的应用，操作可以以不同的顺序执行或不执行。应该注意的是，方法200可能不生成出完整的FET 102A。因此，应该理解，在方法200之前、期间、和之后可进行额外的工艺并且本文可仅简略地描述一些其他工艺。以上描述了图3A至图18C中的具有与图1A至图1I中的元件相同的注释的元件。
在操作205中，在鳍结构上形成多晶硅结构和外延区域，并且在多晶硅结构上形成内部间隔件。例如，如图3A至图3C所示，可以在鳍结构108上形成多晶硅结构312和硬掩模层346。在随后的处理期间，可以在栅极替换工艺中替换多晶硅结构312以形成栅极结构112。在沿着多晶硅结构312的侧壁形成间隔件114之后，如图1B所示，可以在凹进的鳍区域108B上选择性地形成外延区域110。
参考图2，在操作210中，在内部间隔件上形成外部间隔件和牺牲间隔件。例如，如图5A至图5C所示，可以在内部间隔件114上形成外部间隔件116和牺牲间隔件518。外部间隔件和牺牲间隔件的形成可以包括以下顺序的操作：(i)选择性地蚀刻第二内部间隔件113B的在鳍结构108之上的部分，如图4A至图4C所示，(ii)选择性地减薄第一内部间隔件113A的在鳍结构108之上的部分，如图4A至图4C所示，(iii)在图4A至图4C的结构上沉积和图案化外部间隔件116，以及(iv)在外部间隔件116上沉积和图案化牺牲间隔件518以形成图5A至图5C的结构。在后续处理期间，去除牺牲间隔件518以形成空气间隔件118。外部间隔件116和牺牲间隔件518的图案化可包括利用蚀刻剂的干蚀刻工艺，诸如氯基气体、氧气、氢气、溴基气体，及它们的组合。牺牲间隔件518可以包括与第一内部间隔件113A、外部间隔件116、S/D覆盖层128、ILD层132、和ESLS 134的绝缘材料不同的绝缘材料。在一些实施例中，外部间隔件的在外延区域110上的部分的厚度T4可以小于外部间隔件在第一内部间隔件113A上的部分的厚度T5。厚度T4至厚度T5可以在约0.5nm至约10nm的范围内。
参考图2，在操作215中，在牺牲间隔件上形成ILD层和ESLs。例如，如图6A至图6C所示，ILD层132和ESLs 134可以在外部间隔件116上形成。ILD层132和ESLS 134的形成可以包括以下顺序的操作(i)使用化学气相沉积(CVD)工艺在图5A至图5C的结构上沉积ESLS 134，(ii)使用CVD工艺或合适的介电材料沉积工艺在ESLs 134上沉积ILD层132，以及(iii)执行化学机械抛光(CMP)工艺以去除硬掩模层346并且使多晶硅结构312的顶面、第一内部间隔件113A的顶面、外部间隔件116的顶面、牺牲间隔件518的顶面、ESLs 134的顶面、和ILD层132的顶面基本共面，如图6A至图6C所示。
参考图2，在操作220中，用栅极结构代替多晶硅结构并且在栅极结构上形成牺牲封盖。例如，如图7A至图7C所示，可以用栅极结构112代替多晶硅结构312并且可以在栅极结构112上形成牺牲封盖720。栅极结构112的形成可以包括以下顺序的操作(i)蚀刻多晶硅结构312以形成腔(未示出)，(ii)使用CVD工艺、原子层沉积(ALD)工艺、或合适的高k介电材料沉积工艺在腔内沉积高k栅极介电层112A，(iii)使用CVD工艺、原子层沉积(ALD)工艺、或合适的导电材料沉积工艺在高k栅极介电层112A上沉积导电层112B，(iv)执行CMP工艺以使栅极结构112的顶面与多晶硅结构312的顶面、第一内部间隔件113A的顶面、外部间隔件116的顶面、牺牲间隔件518的顶面、ESLs 134的顶面、和ILD层132的顶面共面，以及(v)蚀刻背栅极结构112，如图7B至图7C所示。回蚀刻可以包括利用蚀刻剂的干蚀刻工艺，该蚀刻剂对栅极结构112的材料的蚀刻选择性比第一内部间隔件113A的、外部间隔件116的、牺牲间隔件518的、和ESLS 134的材料的蚀刻选择性更高。蚀刻剂可以包括氯基气体、甲烷(CH4)、氯化硼(BCL3)、氧气、或它们的组合。
牺牲封盖720的形成可包括以下顺序的操作：(i)回蚀刻第一内部间隔件113A、外部间隔件116、牺牲间隔件518、和ESLs 134，如图7B和图7C所示，(ii)使用CVD工艺或合适的绝缘材料沉积工艺在ILD层132和回蚀刻的栅极结构112上、第一内部间隔件113A上、外部间隔件116上、牺牲间隔件518上、和ESLS 134上沉积牺牲封盖720的材料，以及(iii)执行CMP工艺以使牺牲封盖720的顶面与ILD层132的顶面基本共面以形成图7B和图7C的结构。回蚀刻可以包括使用蚀刻剂的干蚀刻工艺，该蚀刻剂对第一内部间隔件113A、外部间隔件116、牺牲间隔件518、和ESLs134的材料具有比栅极结构112的材料更高的蚀刻选择性。蚀刻剂可以包括氟化氢(HF)基气体、氟化碳(CxFy)基气体、或其组合。
参照图2，在操作225中，在外延区域上形成S/D接触结构。例如，如图8A至图8C所示，可以在外延区域110上形成S/D接触结构126。S/D接触结构126的形成可以包括以下顺序的操作(i)蚀刻ILD层132、ESLs134、外部间隔件116和外延区域的部分以形成接触开口(未示出)，(ii)在接触开口内形成硅化物层126B，如图8B和图8C所示，(iii)使用CVD工艺或合适的导电材料沉积工艺用S/D接触插塞126B的材料填充接触开口，(iv)执行CMP工艺以基本上使S/D接触插塞126B的顶面与牺牲封盖720的顶面共面(图8A至图8C中未示出；图17A至图17C中示出)，以及(v)回蚀刻S/D接触插塞126B以形成图8B和图8C中所示的S/D接触结构126。回蚀刻可以包括利用诸如氯基气体、甲烷(CH4)、氯化硼(BCL3)、氧气、及其组合的蚀刻剂的干蚀刻工艺。
如果随后不形成S/D覆盖层128和/或通孔结构130，则形成图17A至图17C所示的S/D接触结构126。另一方面，如果随后形成S/D覆盖层128和通孔结构130，则形成图8A至图8C的S/D接触结构。S/D覆盖层128和通孔结构130的形成可以包括以下顺序的操作：(i)使用CVD工艺或合适的绝缘材料沉积工艺在回蚀刻的S/D接触插塞126B上沉积S/D覆盖层128的材料，(ii)执行CMP工艺以使S/D覆盖层128的顶面与牺牲封盖720的顶面基本共面，(iii)蚀刻S/D覆盖层128的一部分以形成通孔开口(未显示)，(iv)使用CVD工艺、原子层沉积(ALD)工艺、或合适的导电材料沉积工艺在通孔开口内沉积通孔结构130的材料，以及(v)执行CMP工艺以如图8A至图8C所示，使通孔结构130的顶面与牺牲封盖720的顶面基本共面。
参照图2，在操作230中，在外部间隔件和ESLs之间形成空气间隔件。例如，如图10A至图10C所示，可以在外部间隔件116和ESLS 134之间形成空气间隔件118。空气间隔件的形成可以包括以下顺序的操作(i)回蚀刻牺牲封盖720，如图9A至图9C所示，以及(ii)去除牺牲间隔件518，如图10A至图10C中所示。在一些实施例中，牺牲封盖720的回蚀刻和牺牲间隔件518的去除可以包括使用利用类似的蚀刻剂的化学蚀刻工艺，诸如氯基气体、氢气、氧气、氟基气体、及其组合，但是蚀刻剂的浓度不同并且蚀刻温度也不同。蚀刻剂对牺牲封盖720和牺牲间隔件518的材料的蚀刻选择性取决于蚀刻剂浓度和蚀刻温度。用于选择性蚀刻牺牲封盖720的蚀刻剂具有比用于选择性去除牺牲间隔件518的蚀刻剂更低的氢浓度。此外，用于选择性蚀刻牺牲封盖720的温度(例如，在约30℃至约150℃之间)低于用于选择性地去除牺牲性间隔件518的温度。在一些实施例中，去除牺牲间隔件518可以包括使用具有诸如氦气、氢气、氧气、氟基气体、或它们的组合的蚀刻剂的化学蚀刻工艺。
参考图2，在操作235中，在空气间隔件、牺牲封盖、和ESLs上形成空气间隔密封件。例如，如图12A至图12C所示，可以在空气间隔件118、牺牲封盖720、和ESLS 134上形成空气间隔密封件122。空气间隔密封件122的形成可以包括以下顺序的操作：(i)在图10A至图10C所示的结构上沉积空气间隔密封件122的材料以形成密封层122*，如图11A至图11C所示，并且(ii)蚀刻密封层122*以形成图12A至图12C的结构。在一些实施例中，以约1nm/min至约5nm/min的沉积率和约100℃至约400℃的沉积温度执行密封层122*的沉积，以防止空气间隔密封件122的在空气间隔件118内的材料的任何共形沉积。如果空气间隔密封件122的材料以低于约1nm/min的沉积率和低于约100℃的沉积温度沉积，则如上面参考图1F所讨论的，在空气间隔件118内形成空气间隔密封件122。在一些实施例中，对密封层122*的蚀刻可包括在约50℃至约100℃的温度下用诸如氯基气体、氟基气体、氧气、和它们的组合的蚀刻剂的各向异性干蚀刻工艺。
参照图2，在操作240中，在栅极结构上形成空气封盖和空气封盖密封件。例如，如图14A至图14C所示，空气封盖120和空气封盖密封件124可在栅极结构112上形成。空气封盖120的形成可包括去除牺牲封盖720以形成图13A至图13C的结构。在一些实施例中，去除牺牲封盖720可以包括在约30℃至约150℃的蚀刻温度下使用具有诸如氯基气体、氢气、氧气，氟基气体、及其组合物之类的蚀刻剂的各向同性化学蚀刻工艺。
空气封盖密封件的形成可以包括以下操作(i)在图12A至图12C的结构上沉积空气封盖密封件124，以及(ii)执行CMP工艺以使空气封盖密封件124的顶面与ILD层132的顶面基本共面，如图14A至图14C所示。类似于空气间隔密封件122的材料的沉积，空气封盖密封件124的材料可以以约1nm/min至约5nm/min的沉积率和约100℃至约400℃的沉积温度沉积，以防止材料在空气封盖120内的任何共形沉积。
在一些实施例中，如果在操作220中形成牺牲封盖720期间没有回蚀刻ESLS 134，则可以形成具有与ILD层132的顶面基本共面的ESLS 134的顶面的图15A至图15C的结构。
在一些实施例中，如果在操作225中形成通孔结构130期间在S/D覆盖层128内形成圆柱形通孔开口，则可以形成具有圆柱形通孔结构130的图16A至图16C所示的结构。
在一些实施例中，如果在操作225中未形成S/D覆盖层128和通孔结构130，则可以形成具有与ILD层132的顶面和空气封盖密封件124的顶面基本共面的S/D接触插塞126A的顶面的图17A至图17C的结构。
在一些实施例中，如果在操作230中形成空气间隔件118期间去除牺牲封盖720而不是回蚀刻，则可以形成具有设置在栅极结构112上的空气间隔密封件122的图18A至图18C所示的结构。
本公开提供了具有带有空气间隔件(例如，空气间隔件118)和空气封盖(例如，空气封盖120)的FETs(例如，FET 102A或GAA FET 102A)的示例半导体器件(例如，半导体器件100)，并且提供了形成这种半导体器件的示例方法(例如，方法200)。在一些实施例中，空气间隔件可以设置在栅极结构(例如，栅极结构112)的侧壁和S/D接触结构(例如，S/D接触结构126)的侧壁之间，并且可以沿着栅极结构的宽度延伸。在一些实施例中，空气封盖可以设置在互连结构的导电结构(例如，金属线142)与下面的栅极结构的顶面之间。空气间隔件和空气封盖在栅极结构与S/D接触结构之间和/或在栅极结构与互连结构之间提供电隔离，从而改善了器件的可靠性和性能。与没有空气间隔件和空气封盖的半导体器件相比，空气间隔件和空气封盖中的空气的低介电常数可以将寄生电容减小约20％至约50％。此外，空气间隔件和空气封盖的存在最小化了栅极结构与S/D接触结构之间和/或栅极结构与互连结构之间的电流泄漏路径。与没有空气间隔件和空气封盖的半导体器件相比，减少半导体器件中的寄生电容和/或电流泄漏可以提高器件的可靠性和性能。
在一些实施例中，半导体器件包括衬底和在该衬底上设置的鳍结构。鳍结构包括第一鳍部分和第二鳍部分。该半导体器件还包括在第一鳍部分上设置的源极/漏极(S/D)区域、在该S/D区域上设置的接触结构、在第二鳍部分上设置的栅极结构、在栅极结构的侧壁和接触结构之间的空气间隔件、在栅极结构上设置的封盖密封件、以及在栅极结构的顶面和封盖密封件之间设置的空气封盖。
在一些实施例中，半导体器件包括：衬底、具有在该衬底上设置的第一鳍部分和第二鳍部分的鳍结构、在第一鳍部分上设置的纳米结构的沟道区域、围绕该纳米结构的沟道区域的全环栅(GAA)结构、在第二鳍部分上设置的源极/漏极(S/D)区域、在该S/D区域上设置的层间介电(ILD)层、在栅极结构和ILD层之间设置的空气间隔件、在栅极结构上设置的封盖密封件，其中封盖密封件的顶面和ILD层的顶面基本上彼此共面，并且空气封盖设置在栅极结构的顶面和封盖密封件之间。
在一些实施例中，一种方法包括：在鳍结构上形成多晶硅结构；在鳍结构上形成外延区域；用栅极结构代替多晶硅结构；在外延区域上形成接触结构；在栅极结构和接触结构之间形成空气间隔件，在空气间隔件上形成间隔密封件，在栅极结构上形成空气封盖，并在空气封盖和间隔密封件上形成封盖密封件。
根据本申请的一个实施例，提供了一种半导体器件，包括：衬底；鳍结构，设置在衬底上，其中鳍结构包括第一鳍部分和第二鳍部分；源极/漏极(S/D)区域，设置在第一鳍部分上；接触结构，设置在S/D区域上；栅极结构，设置在第二鳍部分上；空气间隔件，设置在栅极结构的侧壁和接触结构之间；封盖密封件，设置在栅极结构上；以及空气封盖，设置在栅极结构的顶面和封盖密封件之间。在一些实施例中，半导体器件还包括在封盖密封件和空气间隔件之间设置的间隔密封件。在一些实施例中，半导体器件还包括在封盖密封件和空气封盖之间设置的间隔密封件。在一些实施例中，半导体器件还包括蚀刻停止层(ESL)，设置在S/D区域上并且沿着接触结构的侧壁，其中空气间隔件设置在ESL和栅极结构的侧壁之间。在一些实施例中，半导体器件还包括间隔件，具有设置在空气间隔件和栅极结构之间的第一间隔件部分和设置在S/D区域上的第二间隔件部分。在一些实施例中，半导体器件还包括：通孔结构，设置在接触结构上；以及间隔密封件，设置在空气间隔件上，其中，间隔密封件的顶面和通孔结构的顶面基本上彼此共面。在一些实施例中，半导体器件还包括：覆盖层，设置在接触结构上；以及间隔密封件，设置在空气间隔件上，其中，间隔密封件的顶面和覆盖层的顶面基本上彼此共面。在一些实施例中，半导体器件还包括：间隔密封件，设置在栅极结构的侧壁与接触结构之间，其中，间隔密封件围绕空气间隔件。在一些实施例中，其中空气间隔件的垂直尺寸大于栅极结构的垂直尺寸。在一些实施例中，其中，封盖密封件的顶面和接触结构的顶面基本上彼此共面。
根据本申请的另一个实施例，提供了一种半导体器件，包括：衬底；鳍结构，具有在衬底上设置的第一鳍部分和第二鳍部分；纳米结构的沟道区域，设置在第一鳍部分上；全环栅(GAA)结构，围绕纳米结构的沟道区域；源极/漏极(S/D)区域，设置在第二鳍部分上；层间介电(ILD)层，设置在源极/漏极(S/D)区域上；空气间隔件，设置在栅极结构和ILD层之间；封盖密封件，设置在栅极结构上，其中，封盖密封件的顶面和ILD层的顶面基本上彼此共面；以及空气封盖，设置在栅极结构的顶面和封盖密封件之间。在一些实施例中，半导体器件还包括间隔密封件，具有在封盖密封件和ILD层之间设置的第一密封部分和在封盖密封件和空气间隔件之间设置的第二密封部分。在一些实施例中，半导体器件还包括沿着ILD层的侧壁设置的蚀刻停止层(ESL)，其中空气间隔件设置在ESL与栅极结构之间。在一些实施例中，空气封盖的垂直尺寸大于封盖密封件的垂直尺寸。
根据本申请的又一个实施例，提供了一种制造半导体器件的方法，包括：在鳍结构上形成多晶硅结构；在鳍结构上形成外延区域；用栅极结构代替多晶硅结构；在外延区域上形成接触结构；在栅极结构和接触结构之间形成空气间隔件；在空气间隔件上形成间隔密封件；在栅极结构上形成空气封盖；以及在空气封盖和间隔密封件上形成封盖密封件。在一些实施例中，其中，形成空气间隔件包括：沿着多晶硅结构的侧壁形成牺牲间隔件；以及在替换多晶硅结构之后，去除牺牲间隔件。在一些实施例中，其中，形成空气封盖包括：在栅极结构和牺牲间隔件上形成牺牲封盖；以及在形成间隔密封件之后，去除牺牲封盖。在一些实施例中，其中，形成空气封盖包括：蚀刻栅极结构的顶部；在蚀刻栅极结构的顶部之后，在栅极结构上形成牺牲封盖；减薄牺牲封盖；以及在形成间隔密封件之后，去除减薄的牺牲封盖。在一些实施例中，制造半导体器件的方法，进一步包括沿着多晶硅结构的侧壁且在外延区域上形成间隔件。在一些实施例中，其中，形成间隔密封件包括在空气间隔件上形成第一密封部分并且在空气封盖上形成第二密封部分。
以上论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
衬底；
鳍结构，设置在所述衬底上，其中所述鳍结构包括第一鳍部分和第二鳍部分；
源极/漏极区域，设置在所述第一鳍部分上；
接触结构，设置在所述源极/漏极区域上；
栅极结构，设置在所述第二鳍部分上；
空气间隔件，设置在所述栅极结构的侧壁和所述接触结构之间；
封盖密封件，设置在所述栅极结构上；以及
空气封盖，设置在所述栅极结构的顶面和所述封盖密封件之间。
2.根据权利要求1所述的半导体器件，还包括在所述封盖密封件和所述空气间隔件之间设置的间隔密封件。
3.根据权利要求1所述的半导体器件，还包括在所述封盖密封件和所述空气封盖之间设置的间隔密封件。
4.根据权利要求1所述的半导体器件，还包括蚀刻停止层(ESL)，设置在所述源极/漏极区域上并且沿着所述接触结构的侧壁，其中所述空气间隔件设置在所述ESL和所述栅极结构的侧壁之间。
5.根据权利要求1所述的半导体器件，还包括间隔件，具有设置在所述空气间隔件和所述栅极结构之间的第一间隔件部分和设置在所述源极/漏极区域上的第二间隔件部分。
6.根据权利要求1所述的半导体器件，还包括：
通孔结构，设置在所述接触结构上；以及
间隔密封件，设置在所述空气间隔件上，其中，所述间隔密封件的顶面和所述通孔结构的顶面基本上彼此共面。
7.根据权利要求1所述的半导体器件，还包括：
覆盖层，设置在所述接触结构上；以及
间隔密封件，设置在所述空气间隔件上，其中，所述间隔密封件的顶面和所述覆盖层的顶面基本上彼此共面。
8.根据权利要求1所述的半导体器件，还包括：间隔密封件，设置在所述栅极结构的侧壁与所述接触结构之间，其中，所述间隔密封件围绕所述空气间隔件。
9.一种半导体器件，包括：
衬底；
鳍结构，具有在所述衬底上设置的第一鳍部分和第二鳍部分；
纳米结构的沟道区域，设置在所述第一鳍部分上；
全环栅(GAA)结构，围绕所述纳米结构的沟道区域；
源极/漏极(S/D)区域，设置在所述第二鳍部分上；
层间介电层，设置在所述源极/漏极(S/D)区域上；
空气间隔件，设置在所述栅极结构和所述层间介电层之间；
封盖密封件，设置在所述栅极结构上，其中，所述封盖密封件的顶面和所述层间介电层的顶面基本上彼此共面；以及
空气封盖，设置在所述栅极结构的顶面和所述封盖密封件之间。
10.一种制造半导体器件的方法，包括：
在鳍结构上形成多晶硅结构；
在所述鳍结构上形成外延区域；
用栅极结构代替所述多晶硅结构；
在所述外延区域上形成接触结构；
在所述栅极结构和所述接触结构之间形成空气间隔件；
在所述空气间隔件上形成间隔密封件；
在所述栅极结构上形成空气封盖；以及
在所述空气封盖和所述间隔密封件上形成封盖密封件。
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