CN113035769A - 半导体结构的制备方法及半导体结构 - Google Patents

半导体结构的制备方法及半导体结构 Download PDF

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Abstract

本发明提出一种半导体结构的制备方法及半导体结构，半导体结构的制备方法包含以下步骤：提供一衬底，衬底表面形成有功能结构层，功能结构层表面具有微粒；在衬底表面形成第一介电层，第一介电层覆盖功能结构层；研磨去除部分第一介电层，直至暴露出微粒，并将微粒去除，使得剩余的第一介电层表面形成第一凹陷；在第一介电层表面形成第二介电层，第二介电层填充第一凹陷。通过上述工艺设计，本发明提出的半导体结构的制备方法能够避免因功能结构层表面的微粒而导致产生凸起不良，提升了半导体结构的可靠性和使用寿命，且具有工艺流程简单、工艺控制难度较低等优点。

Description

半导体结构的制备方法及半导体结构
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构的制备方法及半导体结构。
背景技术
随着半导体的制作向超大规模集成电路发展，集成电路的集成密度越来越大，相邻金属线之间的间距越来越小，对各类缺陷的限制要求也越来越高。在后续介电层填充过程中因工艺的限制，会在界面处形成凸起或空洞的缺陷，严重影响了半导体器件的可靠性及使用寿命。
其中，在半导体器件的功能结构层的形成过程中，因形成工艺的限制，功能结构层的表面容易存在微粒(Particle)。在此基础上，在功能结构层表面沉积介电材料而形成介电层后，介电层的表面会因上述微粒的存在而形成尺寸更大的凸起。并且，由于器件的集成度较高，功能结构层的深宽比较大，且普通沉积工艺的填洞能力不足，因此可能在功能结构层的相邻晶圆之间形成空洞，使得半导体结构的可靠性降低、使用寿命下降。
发明内容
本发明的一个主要目的在于克服上述现有技术的至少一种缺陷，提供一种能够避免因功能结构层表面的微粒而导致产生凸起不良的半导体结构的制备方法。
本发明的另一个主要目的在于克服上述现有技术的至少一种缺陷，提供一种通过上述半导体结构的制备方法制成的半导体结构。
为实现上述目的，本发明采用如下技术方案：
根据本发明的一个方面，提供一种半导体结构的制备方法，其中，包含以下步骤：
提供一衬底，所述衬底表面形成有功能结构层，所述功能结构层表面具有微粒；
在所述衬底表面形成第一介电层，所述第一介电层覆盖所述功能结构层；
研磨去除部分所述第一介电层，直至暴露出所述微粒，并将所述微粒去除，使得剩余的所述第一介电层表面形成第一凹陷；
在所述第一介电层表面形成第二介电层，所述第二介电层填充所述第一凹陷。
根据本发明的其中一个实施方式，所述第一介电层的材质包含氧化物；和/或，所述第二介电层的材质包含氧化物。
根据本发明的其中一个实施方式，所述第一介电层的形成工艺包含化学气相沉积；和/或，所述第二介电层的形成工艺包含化学气相沉积。
根据本发明的其中一个实施方式，去除部分所述第一介电层的研磨工艺包含化学机械研磨。
根据本发明的其中一个实施方式，经由研磨后的所述第一介电层的剩余部分的厚度为100nm～200nm。
根据本发明的其中一个实施方式，在所述第一介电层表面形成所述第二介电层的步骤中，包含以下步骤：
在所述第一介电层表面以第一沉积速率沉积硅前驱体，形成第一介电材料层，所述第一介电材料层填充所述第一凹陷；
在所述第一介电材料层表面以第二沉积速率沉积所述硅前驱体，形成第二介电材料层，所述第二沉积速率大于所述第一沉积速率。
根据本发明的其中一个实施方式，所述第一沉积速率为2nm/s～8nm/s；和/或，所述第二沉积速率为15nm/s～40nm/s。
根据本发明的其中一个实施方式，所述第一介电材料层的厚度为50nm～100nm。
根据本发明的其中一个实施方式，形成第一介电材料层的步骤中，以第一气体流量通入硅前驱体；形成第二介电材料层的步骤中，以第二气体流量通入所述硅前驱体，所述第二气体流量大于所述第一气体流量。
根据本发明的其中一个实施方式，所述硅前驱体的材质包含正硅酸乙酯。
根据本发明的其中一个实施方式，所述第一气体流量为2sccm～5sccm；和/或，所述第二气体流量为15sccm～30sccm。
根据本发明的其中一个实施方式，还包含以下步骤：
形成第二介电材料层后，研磨去除部分所述第二介电材料层，以使所述第一介电材料层与剩余的所述第二介电材料层共同形成所述第二介电层。
根据本发明的其中一个实施方式，去除部分所述第二介电材料层的研磨工艺包含化学机械研磨。
根据本发明的其中一个实施方式，所述功能结构层包含间隔布置的多个功能单元，在所述衬底表面形成所述第一介电层时，所述第一介电层填充相邻两个所述功能单元之间的间隙，并于所述第一介电层表面对应于所述间隙的位置形成空洞；其中，研磨去除部分所述第一介电层时，暴露出所述空洞，使得剩余的所述第一介电层表面形成第二凹陷；其中，形成所述第二介电层时，所述第二介电层填充所述第二凹陷。
本发明的另一个主要目的在于克服上述现有技术的至少一种缺陷，提供一种通过上述半导体结构的制备方法制成的半导体结构。
为实现上述目的，本发明采用如下技术方案：
根据本发明的另一个方面，提供一种半导体结构，其中，包含衬底、功能结构层、第一介电层以及第二介电层，所述功能结构层设置于所述衬底表面，所述功能结构层包含间隔布置的多个功能单元，相邻两个所述功能单元之间存在间隙，所述第一介电层设置于所述间隙中且位于所述功能结构层表面，所述第一介电层表面具有第一凹陷和第二凹陷，所述第二凹陷位于所述间隙上方，所述第二介电层设置于所述第一介电层表面，并充满所述第一凹陷和所述第二凹陷。
由上述技术方案可知，本发明提出的半导体结构的制备方法及半导体结构的优点和积极效果在于：
本发明提出的半导体结构的制备方法，通过在功能结构层上形成第一介电层，通过研磨第一介电层去除微粒，并在第一介电层上形成第二介电层，使第二介电层完全填充第一凹陷。通过上述工艺设计，本发明提出的半导体结构的制备方法能够避免相邻功能结构层的凸起及空洞缺陷，提升了半导体结构的可靠性和使用寿命，且具有工艺流程简单易控制等优点。
附图说明
通过结合附图考虑以下对本发明的优选实施方式的详细说明，本发明的各种目标、特征和优点将变得更加显而易见。附图仅为本发明的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：
图1～6是根据一示例性实施方式示出的一种半导体结构的制备方法多个步骤下的半导体结构的结构示意图。
附图标记说明如下：
100.衬底；
200.功能结构层；
201.微粒；
210.功能单元；
220.间隙；
300.第一介电层；
310.凸起；
320.空洞；
330.第一凹陷；
340.第二凹陷；
400.第二介电层；
410.第一介电材料层；
420.第二介电材料层；
500.介电层。
具体实施方式
体现本发明特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本发明能够在不同的实施例上具有各种的变化，其皆不脱离本发明的范围，且其中的说明及附图在本质上是作说明之用，而非用以限制本发明。
在对本发明的不同示例性实施方式的下面描述中，参照附图进行，所述附图形成本发明的一部分，并且其中以示例方式显示了可实现本发明的多个方面的不同示例性结构、系统和步骤。应理解的是，可以使用部件、结构、示例性装置、系统和步骤的其他特定方案，并且可在不偏离本发明范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”、“之间”、“之内”等来描述本发明的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中所述的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本发明的范围内。
参阅图1至图6，其代表性地示出了本发明提出的半导体结构的制备方法多个步骤下的半导体结构的结构示意图。在该示例性实施方式中，本发明提出的半导体结构的制备方法是以应用于晶体管控制数微信号存储器为例进行说明的。本领域技术人员容易理解的是，为将本发明的相关设计应用于其他类型的半导体存储器或其他半导体结构中，而对下述的具体实施方式做出多种改型、添加、替代、删除或其他变化，这些变化仍在本发明提出的半导体结构的制备方法的原理的范围内。
如图1至图6所示，在本实施方式中，本发明提出的半导体结构的制备方法至少包含以下步骤：
提供一衬底100，衬底100表面形成有功能结构层200，功能结构层200表面具有微粒201；
在衬底100表面形成第一介电层300，第一介电层300覆盖功能结构层200；
研磨去除部分第一介电层300，直至暴露出微粒201，并将微粒201去除，使得剩余的第一介电层300表面形成第一凹陷330；
在第一介电层300表面形成第二介电层400，第二介电层400填充第一凹陷330。
承上，本发明提出的半导体结构的制备方法，通过在功能结构层200上形成第一介电层300，通过研磨第一介电层300去除微粒，并在第一介电层300上形成第二介电层400，使第二介电层400完全填充第一凹陷330。通过上述工艺设计，本发明提出的半导体结构的制备方法能够避免相邻功能结构层的凸起及空洞缺陷，提升了半导体结构的可靠性和使用寿命，且具有工艺流程简单易控制等优点。
如图1所示，其代表性地示出了半导体结构在“提供一衬底100”的步骤中的结构示意图。具体而言，在上述步骤下，半导体结构包含衬底100以及功能结构层200。其中，功能结构层200形成在衬底100表面，且功能结构层200可以包含例如电容的功能单元210。在此基础上，由于形成功能结构层200的工艺的限制，功能结构层200表面会存在微粒201。
如图2所示，其代表性地示出了半导体结构在“形成第一介电层300”的步骤中的结构示意图。具体而言，在上述步骤下，半导体结构包含衬底100、功能结构层200以及第一介电层300。其中，第一介电层300形成在衬底100表面，并覆盖功能结构层200。在第一介电层300的形成过程中，由于功能结构层200表面存在微粒201，使得形成的第一介电层300表面具有对应于微粒201上方的凸起310。
进一步地，在本实施方式中，第一介电层300的材质可以包含氧化物，例如SiO2等。
进一步地，在本实施方式中，第一介电层300的形成工艺可以包含化学气相沉积(Chemical Vapor Deposition，简称CVD)。
如图3所示，其代表性地示出了半导体结构在“研磨去除部分第一介电层300”的步骤中的结构示意图。具体而言，在上述步骤下，半导体结构包含衬底100、功能结构层200以及经研磨后剩余的第一介电层300。其中，对第一介电层300的研磨，可以是研磨至暴露出微粒201的程度为止，因此研磨过程中也能够同时将微粒201去除，从而在第一介电层300的剩余部分的表面通过去除微粒201而形成第一凹陷330。
进一步地，在本实施方式中，去除部分第一介电层300的研磨工艺可以包含化学机械研磨(chemical mechanical polish，简称CMP)。
进一步地，在本实施方式中，第一介电层300经由研磨后的剩余部分的厚度可以为100nm～200nm，例如100nm、130nm、150nm、200nm等。在其他实施方式中，第一介电层300经由研磨后的剩余部分的厚度亦可小于100nm，或可大于200nm，例如95nm、210nm等，并不以本实施方式为限。
可选地，如图1至图6所示，在本实施方式中，功能结构层200可以包含间隔布置的多个功能单元210，且相邻的两个功能单元210之间具有间隙220。在此基础上，第一介电层300是形成在衬底100表面，覆盖功能结构层200，同时填充于上述间隙220。在此基础上，在第一介电层300的形成过程中，由于上述微粒201的存在，同时由于上述间隙220的存在，使得形成后的第一介电层300表面具有上述凸起310以外，同时具有大致对应于间隙220上方的空洞320(Void)。在其他实施方式中，当功能结构层200呈整体的器件结构时，即当功能结构层200不具有上述间隙220时，覆盖在功能结构层200表面的第一介电层300亦可能不形成空洞320。再者，在第一介电层300表面还具有空洞320时，根据空洞320受间隙220的影响而形成的原理，可知空洞320的深度与第二凹陷340在厚度方向上部分重合。据此，当研磨第一介电层300直至暴露出微粒201而形成第一凹陷330时，空洞320也同时暴露于第一介电层300的剩余部分的表面，从而形成第二凹陷340。
可选地，如图4和图5所示，在本实施方式中，对于“在第一介电层300表面形成第二介电层400”的步骤而言，可以具体包含以下步骤：
在第一介电层300表面以第一沉积速率沉积硅前驱体，形成第一介电材料层410，第一介电材料层410填充第一凹陷330；
在第一介电材料层410表面以第二沉积速率沉积硅前驱体，形成第二介电材料层420，第二沉积速率大于第一沉积速率。
如图4所示，其代表性地示出了半导体结构在“形成第一介电材料层410”的步骤中的结构示意图。具体而言，在上述步骤下，半导体结构包含衬底100、功能结构层200、第一介电层300以及第一介电材料层410。其中，第一介电材料层410是将硅前驱体以相对较慢的第一沉积速率沉积于第一介电层300表面而形成。在第一介电材料层410的沉积过程中，硅前驱体会沉积在第一凹陷330和第二凹陷340内，使得沉积形成的第一介电材料层410填充第一凹陷330和第二凹陷340。由于第一介电材料层410的第一沉积速率相对较慢，能够使得该步骤下的硅前驱体的沉积更加充分地填充第一凹陷330和第二凹陷340。
如图5所示，其代表性地示出了半导体结构在“形成第二介电材料层420”的步骤中的结构示意图。具体而言，在上述步骤下，半导体结构包含衬底100、功能结构层200、第一介电层300、第一介电材料层410以及第二介电材料层420。其中，第二介电材料层420是将硅前驱体以相对较快的第二沉积速率沉积于第一介电材料层410表面而形成。其中，相对较快的第二沉积速率能够提高产出率，具体是指沉积速率快，生成设定相应厚度的膜层所需的时间较短，整个工艺所需时间变短，产出率变高。另外，第一介电材料层410与第二介电材料层420可以选用相同的硅前驱体沉积而成，则第一介电材料层410与第二介电材料层420的沉积工艺可以视为一个连续的工艺步骤，但在该步骤中时通过不同的沉积速率沉积出厚度不同的介电材料层。至此，第一介电材料层410和第二介电材料层420可以视为共同构成了形成在第一介电层300表面的第二介电层400，且第二介电层400填充第一凹陷330与第二凹陷340。
进一步地，在本实施方式中，第二介电层400的材质，即第一介电材料层410和第二介电材料层420的材质，可以包含氧化物，例如SiO2等。另外，第二介电层400的材质可以但不限于与第一介电层300的材质相同。
进一步地，在本实施方式中，第二介电层400的形成工艺，即第一介电材料层410和第二介电材料层420的形成工艺，可以包含化学气相沉积。
进一步地，在本实施方式中，对于“以第一沉积速率沉积硅前驱体”的步骤而言，该第一沉积速率可以为2nm/s～8nm/s，例如2nm/s、4.5nm/s、7nm/s、8nm/s等。在其他实施方式中，第一沉积速率亦可小于2nm/s，或可大于8nm/s，例如1.9nm/s、8.5nm/s等，并不以本实施方式为限。
进一步地，在本实施方式中，对于“以第二沉积速率沉积硅前驱体”的步骤而言，该第二沉积速率可以为15nm/s～40nm/s，例如15nm/s、25nm/s、30nm/s、40nm/s等。在其他实施方式中，第二沉积速率亦可小于15nm/s，或可大于40nm/s，例如14nm/s、42nm/s等，但须大于第一沉积速率，并不以本实施方式为限。
进一步地，在本实施方式中，对于“形成第一介电材料层410”的步骤而言，第一介电材料层410的厚度可以为50nm～100nm，例如50nm、60nm、85nm、100nm等。在其他实施方式中，第一介电材料层410的厚度亦可小于50nm，或可大于100nm，例如48nm、105nm等，并不以本实施方式为限。
进一步地，在本实施方式中，硅前驱体的材质可以包含正硅酸乙酯(Tetraethylorthosilicate，简称TEOS，化学式为C8H20O4Si)。
进一步地，在本实施方式中，对于“形成第一介电材料层410”的步骤而言，硅前驱体可以以第一气体流量通入而参与第一介电材料层410的沉积形成。并且，对于“形成第二介电材料层420”的步骤而言，硅前驱体可以以第二气体流量通入而参与第二介电材料层420的沉积形成。其中，该第二气体流量可以大于该第一气体流量。
进一步地，在本实施方式中，对于“以第一气体流量通入硅前驱体”的步骤而言，该第一气体流量可以为2sccm(Standard Cubic Centimeter per Minute)～5sccm，例如2sccm、3sccm、4.5sccm、5sccm等。在其他实施方式中，第一气体流量亦可小于2sccm，或可大于5sccm，例如1.8sccm、5.1sccm等，并不以本实施方式为限。
进一步地，在本实施方式中，对于“以第二气体流量通入硅前驱体”的步骤而言，该第二气体流量可以为15sccm～30sccm，例如15sccm、18sccm、22sccm、30sccm等。在其他实施方式中，第二气体流量亦可小于15sccm，或可大于30sccm，例如14sccm、32sccm等，但须大于第一气体流量，并不以本实施方式为限。
进一步地，如图6所示，在本实施方式中，本发明提出的半导体结构的制备方法还可以包含以下步骤：
形成第二介电材料层420后，研磨去除部分第二介电材料层420，以使第一介电材料层410与剩余的第二介电材料层420共同形成第二介电层400。
如图6所示，其代表性地示出了半导体结构在“研磨去除部分第二介电材料层420”的步骤中的结构示意图。具体而言，在上述步骤下，半导体结构包含衬底100、功能结构层200、第一介电层300以及第二介电层400，且该步骤下的第二介电层400具体包含第一介电材料层410以及经研磨后剩余的第二介电材料层420。其中，对第二介电材料层420的研磨厚度可以根据半导体结构的器件厚度的实际要求决定。最后剩余的介电层500包含第一介电层300和第二介电层400，该介电层500的厚度是根据后续工艺需要来设定，因后续介电层500还需做开口填入金属形成导线，若后续工艺需要的导线较长则介电层500保留的厚度可以增加。换言之，对于在功能结构层200表面一次形成介电层的现有技术而言，本发明采用两次研磨后形成的介电层500(包含第一介电层300和第二介电层400)的整体厚度可以与现有技术的介电层的厚度大致相等，当然亦可根据不同需要减小或者增大。
在此应注意，附图中示出而且在本说明书中描述的半导体结构的制备方法仅仅是能够采用本发明原理的许多种制备方法中的几个示例。应当清楚地理解，本发明的原理绝非仅限于附图中示出或本说明书中描述的半导体结构的制备方法的任何细节或任何步骤。
基于上述对本发明提出的半导体结构制备工艺的几个示例性实施方式的详细说明，以下将结合图6，对本发明提出的半导体结构的一示例性实施方式进行说明。
配合参阅图6，在本实施方式中，本发明提出的半导体结构至少包含衬底100、功能结构层200、第一介电层300以及第二介电层400。具体而言，该功能结构层200设置于衬底100表面。功能结构层200包含间隔布置的多个功能单元210，相邻两个功能单元210之间存在间隙220，第一介电层300设置于间隙220中且位于功能结构层210表面，第一介电层300表面具有第一凹陷330和第二凹陷340，第二凹陷340位于间隙220上方，该第二凹陷340是通过第一介电层300形成过程中产生的空洞320在第一介电层300的研磨步骤中被暴露而形成，第二介电层400设置于第一介电层300表面，并充满第一凹陷330和第二凹陷340。
在此应注意，附图中示出而且在本说明书中描述的半导体结构仅仅是能够采用本发明原理的许多种半导体结构中的几个示例。应当清楚地理解，本发明的原理绝非仅限于附图中示出或本说明书中描述的半导体结构的任何细节或任何结构。
综上所述，本发明提出的半导体结构的制备方法，通过在功能结构层上形成第一介电层，通过研磨第一介电层去除微粒，并在第一介电层上形成第二介电层，使第二介电层完全填充第一凹陷。通过上述工艺设计，本发明提出的半导体结构的制备方法能够避免相邻功能结构层的凸起及空洞缺陷，提升了半导体结构的可靠性和使用寿命，且具有工艺流程简单易控制等优点。。
以上详细地描述和/或图示了本发明提出的半导体结构的制备方法及半导体结构的示例性实施方式。但本发明的实施方式不限于这里所描述的特定实施方式，相反，每个实施方式的组成部分和/或步骤可与这里所描述的其它组成部分和/或步骤独立和分开使用。一个实施方式的每个组成部分和/或每个步骤也可与其它实施方式的其它组成部分和/或步骤结合使用。在介绍这里所描述和/或图示的要素/组成部分/等时，用语“一个”、“一”和“上述”等用以表示存在一个或多个要素/组成部分/等。术语“包含”、“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。此外，权利要求书及说明书中的术语“第一”和“第二”等仅作为标记使用，不是对其对象的数字限制。
虽然已根据不同的特定实施例对本发明提出的半导体结构的制备方法及半导体结构进行了描述，但本领域技术人员将会认识到可在权利要求的精神和范围内对本发明的实施进行改动。

Claims (15)

1.一种半导体结构的制备方法，其特征在于，包含以下步骤：
提供一衬底，所述衬底表面形成有功能结构层，所述功能结构层表面具有微粒；
在所述衬底表面形成第一介电层，所述第一介电层覆盖所述功能结构层；
研磨去除部分所述第一介电层，直至暴露出所述微粒，并将所述微粒去除，使得剩余的所述第一介电层表面形成第一凹陷；
在所述第一介电层表面形成第二介电层，所述第二介电层填充所述第一凹陷。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第一介电层的材质包含氧化物；和/或，所述第二介电层的材质包含氧化物。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述第一介电层的形成工艺包含化学气相沉积；和/或，所述第二介电层的形成工艺包含化学气相沉积。
4.根据权利要求1所述的半导体结构的制备方法，其特征在于，去除部分所述第一介电层的研磨工艺包含化学机械研磨。
5.根据权利要求1所述的半导体结构的制备方法，其特征在于，经由研磨后的所述第一介电层的剩余部分的厚度为100nm～200nm。
6.根据权利要求1～5任一项所述的半导体结构的制备方法，其特征在于，在所述第一介电层表面形成所述第二介电层的步骤中，包含以下步骤：
在所述第一介电层表面以第一沉积速率沉积硅前驱体，形成第一介电材料层，所述第一介电材料层填充所述第一凹陷；
在所述第一介电材料层表面以第二沉积速率沉积所述硅前驱体，形成第二介电材料层，所述第二沉积速率大于所述第一沉积速率。
7.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述第一沉积速率为2nm/s～8nm/s；和/或，所述第二沉积速率为15nm/s～40nm/s。
8.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述第一介电材料层的厚度为50nm～100nm。
9.根据权利要求6所述的半导体结构的制备方法，其特征在于，形成第一介电材料层的步骤中，以第一气体流量通入硅前驱体；形成第二介电材料层的步骤中，以第二气体流量通入所述硅前驱体，所述第二气体流量大于所述第一气体流量。
10.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述硅前驱体的材质包含正硅酸乙酯。
11.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述第一气体流量为2sccm～5sccm；和/或，所述第二气体流量为15sccm～30sccm。
12.根据权利要求6所述的半导体结构的制备方法，其特征在于，还包含以下步骤：
形成第二介电材料层后，研磨去除部分所述第二介电材料层，以使所述第一介电材料层与剩余的所述第二介电材料层共同形成所述第二介电层。
13.根据权利要求12所述的半导体结构的制备方法，其特征在于，去除部分所述第二介电材料层的研磨工艺包含化学机械研磨。
14.根据权利要求1～5任一项所述的半导体结构的制备方法，其特征在于，所述功能结构层包含间隔布置的多个功能单元，在所述衬底表面形成所述第一介电层时，所述第一介电层填充相邻两个所述功能单元之间的间隙，并于所述第一介电层表面对应于所述间隙的位置形成空洞；其中，研磨去除部分所述第一介电层时，暴露出所述空洞，使得剩余的所述第一介电层表面形成第二凹陷；其中，形成所述第二介电层时，所述第二介电层填充所述第二凹陷。
15.一种半导体结构，其特征在于，包含衬底、功能结构层、第一介电层以及第二介电层，所述功能结构层设置于所述衬底表面，所述功能结构层包含间隔布置的多个功能单元，相邻两个所述功能单元之间存在间隙，所述第一介电层设置于所述间隙中且位于所述功能结构层表面，所述第一介电层表面具有第一凹陷和第二凹陷，所述第二凹陷位于所述间隙上方，所述第二介电层设置于所述第一介电层表面，并充满所述第一凹陷和所述第二凹陷。
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