CN112910451A - 一种异步行波状态机 - Google Patents

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Abstract

本发明涉及一种异步行波状态机，括：输入模块、输出模块、组合逻辑模块和时钟模块；输入模块的输入端用于输入数据，输入模块的时钟控制端连接时钟模块，输入模块的输出端连接组合逻辑模块的输入端；组合逻辑模块的输出端连接输出模块的输入端；输出模块的第一输出端用于输出处理后的数据；输出模块的第二输出端与组合逻辑模块的输入端连接，输出模块的第二输出端输出状态信号用于更新异步行波状态机的状态；输出模块的时钟控制端连接时钟模块；时钟模块用于输出时钟信号和延迟时钟信号，时钟信号用于触发输入模块，延迟时钟信号用于触发输出模块。本发明具有完成状态更新和数据输出的过程简单，速度快的特点。

Description

一种异步行波状态机
技术领域
本发明涉及状态机领域，特别是涉及一种异步行波状态机。
背景技术
状态机在电路的控制电路设计中应用广泛，因为同步状态机设计中，完成状态更新和数据输出需要两个时钟信号，其中一个时钟信号触发输入寄存器，另一个时钟信号触发输出寄存器及状态寄存器，且两个时钟信号的时钟周期必须同时保证组合逻辑在最差工艺，电压和温度条件下的最长延时路径时序要求，导致完成状态更新和数据输出的过程复杂，周期长。而且同步状态机受时钟抖动和倾斜影响较大，较难与其它时钟域的系统兼容。
发明内容
本发明的目的是提供一种异步行波状态机，以解决现有的同步状态机完成状态更新和数据输出的过程复杂，周期长的问题。
为实现上述目的，本发明提供了如下方案：
本发明提供的一种异步行波状态机，所述结构包括：输入模块、输出模块、组合逻辑模块和时钟模块；
所述输入模块的输入端用于输入数据，所述输入模块的时钟控制端连接所述时钟模块，所述输入模块的输出端连接所述组合逻辑模块的输入端；所述组合逻辑模块的输出端连接所述输出模块的输入端；所述输出模块的第一输出端用于输出处理后的数据；所述输出模块的第二输出端与所述组合逻辑模块的输入端连接，所述输出模块的第二输出端输出状态信号用于更新异步行波状态机的状态；所述输出模块的时钟控制端连接所述时钟模块；所述时钟模块用于输出时钟信号和延迟时钟信号，所述时钟信号用于触发所述输入模块，所述延迟时钟信号用于触发所述输出模块。
可选的，所述输入模块为输入寄存器ireg。
可选的，所述输出模块具体包括：输出寄存器oreg和状态寄存器sreg；
所述输出寄存器oreg的输出端为所述输出模块的第一输出端；所述状态寄存器sreg的输出端为所述输出模块的第二输出端；所述状态寄存器sreg的输出端连接所述组合逻辑模块的输入端；所述状态寄存器sreg的输出端输出所述状态信号到所述组合逻辑模块。
可选的，所述组合逻辑模块的输出端具体包括：数据输出端和状态输出端；
所述数据输出端连接所述输出寄存器oreg的输入端；所述状态输出端连接所述状态寄存器sreg的输入端。
可选的，所述组合逻辑模块的输入端具体包括：所述组合逻辑模块第一输入端和组合逻辑模块第二输入端；
所述组合逻辑模块第一输入端连接所述输入寄存器ireg的输出端；组合逻辑模块第二输入端连接所述状态寄存器sreg的输出端。
可选的，所述时钟模块具体包括：时钟源和延迟缓冲器；
所述时钟源的输出端连接所述输入寄存器ireg的时钟控制端；所述时钟源用于输出时钟信号；所述延迟缓冲器的输入端连接所述时钟源的输出端，所述延迟缓冲器的输出端分别连接所述输出寄存器oreg的时钟控制端和所述状态寄存器sreg的时钟控制端；所述延迟缓冲器用于对所述时钟信号进行延迟处理，得到所述延迟时钟信号。
可选的，当所述时钟信号处于上升沿时，触发所述输入寄存器，所述输入寄存器输入数据；所述时钟信号经过所述延迟缓冲器延迟，当所述延迟时钟信号处于上升沿时，触发所述输出寄存器输出所述处理后的数据，触发所述状态寄存器输出所述状态信号。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明公开了一种异步行波状态机，利用时钟控制路径延迟特性，使异步行波状态机在一个时钟沿到来后先触发输入寄存器，同时时钟沿通过延迟缓冲器延迟触发输出寄存器及状态寄存器，仅利用一个时钟信号即可完成数据输出和状态更新，简化了完成数据输出和状态更新的过程，缩短了完成数据输出和状态更新的时间。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的一种异步行波状态机的原理图；
图2为本发明的一种异步行波状态机的时序图。
符号说明：输入寄存器-ireg；输出寄存器-oreg；状态寄存器-sreg；组合逻辑模块-CL；延迟缓冲器-Matched delay；时钟信号-clk；延时时钟信号-clk1；待处理数据-input；处理后的数据-output；状态信号-state。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种异步行波状态机，以解决现有的同步状态机完成状态更新和数据输出的过程复杂，周期长的问题。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
本发明公开了一种异步行波状态机，根据组合逻辑的延迟，匹配时钟信号源到输出和状态寄存器的缓冲器的延迟，使状态机在单个时钟沿触发完成状态机的状态更新和数据输出，相对于同步状态机需要更少的时钟，相对于自时钟异步状态机电路结构和设计方法更简单。
图1为本发明公开的一种异步行波状态机的原理图，如图1所示，所述异步行波状态机包括：输入模块、输出模块、组合逻辑模块CL和时钟模块。
所述输入模块的输入端用于输入数据，所述输入模块的时钟控制端连接所述时钟模块，所述输入模块的输出端连接所述组合逻辑模块CL的输入端；所述组合逻辑模块CL的输出端连接所述输出模块的输入端；所述输出模块的第一输出端用于输出处理后的数据；所述输出模块的第二输出端与所述组合逻辑模块CL的输入端连接，所述输出模块的第二输出端输出状态信号用于更新异步行波状态机的状态；所述输出模块的时钟控制端连接所述时钟模块；所述时钟模块用于输出时钟信号clk和延迟时钟信号clk1，所述时钟信号clk用于触发所述输入模块，所述延迟时钟信号clk1用于触发所述输出模块。
作为一种可选的实施方式，所述输入模块为输入寄存器ireg。
作为一种可选的实施方式，所述输出模块具体包括：输出寄存器oreg和状态寄存器sreg；所述输出寄存器oreg的输出端为所述输出模块的第一输出端；所述状态寄存器sreg的输出端为所述输出模块的第二输出端；所述状态寄存器sreg的输出端连接所述组合逻辑模块CL的输入端；所述状态寄存器sreg的输出端输出所述状态信号到所述组合逻辑模块CL。
作为一种可选的实施方式，所述组合逻辑模块CL的输出端具体包括：数据输出端和状态输出端；所述数据输出端连接所述输出寄存器oreg的输入端；所述状态输出端连接所述状态寄存器sreg的输入端。
作为一种可选的实施方式，所述组合逻辑模块CL的输入端具体包括：组合逻辑模块第一输入端和组合逻辑模块第二输入端；所述组合逻辑模块第一输入端连接所述输入寄存器ireg的输出端；组合逻辑模块第二输入端连接所述状态寄存器sreg的输出端。
作为一种可选的实施方式，所述时钟模块具体包括：时钟源和延迟缓冲器Matcheddelay；所述时钟源的输出端连接所述输入寄存器ireg的时钟控制端；所述时钟源用于输出时钟信号clk；所述延迟缓冲器Matched delay的输入端连接所述时钟源的输出端，所述延迟缓冲器Matched delay的输出端分别连接所述输出寄存器oreg的时钟控制端和所述状态寄存器sreg的时钟控制端；所述延迟缓冲器Matched delay用于对所述时钟信号clk进行延迟处理，得到所述延迟时钟信号clk1。
图2为本发明的一种异步行波状态机的时序图，如图2所示，作为一种可选的实施方式，当所述时钟信号clk处于上升沿时，触发所述输入寄存器ireg，所述输入寄存器ireg输入待处理数据input；所述时钟信号clk经过所述延迟缓冲器Matched delay延迟，当所述延迟时钟信号clk1处于上升沿时，触发所述输出寄存器oreg输出所述处理后的数据output，触发所述状态寄存器sreg输出所述状态信号state。另外，图2中，Date in也为输入寄存器输入的待处理数据，Date out也为输出寄存器输出的处理后的数据，Next state为下一个状态信号，相当于状态寄存器sreg输出的状态信号，invalid表示为此时的寄存器不工作。
本发明公开了一种异步行波状态机，利用时钟控制路径延迟特性，使异步行波状态机可以在一个时钟沿到来后依次触发输入寄存器、输出寄存器及状态寄存器，完成数据输出和状态更新。
现有的同步状态机的设计中时钟周期必须保证组合逻辑最长延时路径的时序要求，而且时钟信号clk受时钟抖动和倾斜影响较大，较难与其它时钟域的系统兼容。
对于采用自时钟生成器控制的异步状态机，其设计流程复杂，而且现有EDA工具并不支持异步状态机结构，给电路设计和后期芯片测试增加了难度。
本发明根据组合逻辑的延迟，匹配时钟信号clk源到输出寄存器和状态寄存器的缓冲器的延迟以满足状态机正确运行，使异步行波状态机的可以在一个时钟沿到来后依次触发输入寄存器和输出及状态寄存器，确保异步行波状态机在单个时钟沿触发完成状态机的状态更新和数据数据输出，从而达到相对于同步状态机需要更少的时钟，而且本发明相对于异步状态机，电路结构和设计方法更简单。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (7)

1.一种异步行波状态机，其特征在于，所述异步行波状态机包括：输入模块、输出模块、组合逻辑模块和时钟模块；
所述输入模块的输入端用于输入数据，所述输入模块的时钟控制端连接所述时钟模块，所述输入模块的输出端连接所述组合逻辑模块的输入端；所述组合逻辑模块的输出端连接所述输出模块的输入端；所述输出模块的第一输出端用于输出处理后的数据；所述输出模块的第二输出端与所述组合逻辑模块的输入端连接，所述输出模块的第二输出端输出状态信号用于更新异步行波状态机的状态；所述输出模块的时钟控制端连接所述时钟模块；所述时钟模块用于输出时钟信号和延迟时钟信号，所述时钟信号用于触发所述输入模块，所述延迟时钟信号用于触发所述输出模块。
2.根据权利要求1所述的一种异步行波状态机，其特征在于，所述输入模块为输入寄存器ireg。
3.根据权利要求2所述的一种异步行波状态机，其特征在于，所述输出模块具体包括：输出寄存器oreg和状态寄存器sreg；
所述输出寄存器oreg的输出端为所述输出模块的第一输出端；所述状态寄存器sreg的输出端为所述输出模块的第二输出端；所述状态寄存器sreg的输出端连接所述组合逻辑模块的输入端；所述状态寄存器sreg的输出端输出所述状态信号到所述组合逻辑模块。
4.根据权利要求3所述的一种异步行波状态机，其特征在于，所述组合逻辑模块的输出端具体包括：数据输出端和状态输出端；
所述数据输出端连接所述输出寄存器oreg的输入端；所述状态输出端连接所述状态寄存器sreg的输入端。
5.根据权利要求4所述的一种异步行波状态机，其特征在于，所述组合逻辑模块的输入端具体包括：组合逻辑模块第一输入端和组合逻辑模块第二输入端；
所述组合逻辑模块第一输入端连接所述输入寄存器ireg的输出端；所述组合逻辑模块第二输入端连接所述状态寄存器sreg的输出端。
6.根据权利要求5所述的一种异步行波状态机，其特征在于，所述时钟模块具体包括：时钟源和延迟缓冲器；
所述时钟源的输出端连接所述输入寄存器ireg的时钟控制端；所述时钟源用于输出时钟信号；所述延迟缓冲器的输入端连接所述时钟源的输出端，所述延迟缓冲器的输出端分别连接所述输出寄存器oreg的时钟控制端和所述状态寄存器sreg的时钟控制端；所述延迟缓冲器用于对所述时钟信号进行延迟处理，得到所述延迟时钟信号。
7.根据权利要求6所述的一种异步行波状态机，其特征在于，当所述时钟信号处于上升沿时，触发所述输入寄存器，所述输入寄存器输入数据；所述时钟信号经过所述延迟缓冲器延迟，当所述延迟时钟信号处于上升沿时，触发所述输出寄存器输出所述处理后的数据，触发所述状态寄存器输出所述状态信号。
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