CN112885727A - 一种芯片集成电路封装及其制造方法 - Google Patents

一种芯片集成电路封装及其制造方法 Download PDF

Info

Publication number
CN112885727A
CN112885727A CN202110070325.7A CN202110070325A CN112885727A CN 112885727 A CN112885727 A CN 112885727A CN 202110070325 A CN202110070325 A CN 202110070325A CN 112885727 A CN112885727 A CN 112885727A
Authority
CN
China
Prior art keywords
chip
layer
bonding wires
organic layer
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110070325.7A
Other languages
English (en)
Other versions
CN112885727B (zh
Inventor
侯新飞
崔文杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Guangxi Guixin Semiconductor Technology Co ltd
Original Assignee
Ji Nannan Knows Information Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ji Nannan Knows Information Technology Co ltd filed Critical Ji Nannan Knows Information Technology Co ltd
Priority to CN202110070325.7A priority Critical patent/CN112885727B/zh
Publication of CN112885727A publication Critical patent/CN112885727A/zh
Application granted granted Critical
Publication of CN112885727B publication Critical patent/CN112885727B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/85005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H01L2924/15156—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15158—Shape the die mounting substrate being other than a cuboid
    • H01L2924/15159—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明提供了一种芯片集成电路封装及其制造方法。本发明利用可激光活化有机物层和塑封层形成密封结构，摒弃了传统的基板或引线框封装，可以实现薄型化。可以极为简便的形成弯曲型封装或竖直封装结构，并且可以保证弯曲处的电连接的可靠性。可激光活化有机物层的基体材料与塑封层材料选择为相同的材料，可以保证两者之间的粘合力以提高塑封效果，且可以使得活化的金属进入塑封层内，保证活化金属与塑封层的粘附力。

Description

一种芯片集成电路封装及其制造方法
技术领域
本发明涉及半导体封装技术领域，具体涉及一种芯片集成电路封装及其制造方法。
背景技术
COB结构或引线框结构是半导体封装领域所常用的结构，其通过将芯片固定于电路板或引线框上并进行电连接，实现芯片的电路板或引线框上集成，该种结构是不利于薄型化和轻量化的，同时也不便于制造折弯型的封装结构。对于芯片集成电路封装而言，由于芯片尤其是功率芯片在其工作时，会产生大量的热辐射，其热阻系数较高，不利于散热。现有技术中，有利用金属镀层作为外部连接端而将芯片直接塑封，此时可以实现薄型化，但是金属镀层与塑封层的粘合力不够，且会造成污染。
发明内容
基于解决上述问题，本发明提供了一种芯片集成电路封装的制造方法，其包括以下步骤：
(1)提供第一模具，所述第一模具具有一空腔，所述空腔包括水平的底壁和两个相对且竖直的侧壁，所述底壁与所述侧壁倒角连接；
(2)在所述底壁和侧壁上涂覆可激光活化有机物形成一有机物层，所述有机物层包括水平的第一部分、竖直的第二部分和第三部分以及连接所述第一部分和第二部分的第一曲面连接部、连接所述第一部分和第二部分的第二曲面连接部；
(3)在所述第一至第三部分上分别固定第一芯片、第二芯片和第三芯片，并形成多个第一键合线、多个第二键合线和多个第三键合线，所述第一至第三键合线的一端分别键合至所述第一至第三芯片上，所述第一至第三键合线的另一端键合至所述有机物层上；
(4)提供第二模具，并使得第二模具与第一模具之间形成塑封腔，所述塑封腔容纳所述第一至第三芯片以及所述有机物层；
(5)在所述塑封腔内注塑形成塑封层并进行固化，所述塑封层密封所述第一至第三芯片以及第一至第三键合线；
(6)移除所述第一和第二模具以露出所述有机物层，利用激光照射所述第一至第三键合线的第二端位置处的所述有机物层，使得所述有机物层的可激光活化有机物被活化为金属材料，以形成多个分别电连接至所述第一至第三键合线的第一焊盘、第二焊盘和第三焊盘；
(7)利用所述激光继续照射所述有机物层，以在所述有机物层的所述第一曲面连接部上形成电连接所述第一焊盘和第二焊盘的第一导线，在所述有机物层的所述第二曲面连接部上形成电连接所述第一焊盘和第三焊盘的第二导线。
根据本实施例，所述可激光活化有机物包括基体材料和金属络合物材料，所述基体材料与所述塑封层的材料相同。
根据本实施例，所述金属络合物材料可以是具有可活化金属材料的改性的聚丙烯(PPMID)或改性的聚对苯二甲酸丁二酯(PBTMID)，其可以是铜的络合物。
本发明还提供了一种芯片集成电路封装，其由上述的制造方法形成。
本发明还提供了一种芯片集成电路封装的制造方法，其包括以下步骤：
(1)提供平板状的第一模具，在所述第一模具上涂覆可激光活化有机物形成一有机物层；
(2)在所述有机物层上间隔的固定第一芯片和第二芯片，并形成多个第一键合线和多个第二键合线，所述第一键合线和第二键合线的一端分别键合至所述第一芯片和第二芯片上，所述第一键合线和第二键合线的另一端键合至所述有机物层上；
(4)提供第二模具，使得第二模具与第一模具之间形成塑封腔，所述塑封腔容纳所述第一芯片和第二芯片以及所述有机物层，并且所述第二模具的下表面具有一突起部，所述突起部位于所述第一芯片和第二芯片之间；
(5)在所述塑封腔内注塑形成塑封层并进行固化，所述塑封层密封所述第一芯片和第二芯片以及第一键合线和第二键合线，所述塑封层包括对应于所述突起部的凹槽，所述凹槽的横截面呈等腰倒梯形，所述凹槽的侧壁与底壁之间的夹角为钝角；
(6)移除所述第一和第二模具以露出所述有机物层，利用激光照射所述第一键合线和第二键合线的第二端位置处的所述有机物层，使得所述有机物层的可激光活化有机物被活化为金属材料，以形成多个分别电连接至所述第一键合线和第二键合线的第一焊盘和第二焊盘；
(7)利用所述激光继续照射所述有机物层，以在所述有机物层中形成电连接所述第一焊盘和第二焊盘的导线；
(8)沿着所述凹槽进行弯折，以使得第一芯片和第二芯片呈一定的夹角。
根据本实施例，所述钝角为120-150度。
根据本实施例，所述凹槽底部具有相对于其他位置处较薄的塑封层。
根据本实施例，在步骤(8)中，所述弯折同时使得所述导线形成一弧形结构。
本发明还提供了一种芯片集成电路封装，其由上述的制造方法形成。
本发明的有益效果如下：
(1)利用可激光活化有机物层和塑封层形成密封结构，摒弃了传统的基板或引线框封装，可以实现薄型化。
(2)可以极为简便的形成弯曲型封装或竖直封装结构，并且可以保证弯曲处的电连接的可靠性。
(3)可激光活化有机物层的基体材料与塑封层材料选择为相同的材料，可以保证两者之间的粘合力以提高塑封效果，且可以使得活化的金属进入塑封层内，保证活化金属与塑封层的粘附力。
附图说明
图1为第一实施例的芯片集成电路封装的剖面图；
图2-5为第一实施例的芯片集成电路封装的制造方法示意图；
图6-9为第二实施例的芯片集成电路封装的制造方法示意图；
图10和图11为第二实施例的芯片集成电路封装的剖面图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
下面将结合附图对根据本发明公开实施例的芯片集成电路封装进行详细的描述。
第一实施例
请参照图1，本申请的芯片集成电路封装，其截面图呈U型，且包括有机物层104，该有机物层104的材料为可激光活化有机物，具体可以包括基体材料和金属络合物材料，其基体材料可以是环氧树脂、聚酰亚胺、聚四氟乙烯、PEN、PET等，而该金属络合物材料可以是具有可活化金属材料的改性的聚丙烯(PPMID)或改性的聚对苯二甲酸丁二酯(PBTMID)，其可以是铜的络合物。
所述有机物层104的截面呈U型，包括水平的第一部分105、竖直的第二部分106和第三部分107以及连接所述第一部分105和第二部分106的第一曲面连接部108、连接所述第一部分105和第三部分107的第二曲面连接部109。
所述有机物层104一方面作为密封材料，另一方面作为形成金属材质的各个功能部件。具体的，所述有机物层104中具有经激光活化形成的活化散热金属材料，其构成后续的端子结构，即第一焊盘118、第二焊盘119和第三焊盘120。
第一焊盘118、第二焊盘119和第三焊盘120经由激光活化所述有机物层104的电连接部分形成，其可以与有机物层104具有较好的粘附力，且可以形成为很薄的层结构。第一焊盘118、第二焊盘119和第三焊盘120可以是活化的铜材质，且其可以分别环绕于第一芯片110、第二芯片111和第三芯片112周围，并具有外露的表面。
在所述有机物层104上固定有第一芯片110、第二芯片111和第三芯片112，该第一芯片110、第二芯片111和第三芯片112为智能功率芯片。其中，所述第一芯片110固定于所述第一部分105上，所述第二芯片111固定于所述第二部分106上，所述第三芯片固定于所述第三部分107上。
所述第一芯片110通过多个第一键合线113引出至第一焊盘118，所述第一键合线113的一端键合至所述第一芯片110上，所述第一键合线113的另一端键合至所述第一焊盘118上。
所述第二芯片111通过多个第二键合线114引出至第二焊盘119，所述第二键合线114的一端键合至所述第二芯片111上，所述第二键合线114的另一端键合至所述第二焊盘119上。
所述第三芯片112通过多个第三键合线115引出至第三焊盘120，所述第三键合线115的一端键合至所述第三芯片112上，所述第三键合线115的另一端键合至所述第三焊盘120上。
此外，塑封层117的材料可以与有机物层104的基体材料一致，例如均可以是环氧树脂、聚酰亚胺、聚四氟乙烯、PEN、PET等，对于塑封层的材料的该种特殊选择，可以保证塑封层117与有机物层104之间的粘合力，且在使用激光活化有机物层时，活化的金属可以部分进入至塑封层117中，进一步保证活第一焊盘118、第二焊盘119和第三焊盘120的粘附力，防止有机物层104和塑封层117之间的剥离。
本发明的实施例利用可激光活化有机物层和塑封层形成密封结构，摒弃了传统的基板或引线框封装，可以实现薄型化，便于形成弯曲封装结构。
上述芯片集成电路封装的制造方法也是极为简单的，具体可以参见图2-5。
首先，参见图2，提供第一模具100，所述第一模100具具有一空腔，所述空腔包括水平的底壁和两个相对且竖直的侧壁，所述底壁与所述侧壁倒角连接。
然后，在所述底壁和侧壁上涂覆可激光活化有机物形成一有机物层104，包括水平的第一部分105、竖直的第二部分106和第三部分107以及连接所述第一部分105和第二部分106的第一曲面连接部108、连接所述第一部分105和第三部分107的第二曲面连接部109。
参见图3，在所述有机物层104上分别固定第一芯片110、第二芯片111和第三芯片112，该第一芯片110、第二芯片111和第三芯片112为智能功率芯片。其中，所述第一芯片110固定于所述第一部分105上，所述第二芯片111固定于所述第二部分106上，所述第三芯片固定于所述第三部分107上。
然后利用键合线引出第一芯片110、第二芯片111和第三芯片112的端子，其中，所述第一芯片110通过多个第一键合线113引出至有机物层104，所述第一键合线113的一端键合至所述第一芯片110上，所述第一键合线113的另一端键合至所述有机物层104上。
所述第二芯片111通过多个第二键合线114引出至有机物层104，所述第二键合线114的一端键合至所述第二芯片111上，所述第二键合线114的另一端键合至所述有机物层104上。
所述第三芯片112通过多个第三键合线115引出至有机物层104，所述第三键合线115的一端键合至所述第三芯片112上，所述第三键合线115的另一端键合至所述有机物层104上。
接着，参见图4，提供第二模具116，并使得第二模具116与第一模具100之间形成塑封腔，所述塑封腔容纳所述第一至第三芯片110-112以及所述有机物层104。在所述塑封腔内注塑形成塑封层117并进行固化，所述塑封层117密封所述第一至第三芯片110-112以及第一至第三键合线113-115。
最后，参见图5，移除所述第一和第二模具100、116以露出所述有机物层104，利用激光照射所述第一至第三键合线113-115的第二端位置处的所述有机物层104，使得所述有机物层104的可激光活化有机物被活化为金属材料，以形成多个分别电连接至所述第一至第三键合线113-115的第一焊盘118、第二焊盘119和第三焊盘120。
利用所述激光继续照射所述有机物层104，以在所述有机物层104的所述第一曲面连接部108上形成电连接所述第一焊盘118和第二焊盘119的第一导线121，在所述有机物层104的所述第二曲面连接部109上形成电连接所述第一焊盘118和第三焊盘120的第二导线122。
第二实施例
该实施例的制造方法与第一实施例的结构类似，使用的材料(包括有机物层、塑封层等)可以参见第一实施例。其制造方法参见图6-9。
首先，参见图6，提供平板状的第一模具200，在所述第一模具200上涂覆可激光活化有机物形成一有机物层201。
然后，参见图7，在所述有机物层201上间隔的固定第一芯片202和第二芯片203，并形成多个第一键合线204和多个第二键合线205，所述第一键合线204和第二键合线205的一端分别键合至所述第一芯片202和第二芯片203上，所述第一键合线204和第二键合线205的另一端键合至所述有机物层104上。
参见图8，提供第二模具206，使得第二模具206与第一模具200之间形成塑封腔，所述塑封腔容纳所述第一芯片202和第二芯片203以及所述有机物层201，并且所述第二模具206的下表面具有一突起部207，所述突起部207位于所述第一芯片202和第二芯片203之间。
在所述塑封腔内注塑形成塑封层208并进行固化，所述塑封层208密封所述第一芯片202和第二芯片203以及第一键合线204和第二键合线205。所述塑封层208包括对应于所述突起部207的凹槽209，所述凹槽209的横截面呈等腰倒梯形，所述凹槽209底部具有相对于其他位置处较薄的塑封层。所述凹槽的侧壁与底壁之间的夹角为钝角α(参见图9)，所述钝角α为120-150度。
接着，参见图9，移除所述第一和第二模具200、206以露出所述有机物层201，利用激光照射所述第一键合线204和第二键合线205的第二端位置处的所述有机物层201，使得所述有机物层201的可激光活化有机物被活化为金属材料，以形成多个分别电连接至所述第一键合线204和第二键合线205的第一焊盘(未标识)和第二焊盘210。
利用所述激光继续照射所述有机物层201，以在所述有机物层201中形成电连接所述第一焊盘和第二焊盘210的导线211。
最后，参见图10或11，沿着所述凹槽209进行弯折，以使得第一芯片202和第二芯片203呈一定的夹角。例如，在图10中呈90度夹角，在图11中呈一例如是60度的锐角。所述弯折同时使得所述导线211形成一弧形结构。
该实施例更优于第一实施例，其可以灵活的实现不同弯曲程度的封装结构。当然上述内容虽然只是举例了两个芯片，但是本领域技术人员应当理解该实施例可以设置更多的芯片进行弯曲，形成多芯片封装结构。
本发明中使用的表述“示例性实施例”、“示例”等不是指同一实施例，而是被提供来着重描述不同的特定特征。然而，上述示例和示例性实施例不排除他们与其他示例的特征相组合来实现。例如，即使在另一示例中未提供特定示例的描述的情况下，除非另有陈述或与其他示例中的描述相反，否则该描述可被理解为与另一示例相关的解释。
本发明中使用的术语仅用于示出示例，而无意限制本发明。除非上下文中另外清楚地指明，否则单数表述包括复数表述。
虽然以上示出并描述了示例实施例，但对本领域技术人员将明显的是，在不脱离由权利要求限定的本发明的范围的情况下，可做出变型和改变。

Claims (9)

1.一种芯片集成电路封装的制造方法，其包括以下步骤：
(1)提供第一模具，所述第一模具具有一空腔，所述空腔包括水平的底壁和两个相对且竖直的侧壁，所述底壁与所述侧壁倒角连接；
(2)在所述底壁和侧壁上涂覆可激光活化有机物形成一有机物层，所述有机物层包括水平的第一部分、竖直的第二部分和第三部分以及连接所述第一部分和第二部分的第一曲面连接部、连接所述第一部分和第三部分的第二曲面连接部；
(3)在所述第一至第三部分上分别固定第一芯片、第二芯片和第三芯片，并形成多个第一键合线、多个第二键合线和多个第三键合线，所述第一至第三键合线的一端分别键合至所述第一至第三芯片上，所述第一至第三键合线的另一端键合至所述有机物层上；
(4)提供第二模具，并使得第二模具与第一模具之间形成塑封腔，所述塑封腔容纳所述第一至第三芯片以及所述有机物层；
(5)在所述塑封腔内注塑形成塑封层并进行固化，所述塑封层密封所述第一至第三芯片以及第一至第三键合线；
(6)移除所述第一和第二模具以露出所述有机物层，利用激光照射所述第一至第三键合线的第二端位置处的所述有机物层，使得所述有机物层的可激光活化有机物被活化为金属材料，以形成多个分别电连接至所述第一至第三键合线的第一焊盘、第二焊盘和第三焊盘；
(7)利用所述激光继续照射所述有机物层，以在所述有机物层的所述第一曲面连接部上形成电连接所述第一焊盘和第二焊盘的第一导线，在所述有机物层的所述第二曲面连接部上形成电连接所述第一焊盘和第三焊盘的第二导线。
2.根据权利要求1所述的芯片集成电路封装的制造方法，其特征在于：所述可激光活化有机物包括基体材料和金属络合物材料，所述基体材料与所述塑封层的材料相同。
3.根据权利要求2所述的芯片集成电路封装的制造方法，其特征在于：所述金属络合物材料可以是具有可活化金属材料的改性的聚丙烯(PPMID)或改性的聚对苯二甲酸丁二酯(PBTMID)，其可以是铜的络合物。
4.一种芯片集成电路封装，其由权利要求1-3任一项所述的制造方法形成。
5.一种芯片集成电路封装的制造方法，其包括以下步骤：
(1)提供平板状的第一模具，在所述第一模具上涂覆可激光活化有机物形成一有机物层；
(2)在所述有机物层上间隔的固定第一芯片和第二芯片，并形成多个第一键合线和多个第二键合线，所述第一键合线和第二键合线的一端分别键合至所述第一芯片和第二芯片上，所述第一键合线和第二键合线的另一端键合至所述有机物层上；
(4)提供第二模具，使得第二模具与第一模具之间形成塑封腔，所述塑封腔容纳所述第一芯片和第二芯片以及所述有机物层，并且所述第二模具的下表面具有一突起部，所述突起部位于所述第一芯片和第二芯片之间；
(5)在所述塑封腔内注塑形成塑封层并进行固化，所述塑封层密封所述第一芯片和第二芯片以及第一键合线和第二键合线，所述塑封层包括对应于所述突起部的凹槽，所述凹槽的横截面呈等腰倒梯形，所述凹槽的侧壁与底壁之间的夹角为钝角；
(6)移除所述第一和第二模具以露出所述有机物层，利用激光照射所述第一键合线和第二键合线的第二端位置处的所述有机物层，使得所述有机物层的可激光活化有机物被活化为金属材料，以形成多个分别电连接至所述第一键合线和第二键合线的第一焊盘和第二焊盘；
(7)利用所述激光继续照射所述有机物层，以在所述有机物层中形成电连接所述第一焊盘和第二焊盘的导线；
(8)沿着所述凹槽进行弯折，以使得第一芯片和第二芯片呈一定的夹角。
6.根据权利要求5所述的芯片集成电路封装的制造方法，其特征在于：所述钝角为120-150度。
7.根据权利要求5所述的芯片集成电路封装的制造方法，其特征在于：所述凹槽底部具有相对于其他位置处较薄的塑封层。
8.根据权利要求5所述的芯片集成电路封装的制造方法，其特征在于：在步骤(8)中，所述弯折同时使得所述导线形成一弧形结构。
9.一种芯片集成电路封装，其由权利要求5-8任一项所述的制造方法形成。
CN202110070325.7A 2021-01-19 2021-01-19 一种芯片集成电路封装及其制造方法 Active CN112885727B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110070325.7A CN112885727B (zh) 2021-01-19 2021-01-19 一种芯片集成电路封装及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110070325.7A CN112885727B (zh) 2021-01-19 2021-01-19 一种芯片集成电路封装及其制造方法

Publications (2)

Publication Number Publication Date
CN112885727A true CN112885727A (zh) 2021-06-01
CN112885727B CN112885727B (zh) 2022-04-29

Family

ID=76049863

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110070325.7A Active CN112885727B (zh) 2021-01-19 2021-01-19 一种芯片集成电路封装及其制造方法

Country Status (1)

Country Link
CN (1) CN112885727B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113825301A (zh) * 2021-09-18 2021-12-21 广东汇芯半导体有限公司 半导体电路和半导体电路的制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070212919A1 (en) * 2006-03-08 2007-09-13 Clayton James E Thin multichip flex-module
US20100025844A1 (en) * 2007-09-19 2010-02-04 Takao Yamazaki Semiconductor device and manufacturing method thereof
CN103117252A (zh) * 2013-02-25 2013-05-22 中国科学院微电子研究所 一种对二维封装柔性基板进行三维折叠封装的方法
CN109860126A (zh) * 2019-02-13 2019-06-07 中国科学院微电子研究所 一种大尺寸扇出封装结构及方法
CN110504174A (zh) * 2019-07-25 2019-11-26 南通通富微电子有限公司 封装结构的形成方法
CN112018052A (zh) * 2019-05-31 2020-12-01 英飞凌科技奥地利有限公司 具有可激光活化模制化合物的半导体封装

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070212919A1 (en) * 2006-03-08 2007-09-13 Clayton James E Thin multichip flex-module
US20100025844A1 (en) * 2007-09-19 2010-02-04 Takao Yamazaki Semiconductor device and manufacturing method thereof
CN103117252A (zh) * 2013-02-25 2013-05-22 中国科学院微电子研究所 一种对二维封装柔性基板进行三维折叠封装的方法
CN109860126A (zh) * 2019-02-13 2019-06-07 中国科学院微电子研究所 一种大尺寸扇出封装结构及方法
CN112018052A (zh) * 2019-05-31 2020-12-01 英飞凌科技奥地利有限公司 具有可激光活化模制化合物的半导体封装
CN110504174A (zh) * 2019-07-25 2019-11-26 南通通富微电子有限公司 封装结构的形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113825301A (zh) * 2021-09-18 2021-12-21 广东汇芯半导体有限公司 半导体电路和半导体电路的制造方法

Also Published As

Publication number Publication date
CN112885727B (zh) 2022-04-29

Similar Documents

Publication Publication Date Title
CN101944514B (zh) 半导体封装结构以及封装制作工艺
US20020109216A1 (en) Integrated electronic device and integration method
CN101657748B (zh) 光耦合器封装
US20020195692A1 (en) Semiconductor device having an improved structure for preventing cracks, improved small sized semiconductor and method of manufacturing the same
US10424535B2 (en) Pre-molded leadframe device
CN103700635B (zh) 一种带腔体的芯片封装结构及其封装方法
TW201802956A (zh) 形成具有導電的互連框的半導體封裝之方法及結構
CN102760816A (zh) 发光二极管封装结构及其制造方法
US11862600B2 (en) Method of forming a chip package and chip package
US7220915B1 (en) Memory card and its manufacturing method
CN104299948A (zh) 具有芯片贴装焊盘的腔体封装
CN112885727B (zh) 一种芯片集成电路封装及其制造方法
US10468319B2 (en) Low-profile electronic package
US10840172B2 (en) Leadframe, semiconductor package including a leadframe and method for forming a semiconductor package
CN1172369C (zh) 具散热片的半导体封装件
CN112885726B (zh) 一种智能功率芯片结构及其制造方法
JPH08505266A (ja) 配置可能接着剤によりシールされた電子パッケージ
JP3012753B2 (ja) Ｔａｂパッケージとその接続方法
TWM567481U (zh) 具有晶片座的導線架結構
JP2003007933A (ja) 樹脂封止型半導体装置
CN102832183B (zh) 一种采用弹性装置的无外引脚扁平半导体封装结构
US20240128185A1 (en) Semiconductor device and pre-forming adaptor thereof
CN1249811C (zh) 散热增益型导线架
JP2006229263A (ja) 半導体装置
CN115513162A (zh) 引脚折弯qfn封装结构及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20220412

Address after: 530000 plant 6, phase III, Nanning ASEAN enterprise headquarters base, No. 9, Gaoke Road, high tech Zone, Nanning, Guangxi Zhuang Autonomous Region

Applicant after: GUANGXI GUIXIN SEMICONDUCTOR TECHNOLOGY Co.,Ltd.

Address before: Room 707, block a, Rongsheng Times International Plaza, 9 Beiyuan street, Licheng District, Jinan City, Shandong Province

Applicant before: Ji Nannan knows Information technology Co.,Ltd.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant