CN1249811C - 散热增益型导线架 - Google Patents

散热增益型导线架 Download PDF

Info

Publication number
CN1249811C
CN1249811C CN 02126250 CN02126250A CN1249811C CN 1249811 C CN1249811 C CN 1249811C CN 02126250 CN02126250 CN 02126250 CN 02126250 A CN02126250 A CN 02126250A CN 1249811 C CN1249811 C CN 1249811C
Authority
CN
China
Prior art keywords
chip
resin
mentioned
heelpiece
chip carrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN 02126250
Other languages
English (en)
Other versions
CN1469462A (zh
Inventor
李睿中
蔡振荣
林志文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix International Co Ltd filed Critical Macronix International Co Ltd
Priority to CN 02126250 priority Critical patent/CN1249811C/zh
Publication of CN1469462A publication Critical patent/CN1469462A/zh
Application granted granted Critical
Publication of CN1249811C publication Critical patent/CN1249811C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明涉及一种散热增益型导线架，适用于设置在一树脂封装体内，通过导线与一半导体芯片作电性连接，包括：一芯片座，设置于上述树脂封装体内，具有第一面及相反于上述第一面的第二面，上述第一面用于放置上述芯片；一底垫，设置于上述芯片座的第二面侧的树脂封装体内，且上述底垫呈环状而中间具有一开口，上述芯片座的投影面积位于上述开口内，且部分上述底垫露出或不露出上述树脂封装体；至少一连接部，设置于上述树脂封装体内，连接上述芯片座及上述底垫；以及多个引脚，具有连线部及接脚部，上述连线部设置于上述树脂封装体内且经由上述导线与上述半导体芯片作电性连接，以及上述接脚部露出上述树脂封装体外。

Description

散热增益型导线架
技术领域
本发明涉及一种导线架，且特别涉及散热增益型导线架及其半导体封装结构。
背景技术
随着半导体芯片内晶体管、电阻器和电容器等电子组件增加，半导体芯片产生热量也增加。半导体芯片如何有效散热是现代半导体封装和系统设计者所关切的。为解决散热问题，业界最常使用的方法是将散热片嵌入半导体封装体内，使散热片与半导体芯片直接接触或接近，在有些情形下，将散热片的表面暴露于封装体的外表，更能有效地把半导体芯片所产生热量经由散热片传送到空气中。
无论如何，半导体封装中为增加散热需求，在散热片放到半导体封装内过程，会增加生产成本和额外装备。同时，半导体芯片和散热片之间构成空隙，会使封装主体的化学树脂在高温过程中封装主体发生popcorn裂缝。
为克服上述散热片放到半导体封装所衍生问题，美国专利案6114752号公开具有底垫暴露于封装体外表的导线架10，如图1a及图1b所示，适用于设置在一封装体11内，通过导线12与半导体芯片13作电性连接，其中上述导线架10包括：一芯片座14、一底垫17、至少一连接部18及多个引脚19。其中，上述芯片座14呈环状而中间具有开口22，并设置于上述封装体11内，且上述芯片座14具有第一面15及相反于上述第一面15的第二面16，上述第一面15用于放置上述芯片13。而上述底垫17位于上述开口22的投影面积内，并设置于上述第二面16侧的上述封装体11内，且部分上述底垫17露出上述封装体11(如图1a所示)；或设置于上述第一面15侧的上述封装体11内，且部分上述底垫17露出上述封装体11(如图1b所示)。而上述底垫17以上述连接部18与上述芯片座14连接。
另外，上述引脚19具有连线部20及接脚部21，上述连线部20设置于上述封装体11内且经由上述导线12与上述半导体芯片13作电性连接，而上述接脚部21露出上述封装体外。
由前述可知，美国专利案6114752号所公开具有露出底垫于封装体外的导线架10，虽然能提供芯片13直接在空气中的散热路径，而改善散热片在半导体封装体内所衍生(popcorn)裂缝问题。但是，因芯片座14与底垫17的相对位置及芯片座14中间具有开口22的形式，造成在芯片封装制作过程中控制涂布芯片粘着层24(例如银胶)于芯片座14上及放置固定在芯片13在芯片座14上的步骤困难。
发明内容
本发明的主要目的就是提供一种散热增益型导线架，在不增加封装制作过程成本的前提下，及运用传统导线架的芯片座的外围材料向下延伸形成底垫，以获得封装制作过程的便利性、增加芯片的散热性及防止芯片与树脂界面脱层等优点。
为实现上述目的，本发明提出一种散热增益型导线架，适用于设置在一树脂封装体内，通过导线与一半导体芯片作电性连接，包括：一芯片座，设置于上述树脂封装体内，具有第一面及相反于上述第一面的第二面，上述第一面用于放置上述芯片；一底垫，设置于上述芯片座的第二面侧的树脂封装体内，且上述底垫呈环状而中间具有一开口，上述芯片座的投影面积位于上述开口内，且部分上述底垫露出或不露出上述树脂封装体；至少一连接部，设置于上述树脂封装体内，连接上述芯片座及上述底垫；以及多个引脚，具有连线部及接脚部，上述连线部设置于上述树脂封装体内且经由上述导线与上述半导体芯片作电性连接，以及上述接脚部露出上述树脂封装体外。
为达上述目的，本发明提出另一种散热增益型导线架，适用于设置在一树脂封装体内，通过导线与一半导体芯片作电性连接，包括：一芯片座，设置于上述树脂封装体内，具有第一面及相反于上述第一面的第二面，上述第一面用于放置上述芯片；二底垫，设置于上述芯片座的第二面侧的树脂封装体内，上述二底垫呈四方形，上述芯片座的投影面积位于上述二底垫之间，且部分上述底垫露出或不露出上述树脂封装体；至少一连接部，设置于上述树脂封装体内，连接上述芯片座及上述底垫；以及多个引脚，具有连线部及接脚部，上述连线部设置于上述树脂封装体内，上述连线部经由上述导线与上述半导体芯片作电性连接，且上述接脚部露出上述树脂封装体外。
依据本发明的导线架及其封装结构可得以下的优点：
1.本发明的导线架的底垫可当作散热片，如果使部分底垫露出封装体，可进一步增进半导体芯片直接散热于空气中。
2.本发明避免在模压时芯片座因模流冲压而造成倾斜或偏移。
附图说明
图1a及图1b分别为现有封装结构的剖面示意图。
图2a及图2b分别为本发明第1实施例中导线架的部分立体图及其封装结构的剖面示意图。
图2c为本发明第1实施例中另一封装结构的剖面示意图。
图2d为本发明第1实施例中又一封装结构的剖面示意图。
图3a及图3b分别为本发明第2实施例中导线架上述芯片座14部分立体图及其封装结构的剖面示意图。
图3c为本发明第2实施例中另一封装结构的剖面示意图。
图3d为本发明第2实施例中又一封装结构的剖面示意图。
符号说明
10导线架；11封装体；12导线；13半导体芯片；14芯片座；15第一面；
16第二面；17底垫；18连接部；19引脚；20连线部；21接脚部；22、
23开口；24芯片粘着层。
具体实施方式
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图作详细说明如下：
(第1实施例)
请参阅图2a，图2a为本发明的导线架10的部分立体示意图(为描述清楚起见，图中未显示出的另一部分多个引脚的对称结构)，本发明的导线架10适用于设置在一封装体11内，通过导线12与半导体芯片13作电性连接，其中上述导线架10包括：一芯片座14、一底垫17、至少一连接部18及多个引脚19。
请参阅图2b，图2b为显示具有本发明的导线架10的封装结构的剖面(沿着图2a的导线架10的XX”线)示意图，其中上述芯片座14设置于上述封装体11内，且具有第一面15及相反于上述第一面15的第二面16，而上述第一面15用于放置上述芯片13(例如以银胶为芯片粘着层24将芯片13放置固定在芯片座14上)。上述底垫17呈环状而中间具有一开口22，并设置于上述第二面16侧的上述封装体11内，且露出部分上述封装体11。其中芯片座14的投影面积正好位于上述底垫17的开口22内，且上述芯片座14与上述底垫17系由上述连接部18连接。此外，上述引脚19具有连线部20及接脚部21，上述连线部20设置于上述封装体11内且经由上述导线12与上述半导体芯片13作电性连接(例如以超音波焊线方式，将导线两端分别焊接于芯片13的焊接垫及引脚19的连线部20)，而上述接脚部21露出上述封装体外。
而形成上述封装体11是运用现有的树脂模压成形(transfer molding)技术，将树脂包覆半导体芯片13、导线12及部分导线架10，露出部分底垫17及引脚19的接脚部21。其中，露出部分底垫17与封装体11的表面共平面，使半导体芯片13经露出部分底垫17直接散热于空气中，且底垫17在树脂模压成形制作过程中可当做die paddle的支撑，避免芯片座14在模压时受到模流冲压造成偏移。
再者，上述芯片座14尺寸小于芯片13尺寸(如图2b所示)，或芯片座14尺寸大于芯片13尺寸(未示出)，或如图2c所示本实施例中另一封装结构的剖面(沿着图2a的导线架10的XX”线)示意图，在芯片座14中间形成一开口23的环状形式，都可增加芯片与树脂的结合面积，防止芯片与树脂界面间脱层发生。芯片座14、连接部18以及底垫17为一体成形的构造。
或者，如图2d所示本实施例中又一封装结构的剖面(沿着图2a的导线架10的XX”线)示意图，更进一步地改变上述封装体11的形式在树脂模压成形时，将树脂完全包覆半导体芯片13、导线12及部分导线架10而形成封装体11’，而仅露出引脚19的接脚部21于封装体11’外，可进一步增加树脂(即封装体11’)对芯片13的机械性保护。可将底垫17当作嵌入封装体11’内的散热片，以达到芯片散热功效。
(第2实施例)
请参阅图3a，图3a为本发明的导线架10的部分立体示意图(为描述清楚起见，图中未显示出的另一部分多个引脚的对称结构)，本发明的导线架10适用于设置在封装体11内，通过导线12与半导体芯片13作电性连接，其中上述导线架10包括：一芯片座14、二底垫17、至少一连接部18及多个引脚19。
请参阅图3b，图3b为显示了具有本发明的导线架10的封装结构的剖面(沿着图3a的导线架10的XX”线)示意图，上述芯片座14系设置于上述封装体11内，且具有第一面15及相反于上述第一面15的第二面16，而上述第一面15用于放置上述芯片13(例如以银胶为芯片粘着层24将芯片13放置固定在芯片座14上)。上述底垫17呈四方形，并设置于上述第二面16侧的上述封装体11内，且部分上述底垫17露出上述封装体11。其中芯片座14的投影面积正好位于上述底垫17之间，且上述芯片座14与上述底垫17系由上述连接部18连接。此外，上述引脚19具有连线部20及接脚部21，上述连线部20设置于上述封装体11内且经由上述导线12与上述半导体芯片13作电性连接(例如以超音波焊线方式，将导线两端分别焊接于芯片13的焊接垫及引脚19的连线部20)。而上述接脚部21露出上述封装体外。
而形成上述封装体11是运用现有树脂模压成形(transfer molding)技术，将树脂包覆半导体芯片15、导线12及部分导线架10，而将部分底垫17露出上述封装体，且与封装体11的表面共平面，使半导体芯片13经底垫17部分面直接散热于空气中，且底垫17在树脂模压成形制作过程中也可当做die paddle的支撑，避免芯片座14在模压时受到模流冲压造成偏移。
再者，上述芯片座14尺寸小于芯片13尺寸(如图3b所示)，或芯片座14尺寸大于芯片13尺寸(未示出)，或如图3c所示本实施例中另一封装结构的剖面(沿着图3a的导线架10的XX”线)示意图，在芯片座14中间形成一开口23的环状形式，都可增加芯片与树脂的结合面积，来防止芯片与树脂界面间脱层发生。芯片座14、连接部18以及底垫17为一体成形的构造。
或者，如图3d所示本实施例中又一封装结构的剖面(沿着图3a的导线架10的XX”线)示意图，更进一步地改变上述封装体11的形式，在树脂模压成形时，将树脂完全包覆半导体芯片13、导线12及部分导线架10而形成封装体11’，而仅露出引脚19的接脚部21于封装体11’外，进一步增加树脂(即封装体11’)对芯片13的机械性保护。也可将底垫17当作嵌入封装体11’内的散热片，以达到芯片散热功效。
虽然本发明已通过较佳实施例公开，然其并非用于限定本发明，任何本领域的普通技术人员，在不脱离本发明的精神和范围内，当可作一些等效变化，因此本发明的保护范围以权利要求所界定者为准。

Claims (11)

1.一种导线架，适用于设置在一树脂封装体内，其特征在于，通过导线与一半导体芯片作电性连接，包括：
一芯片座，设置于所述树脂封装体内，具有第一面及相反于所述第一面的第二面，所述第一面用于放置所述芯片；
一底垫，设置于所述芯片座的第二面侧的树脂封装体内，且所述底垫呈环状而中间具有一开口，所述芯片座的投影面积位于所述开口内；
至少一连接部，设置于所述树脂封装体内，连接所述芯片座及所述底垫；以及
多个引脚，具有连线部及接脚部，所述连线部设置于所述树脂封装体内且经由所述导线与所述半导体芯片作电性连接，以及所述接脚部露出所述树脂封装体外。
2.如权利要求1所述的导线架，其特征在于，与所述树脂封装体表面共平面的部分所述底垫露出所述树脂封装体。
3.如权利要求1所述的导线架，其特征在于，所述芯片座为环状而中间具有一开口。
4.如权利要求1所述的导线架，其特征在于，所述芯片座尺寸小于所述半导体芯片尺寸。
5.如权利要求1所述的导线架，其特征在于，所述芯片座尺寸大于所述半导体芯片尺寸。
6.一种导线架，适用于设置在一树脂封装体内，其特征在于，通过导线与芯片作电性连接，包括：
一芯片座，设置于所述树脂封装体内，具有第一面及相反于所述第一面的第二面，所述第一面用于放置所述芯片；
二底垫，设置于所述芯片座的第二面侧的树脂封装体内，所述二底垫呈四方形，所述芯片座的投影面积位于所述二底垫之间；
至少一连接部，设置于所述树脂封装体内，连接所述芯片座及所述底垫；以及
多个引脚，具有连线部及接脚部，所述连线部设置于所述树脂封装体内，所述连线部经由所述导线与所述半导体芯片作电性连接，且所述接脚部露出所述树脂封装体外。
7.如权利要求6所述的导线架，其特征在于，与所述树脂封装体表面共平面的部分所述底垫露出所述树脂封装体。
8.如权利要求6所述的导线架，其特征在于，所述芯片座呈环状而中间具有一开口。
9.如权利要求6所述的导线架，其特征在于，所述芯片座尺寸小于所述半导体芯片尺寸。
10.如权利要求6所述的导线架，其特征在于，所述芯片座尺寸大于所述半导体芯片尺寸。
11.如权利要求1或6所述的导线架，其特征在于，这些芯片座、连接部以及底垫为一体成形的构造。
CN 02126250 2002-07-17 2002-07-17 散热增益型导线架 Expired - Fee Related CN1249811C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 02126250 CN1249811C (zh) 2002-07-17 2002-07-17 散热增益型导线架

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 02126250 CN1249811C (zh) 2002-07-17 2002-07-17 散热增益型导线架

Publications (2)

Publication Number Publication Date
CN1469462A CN1469462A (zh) 2004-01-21
CN1249811C true CN1249811C (zh) 2006-04-05

Family

ID=34143274

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 02126250 Expired - Fee Related CN1249811C (zh) 2002-07-17 2002-07-17 散热增益型导线架

Country Status (1)

Country Link
CN (1) CN1249811C (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101231989B (zh) * 2007-01-25 2010-06-23 南茂科技股份有限公司 增进散热效益的半导体封装载膜与封装构造

Also Published As

Publication number Publication date
CN1469462A (zh) 2004-01-21

Similar Documents

Publication Publication Date Title
US6590281B2 (en) Crack-preventive semiconductor package
KR100618892B1 (ko) 와이어 본딩을 통해 팬 아웃 구조를 달성하는 반도체패키지
US8102035B2 (en) Method of manufacturing a semiconductor device
WO2017107548A1 (zh) 一种散热的多芯片框架封装结构及其制备方法
KR930020649A (ko) 리이드프레임 및 그것을 사용한 반도체집적회로장치와 그 제조방법
CN101030562A (zh) 用于半导体封装的散热器
US20190181074A1 (en) Pre-molded leadframe device
US20100314743A1 (en) Integrated circuit package having a castellated heatspreader
US20070252284A1 (en) Stackable semiconductor package
CN1855450A (zh) 高散热性的半导体封装件及其制法
CN1249811C (zh) 散热增益型导线架
TWI237363B (en) Semiconductor package
CN1172369C (zh) 具散热片的半导体封装件
US8299587B2 (en) Lead frame package structure for side-by-side disposed chips
KR100206082B1 (ko) 반도체 장치 및 그의 제조방법
CN112885727B (zh) 一种芯片集成电路封装及其制造方法
US6696750B1 (en) Semiconductor package with heat dissipating structure
KR100618541B1 (ko) 다층 반도체 칩 패키지 제작 방법
CN2596547Y (zh) 具有散热片的半导体封装构造
CN2585407Y (zh) 用以改善冲线的封装基板及所制造的封装体
US20040000703A1 (en) Semiconductor package body having a lead frame with enhanced heat dissipation
TWI294680B (zh)
JP2003007933A (ja) 樹脂封止型半導体装置
TW473967B (en) Ball grid array package device having chip size substrate and the packaging method thereof
US20240186205A1 (en) Package structure and packaging method

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060405

Termination date: 20190717

CF01 Termination of patent right due to non-payment of annual fee