CN112840543A - 通过后处理对扩展频谱时钟/频率进行的频谱整形 - Google Patents

Abstract

一种集成电路(100)。集成电路(100)包括时基发生器(102)和耦合到时基发生器(102)的开关模式直流‑直流(DC‑DC)转换器(104)。时基发生器(102)包括线性反馈移位寄存器(LFSR)(110)和逻辑电路，线性反馈移位寄存器(LFSR)(110)具有输出，逻辑电路包括第一逻辑反相器、第一与逻辑门和第一复用器。第一逻辑反相器具有的输入耦合到LFSR(110)的输出的最高有效位。第一与逻辑门具有的第一输入耦合到LFSR(110)的输出的第二最高有效位，并且具有的第二输入耦合到第一逻辑反相器的输出。第一复用器的选择器输入耦合到第一与逻辑门的输出。

Description

通过后处理对扩展频谱时钟/频率进行的频谱整形

背景技术

直流-直流(DC-DC)转换器在电子设备中有着广泛的应用。例如，DC-DC转换器用于移动电子设备中，以将电池功率转换为设备中不同芯片(显示驱动器、相机外围设备、数字处理器、现场可编程门阵列(FPGA)、专用集成电路(ASIC)、接口设备，振动设备等)指定的不同电压电平。一些DC转换器接收输入DC电压并将其降低到较低的DC电压。一些DC转换器接收输入DC电压并将其升高到较高的DC电压。一些DC转换器可配置或可控制以升高和降低DC电压。在某些情况下，这些DC-DC转换器的操作基于切换电路操作模式，并且因此这些开关模式DC-DC转换器依赖于用以控制开关频率的时基发生器。

发明内容

根据本公开的至少一个示例，一种集成电路包括时基发生器和耦合到时基发生器的开关模式直流-直流(DC-DC)转换器。时基发生器包括具有输出的线性反馈移位寄存器(LFSR)以及逻辑电路。该逻辑电路包括第一逻辑反相器、第一与逻辑门和第一复用器，其中第一逻辑反相器具有的输入耦合到LFSR的输出的最高有效位，其中第一与逻辑门具有的第一输入耦合到LFSR的输出的第二最高有效位，并且具有的第二输入耦合到第一逻辑反相器的输出，其中第一复用器的选择器输入耦合到第一与逻辑门的输出，第一复用器的第一输入耦合到LFSR的输出的第二最高有效位，并且第一复用器的第二输入耦合到逻辑低源。

根据本公开的至少一个示例，一种系统包括集成电路，该集成电路包括时基发生器和开关模式直流-直流(DC-DC)转换器，该开关模式DC-DC转换器耦合到时基发生器，并且被配置成基于由时基发生器生成的时基输出DC功率。时基发生器包括：线性反馈移位寄存器(LFSR)，该线性反馈移位寄存器被配置成输出用以扩展时基频率的时基控制字；逻辑电路，该逻辑电路具有的输入耦合到LFSR，并且该逻辑电路被配置成修改时基控制字的所选值；以及时基信号发生器，其耦合到LFSR和逻辑电路，其中时基信号发生器被配置成基于从LFSR和从逻辑电路接收到的时基控制字来生成时基发生器的时基。

根据本公开的至少一个示例，一种操作开关模式直流-直流(DC-DC)转换器的方法包括：从线性反馈移位寄存器输出时基控制字，该线性反馈移位寄存器被配置成产生不同时基控制字值的序列，其中时基控制字包括位；以及通过逻辑电路接收时基控制字。该方法还包括：基于由逻辑电路确定时基控制字具有的值处于中心范围值内，由逻辑电路转变时基控制字的值；基于由逻辑电路确定时基控制字具有的值处于中心范围值外；由逻辑电路保持时基控制字的值不变；以及由逻辑电路输出时基控制字。该方法还包括：由时基信号发生器基于逻辑电路输出的时基控制字生成时基；以及基于时基对开关模式DC-DC转换器进行开关。

根据本公开的至少一个示例，一种集成电路包括时基发生器和耦合到时基发生器的开关模式直流-直流(DC-DC)转换器。时基发生器包括：线性反馈移位寄存器(LFSR)，该线性反馈移位寄存器被配置成生成时基控制字值的伪随机序列；频谱整形后处理组件，该频谱整形后处理组件耦合到LFSR并且被配置成适应性调整时基控制字值中的至少一些；以及时基信号发生器，该时基信号发生器耦合到LFSR并且耦合到频谱整形后处理组件，其中时基信号发生器被配置成基于从LFSR和从频谱整形后处理组件接收到的时基控制字来生成时基发生器的时基，其中频谱整形后处理组件对时基控制字值中的一些的适应性调整调节时基信号发生器以产生预定义的时基频谱。

根据本公开的至少一个示例，一种集成电路包括时基发生器和开关模式直流-直流(DC-DC)转换器。时基发生器包括：线性反馈移位寄存器(LFSR)，其具有输出；逻辑电路，其耦合到LFSR的输出，并且具有输出；以及时基信号发生器，其耦合到LFSR的输出和逻辑电路的输出，并且具有输出。

附图说明

对于各种示例的详细描述，现在将参考附图，其中：

图1示出了根据各种示例的开关模式DC-DC转换器集成电路。

图2A示出了根据各种示例的时基发生器。

图2B示出了根据各种示例由线性反馈移位寄存器(LFSR)生成的伪随机数的序列。

图2C示出了根据各种示例的另一时基发生器。

图3示出了根据各种示例的斐波那契(Fibonacci)线性反馈移位寄存器(LFSR)。

图4示出了根据各种示例的时基发生器处理方法。

图5示出了根据各种示例的使用恒定开关频率的开关噪声和使用变化的开关频率的开关噪声之间的比较。

图6示出了根据各种示例的对变化的开关频率进行的适应性调整。

图7A示出了根据各种示例的包括频谱整形组件的时基发生器。

图7B示出了根据各种示例的通过频谱整形组件对线性反馈移位寄存器(LFSR)的输出进行后处理而生成的伪随机数的序列。

图7C示出了根据各种示例的包括频谱整形组件的另一时基发生器。

图7D示出了根据示例的时基控制字的序列。

图7E示出了根据示例的经频谱整形的时基控制字的序列。

图7F示出了根据示例的时基。

图8示出了根据各种示例的包括频谱整形的时基发生器处理方法。

图9示出了根据各种示例的以频谱整形的方式对变化的开关频率进行的适应性调整。

图10是根据各种示例的线性反馈移位寄存器输出后处理频谱整形组合逻辑的逻辑图。

图11A是根据各种示例的线性反馈移位寄存器输出后处理频谱整形的方法的流程图。

图11B是根据各种示例的线性反馈移位寄存器输出后处理频谱整形的另一方法的流程图。

图11C是根据各种示例操作开关模式DC-DC转换器的流程图。

图12示出了根据各种示例的开关模式DC-DC转换器的框图。

图13示出了根据各种示例的时钟发生器。

具体实施方式

开关模式DC-DC转换器依赖于切换电路操作模式，其中切换/开关是产生独立于输入DC电压的电压电平的输出DC电压所固有的。在示例中，此开关引起不期望的开关频率下的噪声杂散，该噪声杂散可以在开关模式DC-DC转换器中的各个点处(在输入电压中、在转换器内的内部点中以及在输出电压处)检测到。这种噪声杂散干扰了电子设备和系统的性能，包括在开关模式DC-DC转换器内的性能和接收由开关模式DC-DC转换器输出的DC电压的电子设备的性能。

为了解决上述问题，本公开教导以伪随机模式抖动或转变开关的频率，该伪随机模式将开关噪声扩展到一个频率范围内，从而降低任何一个频率下的开关噪声的幅度。在示例中，使用线性反馈移位寄存器(LFSR)来生成连续重复的N位值的序列。在示例中，LFSR用于生成2^(N)-1个不同的N位值的序列。因为在一些示例中，由LFSR产生的值是伪随机分布的，并且在LFSR的一个循环(cycle)中没有任何值被重复，所以由LFSR生成的上述值的序列所控制的调制不会向开关模式DC-DC转换器引入附加的低频噪声源。LFSR的输出值驱动控制，该控制在围绕目标开关频率的狭窄频率范围内变化开关模式DC-DC转换器的开关频率。为了实现开关模式DC-DC转换器的设计目标，定义了最佳或目标开关频率，并且在与该目标开关频率相差太远(例如，超过阈值)的频率下进行开关会不可接受地降低开关模式DC-DC转换器的性能。本文所描述的用于降低开关噪声的框架也能够应用于降低时钟发生器芯片中的开关噪声，例如在相比于开关噪声更能够容忍循环间抖动的环境中。

作为对降低开关模式DC-DC转换器中的开关噪声的这种技术的增强，LFSR的输出值被后处理，例如LFSR输出值范围内的中间范围值。在示例中，开关模式DC-DC转换器中的开关噪声在由上述系统产生的开关频率的中间范围内最大。通过增加或减少LFSR的中间范围输出值，这种最大开关噪声被降低。例如，7位LFSR输出范围为1到127的值。32到63范围内的LFSR输出值减少32；64到95范围内的LFSR输出值增加32；小于32和大于95的LFSR输出值保持不变。在其它示例中，32到63范围内的LFSR输出值每隔一个减少32；64到95范围内的LFSR输出值每隔一个增加32；并且所有其它LFSR输出值保持不变。然而，本公开设想了用于更改或适应性调整中间范围LFSR值的其它方案。例如，改变4个中间范围LFSR值中的3个。例如，改变4个中间范围LFSR值中的1个。

以这种方式更改LFSR的输出值(例如，时基控制字值)在本文的一些上下文中指代频谱整形，例如，累积的开关噪声的频谱整形。在示例中，对LFSR的输出值进行后处理以更改LFSR的至少一些中间范围输出值(例如，更改时基控制字的至少一些中间范围值)导致在LFSR的值的序列的单个循环期间重复LFSR的N位输出中的一些值。虽然更改LFSR的输出的一些中间范围值是上面描述的示例，并且在下文中更详细地描述，但是设想了其它频谱整形体制。

图1描绘了说明性开关模式DC-DC转换器集成电路(IC)100。在示例中，开关模式DC-DC转换器IC 100包括时基发生器102。时基发生器102生成开关信号或时基，该开关信号或时基由开关模式DC-DC转换器IC 100用来进行开关以执行其转换功能。如本文所使用的，时基信号指代包含模式或事件的电信号。在示例中，时基信号是包含由脉冲的上升沿构成的事件的信号。在一个示例中，时基信号是包含由脉冲的下降沿构成的事件的信号。在一个示例中，时基信号是包含由三角波信号或锯齿波信号的峰值构成的事件的信号。在一个示例中，时基信号是包含由三角波信号或锯齿波信号的最小值构成的事件的信号。在一个示例中，时基信号是脉冲宽度。在其它示例中，时基信号是包含由其它模式构成的事件的信号。

时基发生器102包括线性反馈移位寄存器(LFSR)110和信号发生器112。LFSR 110和信号发生器112彼此通信地耦合。信号发生器112向LFSR 110提供时钟信号，该时钟信号使得LFSR 110通过其寄存器串行地转变位。在示例中，信号发生器112还提供来自时基发生器102的开关信号以供开关模式DC-DC转换器IC 100使用。由LFSR 110存储的数字值被输出到信号发生器112，并且使得由信号发生器112输出的开关信号在开关频率上变化。信号发生器112还将其输出提供给DC电压转换器104，DC电压转换器104进而输出经DC转换的输出功率信号108并耦合到地106。在一些上下文中，信号发生器112被称为时基信号发生器。

在一个示例中，LFSR 110是斐波那契类型的LFSR。在一个示例中，LFSR 110是伽罗瓦(Galois)类型的LFSR。在一个示例中，LFSR 110被生成伪随机数的多位序列的另一个组件替换。LFSR 110的寄存器的一些输出值被提供给一个或多个逻辑门(图1中未示出)的输入，以生成到LFSR 110的初始寄存器的输入信号。由于LFSR 110被信号发生器112的输出钟控(例如，LFSR 110内的位转变被控制)，LFSR 110和信号发生器112保持同步。换言之，LFSR110的下一伪随机模式或值的生成(例如，改变开关信号频率)基于生成的最后一个时钟边沿。

图2A示出了说明性时基发生器200。在一个示例中，时基发生器200用于实现上面参考图1描述的时基发生器102。在示例中，时基发生器200用于实现时钟发生器。在一个示例中，时基发生器200包括LFSR 202和信号发生器204。在一个示例中，LFSR 202是斐波那契LFSR。在另一示例中，LFSR 202是伽罗瓦LFSR。

在一个示例中，信号发生器204包括比较器206，当第一输入209上的电压超过耦合到第二输入210的电压基准的电压时，比较器206输出高逻辑电平作为时钟信号208和/或时基。该时基由开关模式DC-DC转换器IC 100用于开关。在一些上下文中，信号发生器204被称为时基信号发生器。

在示例中，信号发生器204还包括恒定电流源212和变化的电流源214、电容器216和开关218(例如晶体管)。恒定电流源212的电流输出和变化的电流源214的电流输出耦合到电容器216的第一引线。电容器216的第二引线耦合到地。电容器216的第一引线还耦合到比较器206的第一输入209。比较器206的输出(例如，时钟信号208)耦合到开关218的控制引线。开关218的第一引线耦合到电容器216的第一引线，并且开关218的第二引线耦合到地。当开关218闭合时，开关的第一引线连接到开关的第二引线，并且电容器216的第一引线因此耦合到地。当开关218断开时，开关的第一引线与开关218的第二引线断开。在一个示例中，信号发生器204的输出是时钟脉冲。LFSR 202耦合到比较器206，例如经由恒定电流源212和变化的电流源214耦合。

在一个示例中，由信号发生器204输出的该时钟信号208被反馈给LFSR 202的时钟输入，该时钟输入控制LFSR 202何时转变并在220处输出不同的n位伪随机数。在一个示例中，信号发生器204的输出208耦合到数字除法器211的输入，并且数字除法器211的输出耦合到LFSR 202的时钟输入。数字除法器211将信号发生器204的输出208除以整数。在一个示例中，数字除法器211将信号发生器204的输出208除以2的整数倍。因此，数字除法器211将输出208除以2、4、8、16、32、…、2^k中的一个，其中k是正整数值。在示例中，数字除法器211将输出208除以3、5、6、7、9、10或另一整数值中的一个。在一个示例中，数字除法器211进一步有助于降低开关模式DC-DC转换器100中的开关噪声。在一些示例中，时基发生器200不包括数字除法器211(例如，数字除法器211是时基发生器200的可选组件)，并且信号发生器204的输出208耦合到LFSR 202的时钟输入而不经过数字除法器。可选数字除法器211具有以下效果：使信号发生器204在多个循环中保持相同的开关频率而不是在时基的每个循环上改变。

随着电容器216收集由恒定电流源212产生的电流和来自变化的电流源214的变化的电流(例如，对电容器216充电)，电容器216的第一引线处的电压以及因此第一输入209的电压斜坡上升。换言之，电容器216实际上对恒定电流源212和变化的电流源214输出的电流求和以产生电压值。当第一输入209处的电压超过比较器206的第二输入210处存在的电压基准的电压时，比较器206在时钟信号208上输出逻辑高值。当时钟信号208为高时，这使得开关218闭合并将电容器216快速放电到地。作为放电的结果，电容器的第一引线处的电压下降，并且因此第一输入209处的电压下降到耦合到第二输入210的电压基准以下，并且比较器206的输出输出低逻辑电平。低逻辑电平使得开关218再次断开，并且允许电容器216恢复从恒定电流源212和变化的电流源214充电。

如果变化的电流源214不在信号发生器204中或者如果它被关闭，则对电容器216充电的电流将是恒定的，并且时钟信号208(和开关信号)的频率将是恒定的频率。LFSR 202的寄存器的输出220包括N位数，随着该N位数变大或变小，该N位数控制变化的电流源214以产生更多或更少的电流。在一些上下文中，LFSR 202的寄存器的输出220被称为N位时基控制字。在一个示例中，LFSR 202的寄存器的输出220以二进制加权方式修改由信号发生器204生成的时基信号。

在一个示例中，LFSR 202包括7个寄存器，并且因此向变化的电流源214输出从b00000001到b1111111的7位数(在该示例中以及在其它示例中，b0000000是排除值)。在一个示例中，由LFSR 202产生的伪随机数序列在如图2B所示的曲线图222中表示。如果对LFSR202使用不同的初始种子值，则伪随机数序列将从序列中的不同点开始。LFSR 202从序列步骤1处的初始种子值开始，其在序列步骤2处产生不同的值，其在序列步骤3处产生不同的值，依此类推，通过剩余的序列步骤到步骤127产生1和127之间的不同值。在序列步骤号127之后，LFSR 202在序列步骤128再次产生初始种子值。由LFSR 202生成的数称为伪随机的，这是因为它们不是真正随机的，而是基于LFSR 202的配置(例如，如何生成到LFSR 202的寄存器的输入)而确定的。LFSR 202生成的数称为伪随机的，这还因为它们的值通常在1和127之间随机分布。在其它示例中，使用不同的电路或电路组件代替LFSR 202来生成伪随机值的序列，以用于创建N位时基控制字。

说明性LFSR 202的配置的性质是，由其寄存器输出的7位数以伪随机序列出现，并且该序列在已经产生所有127个允许值之前不重复任何值(尽管在一些示例中，该序列可能包括一些重复值)。在一个示例中，这被称为LFSR 202的输出值的最大长度序列。不同的LFSR具有与LFSR包含的寄存器的数量相关联的不同最大长度序列。例如，9位斐波那契LFSR的最大长度序列是511，并且11位斐波那契LFSR的最大长度序列是2047。并非所有LFSR都是最大长度LFSR。在一个示例中，LFSR的序列长度取决于LFSR的反馈路径。

图2B示出由LFSR 202产生的伪随机数的序列。伪随机数与每个序列号(例如，整数1、2、3、…、2^N-1的序列)相关联。伪随机数不是其相关联的序列号的线性函数。伪随机数基本上随机分布在序列上。

图2C示出了另一个说明性时基发生器228，该时基发生器228是上文参考图2A描述的时基发生器200的替代示例。时基发生器228基本上类似于上文所述的时基发生器200，不同的是，时钟信号208是由差分放大器230和模数转换器(ADC)232的组合产生的。差分放大器230在其第一输入209上耦合到电容器216的第一引线，并且在其第二输入210上耦合到基准电压源。差分放大器230将基于其第一和第二输入的模拟信号输出到ADC 232，并且ADC232产生反馈到LFSR 202(可能经由数字除法器211)并反馈到开关218的时钟信号208。

在示例中，本文描述的时基发生器102、200、228的实施方式提供了一个或多个优点。在示例中，时基发生器102、200、228占据集成电路上的小区域。在示例中，时基发生器102、200、228的实施方式适用于各种各样的电路设计。在示例中，时基发生器102、200、228的实施方式促进启动和停止，而不必依赖于其输出的开关信号使系统中断。在示例中，时基发生器102、200、228的实施方式消耗很少的功率。

信号发生器204可以采取与上面参考图2A和图2C描述的示例不同的许多形式。在一个示例中，不同的信号发生器生成脉冲宽度时基。在一个示例中，信号发生器生成最小开启时间类型的时基或最小关闭时间类型的时基。在一个示例中，信号发生器204使用与恒定电流源212和变化的电流源214不同的电路，以不同的方式将时基控制字转换为时基信号。在一个示例中，时基控制字被数字逻辑处理以在数字域中生成时基信号。在一个示例中，使用不同的模拟过程来变换时基控制字以生成时基信号。本公开设想了用于接收伪随机数形式的时基控制字并将该伪随机数变换为时基信号的多种机制。

图3示出了说明性7位斐波那契LFSR 300。在一个示例中，LFSR 300是图1的LFSR110或其一部分。在一个示例中，LFSR 300是图2A的LFSR 202或其一部分。在一个示例中，LFSR 300是图2C的LFSR 202或其一部分。在一个示例中，LFSR 300包括复位零输入301、时钟输入302、7位并行输出303、第一寄存器304、第二寄存器306、第三寄存器308、第四寄存器310、第五寄存器312、第六寄存器314和第七寄存器316。在一个示例中，寄存器304-316中的每一个都是触发器。第七寄存器316的输出连接到第六寄存器314的输入。第六寄存器314的输出连接到第五寄存器312的输入。第五寄存器312的输出连接到第四寄存器310的输入。第四寄存器310的输出连接到第三寄存器308的输入。第三寄存器308的输出连接到第二寄存器306的输入。第二寄存器306的输出连接到第一寄存器304的输入。第一寄存器304的输出324和第七寄存器316的输出322由异或门320以异或运算(XORed)进行处理(为了清楚起见，图3省略了到异或门320的连接)，以确定对第七寄存器316的输入。

LFSR 300被配置成在设备通电时或在执行复位时加载初始种子值。在一些示例中，种子值是任何7位的值，不包括b0000000。虽然在图3中没有图示为耦合到寄存器304-316以避免图中的混乱，但是在一个示例中，复位零输入301耦合到寄存器304-316的置位输入或复位输入。如图3所图示，当复位零输入301被设置为逻辑低时，第七寄存器316被配置成将其Q输出设置为逻辑高，并且当复位零输入301被设置为逻辑低时，第一到第六寄存器304-314被配置成将其Q输出设置为逻辑低。因此，图3的说明性7位斐波那契LFSR 300被描绘为配置成用b1000000的种子值进行初始化。在其它示例中，7位斐波那契LFSR 300被配置成用不同于b1000000且不同于b0000000的不同种子值进行初始化。

图4是生成图2A的时基发生器200或图1的时基发生器102的时钟输出或开关信号的说明性过程400的流程图。在操作时基发生器102、200和操作开关模式DC-DC转换器100的同时，过程400连续地重复。在框402处，时基发生器确定作为恒定电流403和可变电流412的函数的时钟周期，诸如图2A中的电流源212、214产生的时钟周期。该时钟周期控制时钟404，该时钟404具有的频率等于框402处确定的周期的倒数。时钟周期在通过过程400的环路的每个循环上改变。在一个示例中，在通过过程400的环路的每个循环期间，时钟仅从低切换到高并且返回到低一次。

在框406处，时钟404控制随机模式发生器，以将控制值408设置为新计算的控制值。在一个示例中，随机模式发生器是LFSR，诸如上面描述的那些。在一个示例中，随机模式发生器是斐波那契LFSR。在一个示例中，随机模式发生器是7位斐波那契LFSR、9位斐波那契LFSR、11位斐波那契LFSR、15位斐波那契LFSR或17位斐波那契LFSR中的一个。在一个示例中，随机模式发生器是伽罗瓦LFSR。在一些示例中，LFSR被配置成生成伪随机值的最大长度序列，在最大长度循环期间没有任何伪随机值重复。在值的序列的末尾，序列开始新的循环，从序列的初始值开始。可以为LFSR建立任何初始种子值，0值(b00……0)除外。在另一示例中，随机模式发生器是与LFSR不同的组件或电路，例如不同的数字伪随机数发生器组件。

控制值408控制可变电流412，其中，在至少一些示例中，可变电流的幅度是控制值408的线性函数。当时钟404脉冲高并返回低时，LFSR通过其寄存器转变值并设置不同的值，并且不同的值建立不同的可变电流，并且不同的可变电流改变在通过过程400的环路的下一循环中的时钟周期。在一个示例中，LFSR的输出改变下一个生成的时基信号的脉冲宽度。

图5将与恒定频率开关信号相关联的说明性开关噪声和与变化的频率开关信号相关联的开关噪声进行比较。说明性曲线图500包括表示频率的X轴502和以10为底的对数进行缩放的方式表示功率的Y轴504。第一迹线506表示常规开关模式DC-DC转换器在开关频率Fsw下的开关噪声。第二迹线508是多个迹线509的示例迹线，多个迹线509是通过将开关信号扩展到多个不同频率而产生的，如本文所述。虽然在图5中仅图示了变化的频率开关噪声的几个迹线，但在一些示例中，多个迹线509的数目等于由时基发生器102、200中的LFSR输出的不同值的数目。

虽然在图5中没有这样图示，但是与常规开关模式DC-DC转换器中的开关噪声相关联的能量不是在单个频率(例如，迹线506)下生成的，而是以开关频率为中心并且具有锥形分布的窄分布噪声(例如，当开关噪声幅度在频域中用曲线图或轨迹表示时)，其中标称开关频率的较低频率侧和较高频率侧，高值在幅度上急剧向下倾斜。这是因为在常规开关模式DC-DC转换器中的开关频率不是完美定时的，而是受到轻微的频率变动的影响。同样，与第二迹线508和多个迹线509相关联的噪声能量不是在单个频率下生成的，而是以多个开关频率为中心并且具有锥形分布的窄分布噪声。为了简化说明和讨论，在图5中没有表示这种开关噪声的锥形。然而，在迹线509的情况下，迹线509的低噪声能量肩部(shoulder)在开关频率范围的中心重叠，并且相对于开关频率的低范围附近和高范围附近的噪声，增加了开关频率的中间范围内的累积噪声。本公开教导减少这种由于在开关频率的中间范围中的开关频率的重叠肩部而引起的中间范围噪声的系统和方法，如下面进一步详细讨论的。

在示例中，多个迹线509包括127个迹线、511个迹线、2047个迹线、32767个迹线、131071个迹线或一些其它数量的迹线。第二迹线508表示上述开关模式DC-DC转换器100在多个开关频率中的单个频率下的开关噪声。常规开关模式DC-DC转换器(第一迹线506)中的开关噪声与当扩展开关信号频率时的迹线509中的开关噪声之间的功率差被图示为差510(Y轴是以10为底的对数进行缩放)。开关信号频率的扩展被图示为扩展开关信号频率带宽512。

虽然在图5中仅图示了变化的频率开关噪声的几个迹线，但在一些示例中，迹线的数目等于由时基发生器102、200中的LFSR输出的不同值的数目。例如，当使用7位斐波那契LFSR时，如图3所图示的，将存在127个迹线。因为所有127个迹线的频率扩展中的噪声能量之和将近似等于第一迹线506的幅度，所以127个迹线中的每个迹线的噪声能量将减小(为了清楚起见，Y轴504的缩放是以10为底的对数进行缩放)。在理论最大值中，相对于非扩展噪声杂散中的噪声的能量，频率扩展开关信号中的能量将是1/127或-21dB(例如，(10log(1/127))＝-21dB)。实际上，预计能量衰减将小于理论最大值。

在一个示例中，迹线509之间的距离以及因此开关信号的频率的总变动至少部分地由变化的电流源214响应于LFSR 202的输出而输出的变化的电流的范围来确定。变化的电流源214的最大输出越大，开关信号的频率的变动越宽。在一个示例中，频率变化小于目标开关频率的10％。在一个示例中，目标频率是未调制的时基发生器的频率。例如，如果目标频率是3MHz，则开关信号的范围包括小于3MHz的10％或小于300kHz的频率带宽。例如，开关频率从2.7MHz到3MHz、从2.85MHz到3.15MHz、从3MHz到3.3MHz或者在更小的带宽上变化。在一个示例中，如果开关信号在大于15％的范围上变化，则开关模式DC-DC转换器100的性能降低。在一个示例中，如果开关信号在大于10％的范围上变化，则开关模式DC-DC转换器100的性能降低。在一个示例中，如果开关信号在大于8％的范围上变化，则开关模式DC-DC转换器100的性能降低。在一个示例中，如果开关信号在大于6％的范围上变化，则开关模式DC-DC转换器100的性能降低。

图6示出了从最小频率变化到最大频率的开关信号的频率带宽，其中第一多个迹线602中的最大频率是目标开关频率。在第二多个迹线604中，开关信号从最小频率变化到最大频率，其中目标开关频率处于变化的开关信号频率带宽的大约中间。在第三多个迹线606中，开关信号从最小频率变化到最大频率，该最小频率是目标开关频率。

可以通过改变图2A中的恒定电流源212的固定电流输出来建立不同的多个迹线602、604、606。在第一多个迹线602中，恒定电流源被设置为最低频率的电平。在第三多个迹线606中，恒定电流源被设置为与目标开关频率相关联的电平。在第二多个迹线604中，恒定电流源被设置为第一多个迹线602和第三多个迹线606的电平之间的电平。时基发生器200的结构是灵活的，并且可以由设计者适应性调整以实现不同的开关频率和不同的开关频率带宽(开关信号频率的变动的范围)。

参考图2A和图2C，在一个示例中，变化的电流源214由多个单独的变化的电流源组件实现，其中每个单独的变化的电流源组件由N位LFSR 202的输出位之一接通或断开。变化的电流源组件的数目等于N位LFSR 202的数目N。

在一个示例中，恒定电流源212被配置成输出10μA(微安)，变化的电流源的第一组件被配置成输出6.3nA(纳安)，变化的电流源214的第二组件被配置成输出12.6nA，变化的电流源214的第三组件被配置成输出25.2nA，变化的电流源的第四组件被配置成输出50.4nA，变化的电流源214的第五组件被配置成输出100.8mA，变化的电流源214的第六组件被配置成输出201.6nA，变化的电流源214的第七组件被配置成输出403.2nA。变化的电流源214的每个组件基于LFSR 202的输出中的对应位而导通和关断。当变化的电流源214的组件电流源中没有一个导通时，变化的电流源214的输出为零，电容器216仅由恒定电流源212充电，时钟208的周期较长，并且开关信号的频率较低。当变化的电流源214的所有组件电流源导通时(例如，LFSR 202输出值b1111111＝127)，电容器216由来自恒定电流源212的约10μA电流和来自变化的电流源214的约800nA电流充电，时钟208的周期较短，并且开关信号的频率较高。在不同的示例中，恒定电流源212和变化的电流源214的组件电流源供应不同量的电流。

图7A示出了包括频谱整形组件702的时基发生器700。N位时基控制字704被输入到信号发生器204并控制由信号发生器204生成的时基信号208。在一个示例中，时基发生器700包括LFSR 202、信号发生器204和可选数字除法器211。LFSR 202、信号发生器204和可选数字除法器211如上所述实现和操作。在一个示例中，例如基于时基控制字704的数字处理或基于不同的模拟过程，可以在不使用恒定电流源212和变化的电流源214的情况下实现信号发生器204。在一个示例中，时基发生器700包括与LFSR 202不同的伪随机值的源。

频谱整形组件702对LFSR 202的N位输出220的至少一部分执行后处理，例如对LFSR 202的N位输出的N-1位执行后处理，以对与开关模式DC-DC转换器100的开关频率相关联的开关噪声进行频谱整形。在一个示例中，由LFSR 202输出的位1到N-2和位N保持不变地传递给N位时基控制字704(例如，位1到N-2和位N的输出与N位时基控制字704中的对应位位置相关联)，而N位时基控制字704的位N-1由频谱整形组件702生成。在某些情况下，N位时基控制字704的位N-1的值与LFSR 202输出的N-1位保持不变；在其它情况下，N位时基控制字704的位N-1的值相对于LFSR 202输出的N-1位被反相。如果LFSR 202输出的N-1位是低逻辑值，则对N-1位进行反相意味着相对于LFSR 202的N位输出增加N位时基控制字704的值。如果LFSR 202输出的N-1位是高逻辑值，则对N-1位进行反相意味着相对于LFSR 202的N位输出减小N位时基控制字704的值。在一个示例中，频谱整形组件702可以执行与本文描述的那些示例不同的控制字的整形。

在一个示例中，频谱整形组件702调节信号发生器204以产生预定义的时基频谱(例如，开关频率或时基频率的预定义的范围)。在一个示例中，预定义的时基频谱可以是去除(depleted)了时基频率范围的一些或所有中间范围值的时基频谱。下面将更全面地描述该示例。然而，本公开的教导考虑了频谱整形组件702可以调节信号发生器204所实现的多种替代的预定义的时基频谱。在一个示例中，频谱整形组件702调节信号发生器204以产生去除了时基频率范围的低范围值的时基频谱。在一个示例中，频谱整形组件702调节信号发生器204以产生以下时基频谱，该时基频谱去除了低范围值并且补充了时基频率范围的高范围值，例如，通过将时基控制字的一些低范围值转变为时基控制字的高范围值。

在一个示例中，如本文所述对N-1位进行反相使得在LFSR 202的一个循环期间，由LFSR 202输出的2^N-1个不同值的序列中的一些值在时基控制字704中重复。例如，基于7位LFSR 202，40(十进制)是0101000(二进制)。对N-1位反相将其转换为0001000(二进制)，即8(十进制)。这意味着时基控制字704的值8(十进制)将在LFSR 202的一个循环中两次输入到信号发生器204。在生成N位时基控制字704中，在LFSR 202的N位输出的中间值范围内选择性地对LFSR 202输出的N位值执行该逻辑反相，通过将一些开关噪声重新分布到时基频率或开关频率范围中的不同位置(例如在时基频率范围的较低部分或较高部分)，减少了在开关频率的范围的中间的累积的开关噪声。在某些情况下，在开关频率的范围的中间的累积的开关噪声的这种减少被称为频谱整形。

在一个示例中，频谱整形组件702更改LFSR 202输出的中间范围值，以排除开关频率的范围的中间的开关频率。在示例中，开关频率的范围的中间的开关频率的这种排除降低了开关噪声的最大值。在没有由频谱整形组件702执行的频谱整形的情况下，开关噪声表现出在开关频率的范围的中间的最大值大于当使用由频谱整形组件702执行的频谱整形时在开关频率的范围的中间的开关噪声最大值。在其它示例中，频谱整形组件702可以以不同的方式适应性调整控制字值，而不是排除开关频率的范围的中间中的所有或一些开关频率。

在一个示例中，LFSR 202输出1到127范围内的7位值。从1到31的LFSR 202输出值由频谱整形组件702不变地发送到信号发生器204(例如，N位时基控制字704与LFSR 202的N位输出相同)，从32到63的LFSR 202输出值由频谱整形组件702减小了值32，并且这些减小的值被发送到信号发生器204(例如，除了LFSR 202的输出的N-1值已从“1”改变为“0”之外，N位时基控制字704与LFSR 202的N位输出相同)，从64到95的LFSR 202输出值由频谱整形组件702增加值32，并且这些增加的值被发送到信号发生器204(例如，除了LFSR 202的输出的N-1值已从“0”改变为“1”之外，N位时基控制字704与LFSR 202的N位输出相同)，并且从96到127的LFSR 202输出值由频谱整形组件702不变地发送到信号发生器204(例如，N位时基控制字704与LFSR 202的N位输出相同)。

图7B图示了时基控制字704值的序列，该时基控制字704值已由频谱整形组件702处理以通过将值向下转变32的值来排除32到63范围内的值，并且由频谱整形组件702处理以通过将值向上转变32的值来排除64到95范围内的值。频谱整形组件702将该值的序列发送到信号发生器204以生成时基信号。

在不同的示例中，由频谱整形组件702执行不同的频谱整形操作。在一个示例中，中间范围小于LFSR 202输出的值的范围的值的一半，例如，中间范围是从48到79。在一个示例中，中间范围是LFSR 202输出的值的范围的值的一半以上，例如，中间范围是从22到105。在一个示例中，中间范围值的值的改变幅度大于32。在一个示例中，中间范围值的值的改变幅度小于32。在示例中，更改中间范围值中的预定义的部分，例如更改2个中间范围值中的1个，或者更改4个中间范围值中的3个。在示例中，频谱整形组件702被配置成支持不同的频谱整形操作，例如基于对频谱整形组件702的选择控制输入。在一个示例中，频谱整形组件702用在开关模式DC-DC转换器集成电路100上消耗小的占用空间(footprint)的组合逻辑来实现。替代性地，在一个示例中，频谱整形组件702被实现为在开关模式DC-DC转换器集成电路100中的处理器上执行的软件或固件。

图7C示出了上面参考图7A所述的时基发生器700的替代示例的另一个说明性的时基发生器720。时基发生器720基本上类似于上述的时基发生器700，不同的是，时钟信号208是由差分放大器230和模数转换器(ADC)232的组合产生的。差分放大器230在其第一输入209上耦合到电容器216的第一引线，并且在其第二输入210上耦合到电压基准。差分放大器230将基于其第一和第二输入的模拟信号输出到ADC 232，并且ADC 232产生反馈到LFSR202并且反馈到开关218的时钟信号208。

图7D、图7E和图7F呈现了上述频谱整形技术的简化图示。参考图7D、图7E和图7F所描述的频谱整形示例(例如，通过使用时基控制字704的示例值的缩小范围和通过增加由时基控制字704产生的时基周期中的变动的缩放比例)被显著简化以使得说明场景容易处理。时基信号的持续时间变化+/-22％，这比实际开关模式DC-DC转换器IC 100所期望的要大，但是这种夸大使得这些差异的说明更加明显。

在图7D中，图示了值的伪随机序列730。尽管出于该场景的目的，这八个值已经被手动选择，但是可以认为它们是由伪随机数的源(诸如来自LFSR 202)产生的。序列是1、6、4、8、2、7、5、3。范围1到8中的每个值出现一次。此序列的中间范围值将通过后处理进行更改，以排除中间范围值3、4、5和6，将较低值的中间范围值向下转变，并且将较高值的中间范围值向上转变。在图7F中，图7E的值的序列730已经(在这种情况下手动地)被后处理以生成排除中间范围值的值的序列735。图7F中图示的值的序列735是1、8、2、8、2、7、7、1。因此，原始值1保持不变。原始值6向上转变到8，从序列中排出该中间范围值。原始值4向下转变到2，从序列中排出该中间范围值。原始值8保持不变。原始值2保持不变。原始值7保持不变。原始值5向上转变到7，从序列中排出该中间范围值。原始值3向下转变到1，从序列中排出该中间范围值。在创建该示例时手动完成的后处理类似于上文参考图7A和图7C描述的频谱整形组件702提供的后处理。值的序列735表示该简化示例中的时基控制字704的值的序列。

在图7F中，经后处理的序列1、8、2、8、2、7、7、1(值的序列735)用于手动调制时基740，这里表示为脉冲列的上升沿。脉冲列包括第一脉冲741、第二脉冲742、第三脉冲743、第四脉冲744、第五脉冲745、第六脉冲746、第七脉冲747、第八脉冲748和第九脉冲749。水平轴是时间。与序列值1相对应的第一时基值是1.438时间单位(在本示例中，比(specific)时间单位是不相关的，但是单位可以是，例如，微秒)。与序列值8相对应的第二时基值是1.0时间单位。与序列值2相对应的第三时基值是1.375时间单位。与序列值8相对应的第四时基值是1.0时间单位。与序列值2相对应的第五时基值为1.375时间单位。与序列值7相对应的第六时基值是1.063时间单位。与序列值7相对应的第七时基值是1.063时间单位。与序列值1相对应的第八时基值是1.438时间单位。可以想象，在创建该示例时手动完成的时基740的生成是由信号发生器204响应于具有图7E所图示的值的序列735的时基控制字704的序列而产生的。

图8是生成图7A的时基发生器700或图7C的时基发生器720的时钟输出或开关信号的说明性过程800的流程图。该过程800在操作时基发生器102、700、720和操作开关模式DC-DC转换器100时连续重复。在框402处，时基发生器确定作为恒定电流403和可变电流412的函数的时钟周期，诸如图2A中的电流源212、214产生的时钟周期。该时钟周期控制时钟404，该时钟404具有的频率等于框402处确定的周期的倒数。时钟周期在通过过程400的环路的每个循环上改变。在一个示例中，在通过过程400的环路的每个循环期间，时钟仅从低切换到高并返回到低一次。

在框406处，时钟404控制随机模式发生器，以响应于时钟404而将控制值408设置为新计算的控制值。在一个示例中，随机模式发生器是LFSR。在一个示例中，随机模式发生器是斐波那契LFSR。在一个示例中，随机模式发生器是7位斐波那契LFSR、9位斐波那契LFSR、11位斐波那契LFSR、15位斐波那契LFSR或17位斐波那契LFSR中的一个。在一个示例中，随机模式发生器是伽罗瓦LFSR。在一个示例中，LFSR被配置成生成伪随机值的最大长度序列，在最大长度循环期间没有任何伪随机值重复。在值的序列的末尾，序列开始新的循环，从序列的初始值开始。可以为LFSR建立任何初始种子值，0值(b00……0)除外。在另一示例中，随机模式发生器是与LFSR不同的组件或电路，例如不同的数字伪随机数发生器组件。

在框802处，控制值408被频谱整形。在一些情况下，频谱整形使控制值408保持不变。在一些情况下，频谱整形减小控制值408。在一些情况下，频谱整形增加控制值408。频谱整形框输出经频谱整形的控制值804(例如，N位时基控制字704)，该控制值804控制可变电流412，其中，在至少一些示例中，可变电流的幅度是经频谱整形的控制值804的线性函数。当时钟404脉冲高并返回低时，LFSR通过其寄存器转变值并设置不同的值，并且不同的值建立不同的可变电流，并且不同的可变电流改变通过过程400的环路的下一循环中的时钟周期。

图9示出了从最小频率变化到最大频率的开关信号的频率带宽，其中排除了中间范围开关频率，其中第一多个迹线902中的最大频率是目标开关频率。在第二多个迹线904中，开关信号从最小频率变化到最大频率，其中目标开关频率处于变化的开关信号频率带宽的大约中间。在第三多个迹线906中，开关信号从最小频率变化到最大频率，该最小频率是目标开关频率。

可以通过改变图7A或图7C中的恒定电流源212的固定电流输出来建立不同的多个迹线902、904、906。在第一多个迹线902中，恒定电流源被设置为最低频率的电平。在第三多个迹线906中，恒定电流源被设置为与目标开关频率相关联的电平。在第二多个迹线904中，恒定电流源被设置为第一多个迹线902和第三多个迹线906的电平之间的电平。时基发生器800、802的结构是灵活的，并且可以由设计者适应性调整以实现不同的开关频率和不同的开关频率带宽(开关信号频率的变动的范围)。在示例中，时基发生器800、802支持不同的频谱整形体制，诸如支持在开关频率的中间范围中减少的开关频率数目，但不排除开关频率的中间范围中的所有开关频率的频谱整形体制。

图10示出了频谱整形组合逻辑1000的示例。在一个示例中，时基发生器700、720的频谱整形组件702用逻辑电路(例如用于实现频谱整形组合逻辑1000的逻辑电路)实现。各种组合逻辑实施方式与本文公开和教导的开关频率频谱整形一致。虽然示例频谱整形组合逻辑1000涉及7位时基控制字，但是本领域技术人员将容易地基于具有不同数目的移位寄存器的LFSRS(例如，9位LFSR、11位LFSR、15位LFSR、17位LFSRS等)或基于不同位长的时基控制字对开关模式DC-DC转换器集成电路100采用频谱整形组合逻辑1000。

频谱整形组合逻辑1000的输入包括整形_频谱_真_位1输入1050、整形_频谱_真_位2输入1052、LFSR_输出_位6 1054、LFSR_输出_位1 1056、LFSR_输出_位2 1058、LFSR_输出_位7 1060和逻辑低输入1062。在一个示例中，整形_频谱_真_位1输入1050和整形_频谱_真_位2输入1052是耦合到开关模式DC-DC转换器集成电路100的输入引脚的控制输入。在一些上下文中，整形_频谱_真_位1输入1050被称为第一频谱整形控制输入，并且整形_频谱_真_位2输入1052被称为第二频谱整形控制输入。LFSR_输出_位1耦合到LFSR 202的位1输出，LFSR_输出_位2耦合到LFSR 202的位2输出，LFSR_输出_位6耦合到LFSR 202的位6输出，并且LFSR_输出_位7耦合到LFSR 202的位7输出。在开关模式DC-DC转换器集成电路100中，逻辑低输入1062耦合到例如地的低逻辑电压电平。

示例频谱整形组合逻辑1000被配置成被选择以：不提供开关频率频谱整形(例如，当整形_频谱_真_位1输入1050和整形_频谱_真_位2输入1052都具有逻辑低值时)；对开关频率的中间范围中的每隔一个开关频率提供开关频率频谱整形(例如，当整形_频谱_真_位1输入1050具有逻辑高值并且整形_频谱_真_位2输入1052具有逻辑低值时)；对开关频率的中间范围中的所有开关频率提供开关频率频谱整形(例如，当整形_频谱_真_位1输入1050具有逻辑低值并且整形_频谱_真_位2输入1052具有逻辑高值时)；以及对开关频率的中间范围中的4个开关频率中的3个开关频率提供开关频率频谱整形(例如，当整形_频谱_真_位1输入1050和整形_频谱_真_位2输入1052都具有逻辑高值时)。

频谱整形组合逻辑1000包括第一逻辑反相器1004、第二逻辑反相器1010、第三逻辑反相器1023和第四逻辑反相器1025。频谱整形组合逻辑1000包括第一与逻辑门1006、第二与逻辑门1008、第三与逻辑门1012、第四与逻辑门1014、第五与逻辑门1018、第六与逻辑门1022和第七与逻辑门1024。频谱整形组合逻辑1000包括第一或逻辑门1016、第二或逻辑门1020、第三或逻辑门1026和第四或逻辑门1030。频谱整形组合逻辑1000包括第一复用器1032和第二复用器1028。

整形_频谱_真_位1输入1050和整形_频谱_真_位2输入1052耦合到第四或逻辑门1030的输入。第四或逻辑门1030的输出耦合到第一复用器1032的选择器输入。如果两个输入1050、1052都是逻辑低，则第五或逻辑门1030的输出是逻辑低，并且使得第一复用器1032将其a-输入耦合到频谱整形组合逻辑1000的输出1002。在一个示例中，频谱整形组合逻辑1000的输出1002将时基控制字输入(N位时基控制字704)的第六位提供给信号发生器204，而LFSR 202的输出的位1到位5和位7耦合到输入给信号发生器204的时基控制字的对应位。第一复用器1032的a-输入耦合到LFSR_输出_位6 1054，该LFSR_输出_位6 1054耦合到LFSR202的输出的第六位(例如，LFSR 202的第六寄存器的输出)。因此，当没有选择频谱整形(输入1050、1052都是逻辑低)时，频谱整形组合逻辑1000的输出1002不变地(例如，未整形)通过LFSR 202的输出的位6。如果输入1050、1052中的任何一个是逻辑高，则第五或逻辑门1030的输出是逻辑高，并且使得第一复用器将其b-输入耦合到频谱整形组合逻辑1000的输出1002。当对输入到信号发生器204的时基控制字的位6执行频谱整形时，经整形的值从第一复用器的b-输入耦合到频谱整形组合逻辑1000的输出1002。

参考频谱整形组合逻辑1000，对LFSR 202输出的具有中间范围值(值的范围在32到95之间)的时基控制字执行控制信号发生器204的时基控制字的频谱整形，并且这仅影响时基控制字的位6。当时基控制字的位6为逻辑高时，将其设置为逻辑低将7位时基控制字的值减少32。当时基控制字的位6为逻辑低时，将其设置为逻辑高将7位时基控制字的值增加32。当时基控制字的位7为逻辑低且时基控制字的位6为逻辑高时，7位时基控制字具有范围从32到63的值，并且将时基控制字的位6设置为逻辑低将7位时基控制字的值减小到0到31的范围。当时基控制字的位7为逻辑高且时基控制字的位6为逻辑低时，7位时基控制字具有范围从64到95的值，并且将时基控制字的位6设置为逻辑高将7位时基控制字的值增加到96到127的范围。

整形_频谱_真_位1输入1050耦合到第二逻辑反相器1010的输入。整形_频谱_真_位2输入1052和第二逻辑反相器1010的输出耦合到第三与逻辑门1012的输入。当整形_频谱_真_位2输入1052为逻辑高且整形_频谱_真_位1为逻辑低时，第三与逻辑门1012的输出为逻辑高。第三与逻辑门1012的输出耦合到第二或逻辑门1020的输入。当第三与逻辑门1012的输出为逻辑高时，第二或逻辑门1020的输出为逻辑高。

LFSR_输出_位7 1060耦合到第三逻辑反相器1023的输入。当LFSR_输出_位7 1060为逻辑低时，第三逻辑反相器1023的输出为逻辑高。第三逻辑反相器1023的输出耦合到第六与逻辑门1022的第一输入。LFSR_输出_位61054耦合到第六与逻辑门1022的第二输入，并且第二或逻辑门1020的输出耦合到第六与逻辑门1022的第三输入。第六与逻辑门1022的输出耦合到第二复用器1028的选择器输入。当第二复用器1028的选择器输入为逻辑高时，第二复用器1028的b-输入耦合到第二复用器1028的输出。第二复用器1028的输出耦合到第一复用器1032的b-输入。逻辑低输入1062耦合到第二复用器1028的b-输入。当整形_频谱_真_位2输入1052为逻辑高，整形_频谱_真_位1为逻辑低，LFSR_输出_位7 1060为逻辑低，并且LFSR_输出_位6为逻辑高(例如，7位时基控制字在值32到63的范围内)时，第二复用器1028将其b-输入耦合到其输出，逻辑低输入1062传递通过第二复用器1028、通过第一复用器1032并到达频谱整形组合逻辑1000的输出1002，以将7位时基控制字的位6驱动为逻辑低，从而将7位时基控制字的值减小32。

LFSR_输出_位6 1054耦合到第四逻辑反相器1025的输入，并且第四逻辑反相器1025的输出耦合到第七与逻辑门1024的第一输入。LFSR_输出_位7 1060耦合到第七与逻辑门1024的第二输入。第二或逻辑门1020的输出耦合到第七与逻辑门1024的第三输入。第七与逻辑门1024的输出耦合到第三或逻辑门1026的输入。LFSR_输出_位6还耦合到第三或逻辑门1026的输入。

当整形_频谱_真_位2输入1052为逻辑高，整形_频谱_真_位1为逻辑低，LFSR_输出_位7 1060为逻辑高，并且LFSR_输出_位6为逻辑低(例如，7位时基控制字在值64到95的范围内)时，第二复用器1028的a-输入耦合到其输出，第七与逻辑门1024的输出为逻辑高，第三或逻辑门1026的输出为逻辑高，并且逻辑高传递通过第二复用器1028、通过第一复用器1032并且到达频谱整形组合逻辑1000的输出1002，以将7位时基控制字的位6驱动到逻辑高，从而将7位时基控制字的值增加32。

当整形_频谱_真_位2输入1052为逻辑高，整形_频谱_真_位1为逻辑低，LFSR_输出_位7 1060为逻辑低，并且LFSR_输出_位6为逻辑低(例如，7位时基控制字在值1到32的范围内[在一些示例中召回b0000000为排除值])，第六与逻辑门1022的输出为逻辑低，第二复用器1028的a-输入耦合到其输出，第七与逻辑门1024的输出为逻辑低，并且第三或逻辑门的输出为LFSR_输出_位6 1054的值。LFSR_输出_位6 1054的该值被传递到第一复用器1023的b-输入并且在频谱整形组合逻辑1000的输出1002上输出，从而保持7位时基控制字不变。

当整形_频谱_真_位2输入1052为逻辑高，整形_频谱_真_位1为逻辑低，LFSR_输出_位7 1060为逻辑高，并且LFSR_输出_位6为逻辑高(例如，7位时基控制字在值96到127的范围内)时，第六与逻辑门1022的输出为逻辑低，第二复用器1028的a-输入耦合到其输出，第七与逻辑门1024的输出为逻辑低，并且第三或逻辑门的输出为LFSR_输出_位6 1054的值。LFSR_输出_位6 1054的该值被传递到第一复用器1023的b-输入并且在频谱整形组合逻辑1000的输出1002上输出，从而保持7位时基控制字不变。

当第二或门1020的输出为逻辑高时，执行上述针对LFSR_输出_位6和LFSR_输出_位7的各种范围的值的处理。当或门1020的输出为逻辑低时，LFSR_输出_位6值(经由第一复用器1032的a-输入或经由通过第一复用器1032的b-输入耦合的第二复用器1028的a-输入)被传递到输出1002。

整形_频谱_真_位2输入1052耦合到第一逻辑反相器1004的输入。第一逻辑反相器1004的输出耦合到第一与逻辑门1006的第一输入。整形_频谱_真_位1输入1050耦合到第一与逻辑门1006的第一输入。第一与逻辑门1006的输出耦合到第二与逻辑门1008的第一输入。LFSR_输出_位1输入1056耦合到第二与逻辑门1008的第二输入。当整形_频谱_真_位2输入1052为逻辑低，整形_频谱_真_位1为逻辑高，并且LFSR_输出_位1 1056为逻辑高(例如，LFSR 202的7位输出的每隔一个值具有设置为逻辑高的最低有效位(LSB)–LFSR_输出_位11056)时，第二与逻辑门1008的输出为逻辑高，第二或逻辑门1020的输出为逻辑高，并且发生上述处理。当整形_频谱_真_位2输入1052为逻辑低，整形_频谱_真_位1为逻辑高，并且LFSR_输出_位1 1056为逻辑低(LFSR 202的7位输出中交替的每隔一个值)时，第二与逻辑门1008的输出为逻辑低，并且LFSR_输出_位6的值通过第三或逻辑门1026传递到第二复用器1028的b-输入，到达第一复用器1032的b-输入，并到达组合逻辑1000的输出1002。因此，当整形_频谱_真_位2输入1052为逻辑低时，整形_频谱_真_位1为逻辑高时，时基控制字值32到95范围内的每两个开关频率中的一个被提供开关频率频谱整形。

整形_频谱_真_位2输入1052耦合到第四与门1014的第一输入，整形_频谱_真_位1输入1050耦合到第四与逻辑门1014的第二输入。第四与逻辑门1014的输出耦合到第五与逻辑门1018的第一输入。LFSR_输出_位1输入1056耦合到第一或逻辑门1016的第一输入，并且LFSR_输出_位2输入1058耦合到第一或逻辑门1016的第二输入。当LFSR_输出_位1为逻辑高或LFSR_输出_位2为逻辑高时，第一或逻辑门1016的输出为逻辑高。第一或逻辑门1016的输出耦合到第五与逻辑门1018的第二输入。

当整形_频谱_真_位2输入1052为逻辑高，整形_频谱_真_位1为逻辑高，并且LFSR_输出_位1 1056为逻辑高或LFSR_输出_位2 1058为逻辑高(例如，LFSR 202的7位输出的四个值中的三个具有的两个LSB(LFSR_输出_位11056和LFSR_输出_位2 1058)中的至少一个设置为逻辑高)时，第五与逻辑门1018的输出为逻辑高，第二或逻辑门1020的输出为逻辑高，并且发生上述处理。当整形_频谱_真_位2输入1052为逻辑高，整形_频谱_真_位1为逻辑高，并且LFSR_输出_位1 1056和LFSR_输出_位2 1058均为逻辑低时，第二与逻辑门1008的输出为逻辑低，LFSR_输出_位6的值通过第三或逻辑门1026传递到第二复用器1028的b-输入，到达第一复用器1032的b-输入，并且到达组合逻辑1000的输出1002。因此，当整形_频谱_真_位2输入1052为逻辑高，整形_频谱_真_位1为逻辑高时，时基控制字值32到95范围内的四个开关频率中的三个被提供开关频率频谱整形。

图11A示出了用于对开关模式DC-DC转换器集成电路100中的开关频率进行频谱整形的方法1100的流程图。方法1100的处理由上文参考图7A和图7C所述的频谱整形组件702提供。方法1100的处理由频谱整形组合逻辑提供，例如，上文参考图10描述的开关频率频谱整形组合逻辑1000或开关频率频谱整形组合逻辑的另一示例。

在框1102处，如果N位LFSR 202的输出值小于2^(N-1)并且N位LFSR 202的输出值大于或等于2^(N-2)，则输入到信号发生器204的N位时基控制字是N位LFSR 202的输出值减去2^(N-2)。如果框1102的条件被满足，则方法1100退出。在框1104处，如果N位LFSR 202的输出值小于(2^(N-1)+2^(N-2))并且N位LFSR 202的输出值大于或等于2^(N-1)，则输入到信号发生器204的N位时基控制字是N位LFSR 202的输出值加上2^(N-2)。如果框1104的条件被满足，则方法1100退出。在框1106处，如果N位LFSR202的输出值小于2^(N-2)或者如果N位LFSR 202的输出值大于或等于(2^(N-1)+2^(N-2))，则输入到信号发生器204的N位时基控制字是N位LFSR 202的输出值(例如，N位LFSR 202的输出值不变地被传递到信号发生器204)。

图11B示出了用于对开关模式DC-DC转换器集成电路100中的开关频率进行频谱整形的方法1130的流程图。方法1130的处理由上文参考图7A和图7C所述的频谱整形组件702提供。方法1130的处理由频谱整形组合逻辑提供，例如，上文参考图10描述的开关频率频谱整形组合逻辑1000或开关频率频谱整形组合逻辑的另一示例。

在框1132处，如果N位LFSR 202的输出值小于2^(N-1)，N位LFSR 202的输出值大于或等于2^(N-2)，并且N位LFSR 202的输出的最低有效位是逻辑高，则输入到信号发生器204的N位时基控制字是N位LFSR 202的输出值减去2^(N-2)。如果满足框1132的条件，则方法1130退出。在框1134处，如果N位LFSR 202的输出值小于(2^(N-1)+2^(N-2))，N位LFSR 202的输出值大于或等于2^(N-1)，并且N位LFSR 202的输出的最低有效位是逻辑高，则输入到信号发生器204的N位时基控制字是N位LFSR 202的输出值加上2^(N-2)。如果满足框1134的条件，则方法1130退出。在框1136处，如果N位LFSR 202的输出值小于2^(N-2)，如果N位LFSR202的输出值大于或等于(2^(N-1)+2^(N-2))，或者如果N位LFSR 202的输出的最低有效位是逻辑低，则输入到信号发生器204的N位时基控制字是N位LFSR 202的输出值(例如，N位LFSR 202的输出值不变地传递到信号发生器204)。

图11C示出了方法1150的流程图。在一个示例中，方法1150由开关模式DC-DC转换器执行，例如由开关模式DC-DC转换器IC 100执行。在一个示例中，方法1150的一些处理由上面参考图2A、图2C、图3、图7A和图7C描述的LFSR 202、频谱整形组件702和信号发生器204执行。在一个示例中，频谱整形组件702的处理由实现上述参考图10所述的组合逻辑1000的逻辑电路执行。在其它示例中，频谱整形组件702的处理由不同的逻辑电路执行。

在框1152处，方法1150包括从线性反馈移位寄存器输出时基控制字，该线性反馈移位寄存器被配置成产生不同时基控制字值的序列，其中时基控制字包括位。在框1154处，方法1150包括通过逻辑电路接收时基控制字。在框1156处，方法1150包括，基于由逻辑电路确定时基控制字具有在中心范围值内的值，通过逻辑电路转变时基控制字的值。在框1158处，方法1150包括，基于由逻辑电路确定时基控制字具有在中心范围值之外的值，使得逻辑电路保持时基控制字的值不变。在框1160处，方法1150包括通过逻辑电路输出时基控制字。在框1162处，方法1150包括由信号发生器基于逻辑电路输出的时基控制字来生成时基。在框1164处，方法1150包括基于时基对开关模式DC-DC转换器进行开关。

图12示出了说明性系统1200的框图。系统1200提供了如何在电子系统中使用开关DC-DC转换器芯片或集成电路的示例。在一个示例中，系统1200包括开关模式DC-DC转换器芯片1202，该开关模式DC-DC转换器芯片1202将DC电压1203输出到滤波器网络1204，滤波器网络1204向负载1206供应经滤波的DC功率。在一个示例中，系统1200是移动电话、机动车辆中的计算机、机动车辆中的头部单元、机动车辆中的电子模块或另一电子设备。在一个示例中，本公开的教导通过如本文所述的扩展开关频率来衰减开关噪声，从而减少这些电子系统中的电磁干扰(EMI)。系统1200包括图12中未图示的其它组件。滤波器网络1204包括用于建立滤波器的电感器和电容器。在一个示例中，负载1206是依赖于稳定DC电压功率的电子设备或机电设备。在一个示例中，负载1206是电子设备的显示屏、电子设备的微处理器、电子设备的数字信号处理器、模数转换器(ADC)、功率放大器、射频功率放大器(RFPA)、电子设备的无线电收发器、电子设备的振动马达或其它物品。在一个示例中，DC-DC转换器芯片1202体现在集成电路中。

开关模式DC-DC转换器芯片1202包括时基发生器1208、模拟控制环路1210、DC输出驱动器1212、误差放大器1214和基准系统1216。在实施例中，开关模式DC-DC转换器芯片1202具有更多或更少的组件。滤波器网络1204输出到负载1206的电压被反馈到开关模式DC-DC转换器芯片1202中，作为反馈1218反馈到误差放大器1214，以促使开关模式DC-DC转换器芯片1202满足其DC输出电压规范。误差放大器1214被配置成放大反馈1218和电压基准1220之间的差。误差信号1222由误差放大器1214输出到模拟控制环路1210，该模拟控制环路1210使用该误差信号1222来适应性调整其到DC输出驱动器1212的驱动信号1226。

时基发生器1208向模拟控制环路1210输出开关信号1224，并且该开关信号1224和误差放大器1214的输出用于生成DC-DC转换器芯片1202的期望DC电压。在一个示例中，时基发生器1208如上所述实现。

图13示出了时钟发生器芯片1300或时钟发生器集成电路。在一个示例中，时钟发生器芯片1300将时钟信号1306提供给电子设备中的电子组件，例如微处理器(MPU)、数字信号处理器(DSP)、图形处理单元(GPU)、现场可编程门阵列(FPGA)、复杂可编程逻辑设备(CPLD)和可编程逻辑设备(PLD)、专用集成电路(ASIC)、动态随机存取存储器(DRAM)、锁相环(PLL)和其它电子设备。上述通过抖动或变化时钟的频率来扩展开关噪声的频谱的方法也适用于时钟发生器芯片1300。在一个示例中，时钟发生器芯片1300包括耦合到信号发生器1304的LFSR 1302。在一个示例中，LFSR 1302和信号发生器1304与上述时基发生器102和200类似地实现和操作。

在上述讨论和权利要求书中，术语“包括”和“包含”以开放式方式使用，并且因此应解释为意味着“包括但不限于……”。此外，术语“耦合”或“耦接”意指间接或直接连接。因此，如果第一设备耦合到第二设备，则该连接可以通过直接连接或通过经由其它设备和连接的间接连接。类似地，耦合在第一组件或位置和第二组件或位置之间的设备可以通过直接连接或通过经由其它设备和连接的间接连接。“被配置成”执行任务或功能的元件或特征可以在制造商制造时被配置(例如，编程或结构设计)成执行功能和/或可在制造后由用户配置(或重新配置)成执行功能和/或其它附加的或替代的功能。配置可以通过设备的固件和/或软件编程，通过设备的硬件组件和互连的构造和/或布局，或其组合。在一个示例中，配置可以通过内置软件、固件或硬件逻辑来执行，该内置软件、固件或硬件逻辑基于开关模式DC-DC转换器芯片100的实际操作模式或负载提供操作的自动调节和/或优化。此外，前述讨论中短语“地/接地”或类似的使用旨在包括底盘接地、大地接地、浮动接地、虚拟接地、数字接地、公共接地和/或可用于或适用于本公开的教导的任何其它形式的接地连接。除非另有说明，否则在值之前的“大约”、“约”或“基本上”指代所述值的+/-10％。

以上讨论旨在说明本公开的原理和各种实施例。一旦充分理解上述公开，许多改变和修改对于本领域技术人员将变得明显。

Claims (29)

1.一种集成电路，包括：

时基发生器，其包括：

线性反馈移位寄存器即LFSR，其具有输出；以及

逻辑电路，其包括第一逻辑反相器、第一与逻辑门和第一复用器，其中所述第一逻辑反相器具有的输入耦合到所述LFSR的所述输出的最高有效位，其中所述第一与逻辑门具有的第一输入耦合到所述LFSR的所述输出的第二最高有效位并且具有的第二输入耦合到所述第一逻辑反相器的输出，其中所述第一复用器的选择器输入耦合到所述第一与逻辑门的输出，所述第一复用器的第一输入耦合到所述LFSR的所述输出的所述第二最高有效位，并且所述第一复用器的第二输入耦合到逻辑低源；以及

开关模式直流-直流转换器即开关模式DC-DC转换器，其耦合到所述时基发生器。

2.根据权利要求1所述的集成电路，还包括时基信号发生器，其具有的输入耦合到所述LFSR的所述输出并且耦合到所述逻辑电路的输出，并且其具有的输出耦合到所述开关模式DC-DC转换器。

3.根据权利要求1所述的集成电路，其进一步包括第二逻辑反相器、第二与逻辑门和第一或逻辑门，其中所述第二逻辑反相器具有的输入耦合到所述LFSR的所述输出的所述第二最高有效位，其中所述第二与逻辑门具有的第一输入耦合到所述第二逻辑反相器的所述输出并且具有的第二输入耦合到所述LFSR的所述输出的所述最高有效位，其中所述第一或逻辑门具有的第一输入耦合到所述第二与逻辑门的输出，具有的第二输入耦合到所述LFSR的所述输出的所述第二最高有效位，并且具有的输出耦合到所述第一复用器的所述第一输入。

4.根据权利要求3所述的集成电路，还包括第二复用器，所述第二复用器具有的第一输入耦合到所述LFSR的所述输出的所述第二最高有效位，具有的第二输入耦合到所述第一复用器的输出，并且具有的选择器输入耦合到所述逻辑电路的第一频谱整形控制输入。

5.根据权利要求4所述的集成电路，其进一步包括第二或逻辑门，所述第二或逻辑门具有的第一输入耦合到所述逻辑电路的所述第一频谱整形控制输入，具有的第二输入耦合到所述逻辑电路的第二频谱整形控制输入，并且具有的输出耦合到所述第二复用器的所述选择器输入。

6.一种系统，包括：

集成电路，包括：

时基发生器，其包括：线性反馈移位寄存器即LFSR，所述线性反馈移位寄存器被配置成输出用以扩展时基频率的时基控制字；逻辑电路，所述逻辑电路具有的输入耦合到所述LFSR，并且所述逻辑电路被配置成修改所述时基控制字的所选值；以及时基信号发生器，所述时基信号发生器耦合到所述LFSR和所述逻辑电路，其中所述时基信号发生器被配置成基于从所述LFSR和从所述逻辑电路接收到的所述时基控制字来生成所述时基发生器的时基；以及

开关模式直流-直流转换器即开关模式DC-DC转换器，其耦合到所述时基发生器并且被配置成基于所述时基发生器生成的所述时基来输出DC功率。

7.根据权利要求6所述的系统，其中所述逻辑电路被配置成通过基于所述时基控制字的最高有效位的值并基于所述时基控制字的第二最高有效位的值对所述时基控制字的所述第二最高有效位进行反相来修改所述时基控制字的所选值。

8.根据权利要求7所述的系统，其中所述逻辑电路被配置成通过还基于所述时基控制字的最低有效位的值对所述时基控制字的所述第二最高有效位进行反相来修改所述时基控制字的所选值。

9.根据权利要求6所述的系统，其中所述逻辑电路被配置成通过对所述时基控制字的第二最高有效位进行反相来修改所述时基控制字的所选值。

10.根据权利要求6所述的系统，其中所述LFSR是斐波那契LFSR。

11.根据权利要求6所述的系统，其中所述LFSR是伽罗瓦LFSR。

12.根据权利要求6所述的系统，其中所述LFSR是七位LFSR。

13.一种操作开关模式直流-直流转换器即开关模式DC-DC转换器的方法，包括：

从线性反馈移位寄存器输出时基控制字，所述线性反馈移位寄存器被配置成产生不同时基控制字值的序列，其中所述时基控制字包括位；

通过逻辑电路接收所述时基控制字；

基于由所述逻辑电路确定所述时基控制字具有的值在中心范围值内，由所述逻辑电路转变所述时基控制字的所述值；

基于由所述逻辑电路确定所述时基控制字具有的值在所述中心范围值外，由所述逻辑电路保持所述时基控制字的所述值不变；

由所述逻辑电路输出所述时基控制字；

由时基信号发生器基于所述逻辑电路输出的所述时基控制字生成时基；以及

基于所述时基对所述开关模式DC-DC转换器进行开关。

14.根据权利要求13所述的方法，其中转变所述时基控制字的所述值包括对所述时基控制字的第二最高有效位进行反相。

15.根据权利要求13所述的方法，其中所述逻辑电路被配置成部分地基于所述时基控制字的最低有效位来转变所述时基控制字的所述值。

16.根据权利要求15所述的方法，其中所述逻辑电路被配置成部分地基于所述时基控制字的第二最低有效位来转变所述时基控制字的所述值。

17.根据权利要求13所述的方法，其中所述逻辑电路被配置成部分地基于所述逻辑电路的频谱整形控制输入来转变所述时基控制字的所述值。

18.根据权利要求13所述的方法，其中所述线性反馈移位寄存器是斐波那契线性反馈移位寄存器。

19.根据权利要求13所述的方法，其中所述线性反馈移位寄存器是伽罗瓦线性反馈移位寄存器。

20.一种集成电路，包括：

时基发生器，其包括：

线性反馈移位寄存器即LFSR，其被配置成生成时基控制字值的伪随机序列；

频谱整形后处理组件，其耦合到所述LFSR并且被配置成适应性调整所述时基控制字值中的至少一些；以及

时基信号发生器，其耦合到所述LFSR和所述频谱整形后处理组件，其中所述时基信号发生器被配置成基于从所述LFSR和从所述频谱整形后处理组件接收到的所述时基控制字来生成所述时基发生器的时基，其中所述频谱整形后处理组件对所述时基控制字值中的至少一些的适应性调整是为了调节所述时基信号发生器以产生预定义的时基频谱；以及

开关模式直流-直流转换器即开关模式DC-DC转换器，其耦合到所述时基发生器。

21.根据权利要求20所述的集成电路，其中所述频谱整形后处理组件被配置成将所述时基控制字值的中间范围值中的一个或多个转变到较低的值，并且将所述时基控制字值的所述中间范围值中的一个或多个转变到较高的值。

22.根据权利要求20所述的集成电路，其中所述频谱整形后处理组件被配置成将所述时基控制字值的一个或多个低范围值转变到所述时基控制字值的高范围值。

23.根据权利要求20所述的集成电路，其中所述LFSR选自由斐波那契LFSR和伽罗瓦LFSR组成的组。

24.根据权利要求23所述的集成电路，其中所述LFSR是7位LFSR，所述7位LFSR被配置成产生在1到127范围内的时基控制字值的伪随机序列。

25.一种集成电路，包括：

时基发生器，其包括：

线性反馈移位寄存器即LFSR，其具有输出；

逻辑电路，其耦合到所述LFSR的所述输出，并且具有输出；以及

时基信号发生器，其耦合到所述LFSR的所述输出和所述逻辑电路的所述输出，并且具有输出；以及

开关模式直流-直流转换器即开关模式DC-DC转换器，其耦合到所述时基发生器。

26.根据权利要求25所述的集成电路，其中所述LFSR选自由斐波那契LFSR和伽罗瓦LFSR组成的组。

27.根据权利要求25所述的集成电路，其中所述时基信号发生器被配置成生成时基信号并在所述时基信号发生器的所述输出上传输所述时基信号，并且所述开关模式DC-DC转换器被配置成响应于所述时基信号而进行开关。

28.根据权利要求25所述的集成电路，其中所述LFSR和所述逻辑电路被配置成在它们的输出上传输时基控制字的序列。

29.根据权利要求25所述的集成电路，其中所述逻辑电路被配置成适应性调整所述时基控制字的所选值。

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