CN112771667A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

Info

Publication number
CN112771667A
CN112771667A CN201980064276.7A CN201980064276A CN112771667A CN 112771667 A CN112771667 A CN 112771667A CN 201980064276 A CN201980064276 A CN 201980064276A CN 112771667 A CN112771667 A CN 112771667A
Authority
CN
China
Prior art keywords
main surface
semiconductor device
electrode
substrate
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201980064276.7A
Other languages
English (en)
Inventor
畑野舞子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of CN112771667A publication Critical patent/CN112771667A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H01L23/4924—Bases or plates or solder therefor characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/842—Applying energy for connecting
    • H01L2224/8421—Applying energy for connecting with energy being in the form of electromagnetic radiation
    • H01L2224/84214—Applying energy for connecting with energy being in the form of electromagnetic radiation using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

本公开的半导体装置(A1)具备：半导体元件(10A)，其具有元件主面(101)及元件背面(102)，且在元件主面(101)形成有主面电极(11)，在元件背面(102)形成有背面电极(12)；导电性基板(22A)，其具有与元件背面(102)对置的主面(221A)，且与背面电极(12)导通接合；导电性基板(22B)，其具有主面(221B)，且在宽度方向x上与导电性基板(22A)分离配置；以及引线部件(51)，其沿宽度方向(x)延伸，且将主面电极(11)和导电性基板(22B)导通连接。引线部件(51)配置于比主面(221B)靠主面(221B)朝向的方向，且经由引线接合层(32)与主面电极(11)接合。沿宽度方向(x)观察，导电性基板(22A)、半导体元件(10A)以及引线接合层(32)与导电性基板(22B)重叠。通过这样的结构，能够抑制可靠性降低。

Description

半导体装置及半导体装置的制造方法
技术领域
本公开涉及半导体装置及其制造方法。
背景技术
就半导体装置而言，提出了各种结构。在专利文献1中公开了现有的半导体装置的一例。该文献公开的半导体装置具备基板、第一电路层、第二电路层、半导体芯片以及梁形引线。基板由绝缘材料构成。第一电路层及第二电路层配设于基板上，且互相分离。半导体芯片接合于第一电路层上。梁形引线是金属板，且是连接半导体芯片的上表面和第二电路层的上表面的连接部件。梁形引线的一端经由烧结接合材接合于形成于半导体芯片的上表面的电极，另一端经由烧结接合材接合于第二电路层。由此，半导体芯片和第二电路层导通。另外，梁形引线具有芯片侧接合部及电路侧接合部。芯片侧接合部接合于半导体芯片。电路侧接合部接合于第二电路层。这些芯片侧接合部及电路侧接合部为经由两个立起部及连结部结合成一体的结构。梁形引线在芯片侧接合部与电路侧接合部之间屈曲。
在通过烧结接合材接合梁形引线时，对成为烧结接合材的根本的浆材进行加热，使该浆材成为烧结接合材。此时，利用加压部件按压梁形引线。根据该按压力，有时对浆材施加压力。通过这样一边加压一边加热，能够促进浆材含有的银粒子彼此的结合，提高接合强度。
现有技术文献
专利文献
专利文献1：日本特开2016－219681号公报
发明内容
发明所要解决的课题
在对成为烧结接合材的根本的浆材进行加压时，如果不能均等地对浆材进行加压，则可能成为强度不足、烧结接合材的损坏等的主要原因。然而，均等地按压弯曲的梁形引线并不容易。例如，由于将梁形引线屈曲的工序中的制造误差，梁形引线的形状存在偏差，因此，难以进行均等的按压。另外，如果不能均等地按压梁形引线，而是使按压力集中到半导体芯片，则也存在半导体芯片破损的可能性。因此，现有的半导体装置存在可靠性降低的担忧。
本公开鉴于上述课题而做成，其目的在于提供一种能够抑制可靠性降低的半导体装置。
用于解决课题的方案
由本公开的第一侧面提供的半导体装置的特征在于，具备：半导体元件，其具有在第一方向上互相朝向相反侧的元件主面及元件背面，且在上述元件主面形成有主面电极，在上述元件背面形成有背面电极；第一电极部件，其具有与上述元件背面对置的第一主面，且与上述背面电极导通接合；第二电极部件，其具有朝向与上述第一主面相同的方向的第二主面，且在与上述第一方向正交的第二方向上与上述第一电极部件分离配置；以及连接部件，其沿上述第二方向延伸，且将上述主面电极和上述第二电极部件导通连接，上述连接部件配置于比上述第二主面靠上述第二主面朝向的方向，且经由导电性接合层与上述主面电极接合，沿上述第二方向观察，上述第一电极部件、上述半导体元件以及上述导电性接合层与上述第二电极部件重叠。
由本公开的第二侧面提供的制造方法为半导体装置的制造方法，上述半导体装置具备：半导体元件，其具有在第一方向上互相朝向相反侧的元件主面及元件背面，且在上述元件主面形成有主面电极，在上述元件背面形成有背面电极；第一电极部件，其具有朝向与上述元件主面相同的方向的第一主面；以及第二电极部件，其具有朝向与上述第一主面相同的方向的第二主面，且在与上述第一方向正交的第二方向上与上述第一电极部件分离，上述半导体装置的制造方法的特征在于，具有以下工序：装配工序，以上述元件背面和上述第一主面互相对置的姿势将上述半导体元件载置于上述第一电极部件；连接工序，经由导电性接合层使上述主面电极和连接部件导通；以及接合工序，将上述连接部件与上述第二电极部件接合，上述连接部件配置于比上述第二主面靠上述第二主面朝向的方向，沿上述第二方向观察，上述第一电极部件的至少一部分、上述半导体元件以及上述导电性接合层与上述第二电极部件重叠。
发明效果
根据本公开的半导体装置及其制造方法，能够抑制该半导体装置的可靠性的降低。
附图说明
图1是表示第一实施方式的半导体装置的立体图。
图2是表示第一实施方式的半导体装置的俯视图。
图3是在图2所示的俯视图中省略了密封树脂的图。
图4是放大了图3的一部分的局部放大图。
图5是表示第一实施方式的半导体装置的主视图。
图6是表示第一实施方式的半导体装置的仰视图。
图7是表示第一实施方式的半导体装置的左侧视图。
图8是表示第一实施方式的半导体装置的右侧视图。
图9是沿着图3的IX－IX线的剖视图。
图10是沿着图3的X－X线的剖视图。
图11是放大了图10的一部分的局部放大图。
图12是表示第一实施方式的半导体装置的制造方法的一工序(第一加压加热工序)的图。
图13是表示第一实施方式的半导体装置的制造方法的一工序(第一加压加热工序)的图。
图14是表示第一实施方式的半导体装置的制造方法的一工序(第二加压加热工序)的图。
图15是表示第一实施方式的半导体装置的另一制造方法的一工序(第一加压加热工序)的图。
图16是表示第一实施方式的变形例的半导体装置的剖视图。
图17是表示第一实施方式的变形例的半导体装置的剖视图。
图18是表示第一实施方式的变形例的半导体装置的剖视图。
图19是表示第一实施方式的变形例的半导体装置的剖视图。
图20是表示第二实施方式的半导体装置的主要部分剖视图。
图21是表示第二实施方式的变形例的半导体装置的主要部分剖视图。
图22是表示第三实施方式的半导体装置的主要部分剖视图。
图23是表示第三实施方式的变形例的半导体装置的主要部分剖视图。
图24是表示第四实施方式的半导体装置的主要部分剖视图。
图25是表示第四实施方式的变形例的半导体装置的主要部分剖视图。
图26是表示第五实施方式的半导体装置的主要部分剖视图。
图27是表示第六实施方式的半导体装置的俯视图，且是省略了密封树脂的图。
图28是沿着图27的XXVIII－XXVIII线的剖视图。
具体实施方式
以下，参照附图对本公开的半导体装置及半导体装置的制造方法进行说明。
在本公开中，只要没有特别说明，则“某物A形成于某物B”及“某物A形成于某物B上”包括“某物A直接形成于某物B”及“在某物A与某物B之间介有其它物，并且某物A形成于某物B”。同样地，只要没有特别说明，“某物A配置于某物B”及“某物A配置于某物B上”包括“某物A直接配置于某物B”及“在某物A与某物B之间介有其它物，并且某物A配置于某物B”。同样地，只要没有特别说明，“某物A位于某物B上”包括“某物A与某物B相接，某物A位于某物B上”及“在某物A与某物B之间介有其它物，并且某物A位于某物B上”。同样地，只要没有特别说明，则“某物A层叠于某物B”及“某物A层叠于某物B上”包括“某物A直接层叠于某物B”及“在某物A与某物B之间介有其它物，并且某物A层叠于某物B”。另外，只要没有特别说明，“沿某方向观察，某物A与某物B重叠”包括“某物A与整个某物B重叠”及“某物A与某物B的一部分重叠”。
＜第一实施方式＞
图1～图11表示本公开的第一实施方式的半导体装置。第一实施方式的半导体装置A1具备多个半导体元件10、支撑基板20、多个导电性接合层3、输入端子41、42、输出端子43、一对栅极端子44A、44B、一对检测端子45A、45B、多个伪端子46、一对侧方端子47A、47B、多个块状电极48、绝缘板49、多个引线部件51、多个导线部件6以及密封树脂7。此外，有时将输入端子41、42、输出端子43、一对栅极端子44A、44B、一对检测端子45A、45B、多个伪端子46以及一对侧方端子47A、47B总称地称为端子40。
图1是表示半导体装置A1的立体图。图2是表示半导体装置A1的俯视图。图3是在图2所示的俯视图中省略了密封树脂7的图。此外，在图3中，用假想线(两点划线)表示密封树脂7。图4是放大了图3的一部分的局部放大图。图5是表示半导体装置A1的主视图。图6是表示半导体装置A1的仰视图。图7是表示半导体装置A1的侧视图(左侧视图)。图8是表示半导体装置A1的侧视图(右侧视图)。图9是沿着图3的IX－IX线的剖视图。图10是沿着图3的X－X线的剖视图。图11是放大了图10的一部分的局部放大图。此外，在图11中省略了导线部件6。
为了便于说明，在图1～图11中，将互相正交的三个方向定义为宽度方向x、进深方向y、厚度方向z。宽度方向x是半导体装置A1的俯视图(参照图2及图3)中的左右方向。进深方向y是半导体装置A1的俯视图(参照图2及图3)中的上下方向。此外，根据需要，将宽度方向x的一方设为宽度方向x1，将宽度方向x的另一方设为宽度方向x2。同样地，将进深方向y的一方设为进深方向y1，将进深方向y的另一方设为进深方向y2，将厚度方向z的一方设为厚度方向z1，将厚度方向z的另一方设为厚度方向z2。另外，也有时将厚度方向z1称为下，将厚度方向z2称为上。而且，也有时将厚度方向z的尺寸称为“深度”或“厚度”。厚度方向z相当于权利要求书记载的“第一方向”。另外，在本实施方式中，宽度方向x相当于权利要求书记载的“第二方向”。
多个半导体元件10的每一个使用以SiC(碳化硅)为主的半导体材料构成。此外，该半导体材料不限于SiC，也可以是Si(硅)、GaAs(砷化镓)或者GaN(氮化镓)等。另外，在本实施方式中，各半导体元件10是MOSFET(Metal-Oxide-Semiconductor Field-EffectTransistor)。此外，多个半导体元件10不限于MOSFET，也可以是包括MISFET(Metal-Insulator-Semiconductor FET)的场效应晶体管、如IGBT(Insulated Gate BipolarTransistor)的双极型晶体管、LSI等IC芯片、二极管、电容器等。在本实施方式中表示如下情况：各半导体元件10均为相同元件，且为n通道型的MOSFET。沿厚度方向z观察(以下，也称为“俯视”。)，各半导体元件10为矩形状，但不限于此。另外，各半导体元件10的厚度大约为50～370μm。此外，各半导体元件10的厚度不限于此。
如图11所示，多个半导体元件10的每一个具有元件主面101及元件背面102。此外，在图11中示出了半导体元件10A，但半导体元件10B也同等地构成。在各半导体元件10中，元件主面101及元件背面102在厚度方向z上分离且互相朝向相反侧。在本实施方式中，元件主面101朝向厚度方向z2，元件背面102朝向厚度方向z1。
如图11所示，多个半导体元件10的每一个具有主面电极11、背面电极12以及绝缘膜13。
主面电极11设于元件主面101。如图4及图11所示，主面电极11包括第一电极111及第二电极112。在本实施方式中，第一电极111为源极电极，流通源极电流。另外，在本实施方式中，第二电极112为栅极电极，被施加用于驱动各半导体元件10的栅极电压。第一电极111比第二电极112大。另外，在本实施方式中表示第一电极111由一个区域构成的情况，但也可以分割成多个区域。
背面电极12设于元件背面102。在本实施方式中，背面电极12遍及整个元件背面102形成。在本实施方式中，背面电极12是漏极电极，流通漏极电流。
如图4所示，绝缘膜13设于元件主面101。绝缘膜13具有电绝缘性。在俯视下，绝缘膜13围绕主面电极11。绝缘膜13将第一电极111和第二电极112绝缘。绝缘膜13例如从元件主面101起依次层叠SiO2(二氧化硅)层、SiN4(氮化硅)层、聚苯并恶唑层。此外，在绝缘膜13中，也可以取代聚苯并恶唑层而是聚酰亚胺层。绝缘膜13的结构不限于上述的结构。
多个半导体元件10包括多个半导体元件10A及多个半导体元件10B。在本实施方式中，半导体装置A1构成半桥型的开关电路。多个半导体元件10A构成该开关电路的上臂电路，多个半导体元件10B构成该开关电路的下臂电路。如图3所示，半导体装置A1包括四个半导体元件10A及四个半导体元件10B。此外，半导体元件10的个数不限于本结构，能够根据半导体装置A1要求的性能自如设定。
如图3、图4、图10以及图11所示，多个半导体元件10A的每一个搭载于支撑基板20(后述的导电性基板22A)。在本实施方式中，多个半导体元件10A沿进深方向y排列且互相分离。在各半导体元件10A搭载于导电性基板22A时，元件背面102与导电性基板22A对置。如图3、图4、图10以及图11所示，各半导体元件10A经由导电性接合层3(后述的元件接合层31A)与支撑基板20(导电性基板22A)导通接合。沿宽度方向x观察，各半导体元件10A全部与导电性基板22B重叠。
如图3、图4以及图9所示，多个半导体元件10B的每一个搭载于支撑基板20(后述的导电性基板22B)。在本实施方式中，多个半导体元件10B沿进深方向y排列且互相分离。在各半导体元件10B搭载于导电性基板22B时，元件背面102与导电性基板22B对置。如图3、图4以及图9所示，各半导体元件10B经由导电性接合层3(后述的元件接合层31B)与支撑基板20(导电性基板22B)导通接合。在本实施方式中，沿宽度方向x观察，多个半导体元件10A和多个半导体元件10B交替排列，但也可以配置成，沿宽度方向x观察，多个半导体元件10A和多个半导体元件10B重叠。
支撑基板20是支撑多个半导体元件10的支撑部件。支撑基板20具备绝缘基板21、多个导电性基板22、一对绝缘层23A、23B、一对栅极层24A、24B以及一对检测层25A、25B。
如图9及图10所示，绝缘基板21配置有多个导电性基板22。绝缘基板21具有电绝缘性。绝缘基板21的构成材料例如是导热性优异的陶瓷。作为这样的陶瓷，可举出例如AlN(氮化铝)、SiN(氮化硅)、Al2O3(氧化铝)等。在本实施方式中，如图3所示，绝缘基板21俯视为矩形状。另外，绝缘基板21为一个平板状。在本实施方式中，绝缘基板21相当于权利要求书记载的“绝缘部件”。
如图9及图10所示，绝缘基板21具有主面211及背面212。主面211和背面212在厚度方向z上分离且互相朝向相反侧。主面211朝向在厚度方向z上配置多个导电性基板22的一侧，即厚度方向z2。主面211与多个导电性基板22及多个半导体元件10一起被密封树脂7覆盖。背面212朝向厚度方向z1。如图6、图9以及图10所示，背面212从密封树脂7露出。在背面212例如可连接有未图示的散热器等。此外，绝缘基板21的结构不限于上述的结构，也可以对多个导电性基板22的每一个个别地设置。在本实施方式中，主面211相当于权利要求书记载的“绝缘部件主面”。
多个导电性基板22的每一个是具有导电性的板状部件。各导电性基板22的构成材料是铜或铜合金。即，各导电性基板22是铜基板。或者，各导电性基板22也可以是石墨基板和在该石墨基板的厚度方向z的两面的铜材形成的复合基板。此外，各导电性基板22的表面也可以通过镀银覆盖。多个导电性基板22与多个端子40一起构成向多个半导体元件10的导通路径。多个导电性基板22互相分离，且每一个配置于绝缘基板21的主面211。
多个导电性基板22包括导电性基板22A及导电性基板22B。在本实施方式中，如图3、图9、图10以及图11所示，导电性基板22A、22B在绝缘基板21上在宽度方向x上分离且并排。另外，如图3所示，导电性基板22A、22B均俯视为矩形状。
如图9、图10以及图11所示，导电性基板22A经由接合材220A与绝缘基板21的主面211接合。此外，接合材220A例如可以是银浆、焊锡、或者烧结金属材等导电性材料，也可以是绝缘性材料。如图3、图9、图10以及图11所示，导电性基板22A位于比导电性基板22B靠宽度方向x2。如图9、图10以及图11所示，导电性基板22A具有朝向厚度方向z2的主面221A，且在该主面221A上搭载多个半导体元件10A。沿宽度方向x观察，整个导电性基板22A与导电性基板22B重叠。导电性基板22A的厚度方向z的尺寸T22A大约为0.4～3.0mm。在本实施方式中，导电性基板22A相当于权利要求书记载的“第一电极部件”及“第一导电性基板”。另外，主面221A相当于权利要求书记载的“第一主面”，接合材220A相当于权利要求书记载的“第一接合材”。
如图9、图10以及图11所示，导电性基板22B经由接合材220B与绝缘基板21的主面211接合。此外，接合材220B例如可以是银浆、焊锡、或烧结金属等导电性材料，也可以是绝缘性材料。如图9、图10以及图11所示，导电性基板22B具有朝向厚度方向z2的主面221B，在该主面221B上搭载多个半导体元件10B。另外，多个引线部件51的一端分别与主面221B接合。导电性基板22B的厚度方向z的尺寸T22B大约为0.4～3.0mm。在本实施方式中，导电性基板22B相当于权利要求书记载的“第二电极部件”及“第二导电性基板”。另外，主面221B相当于权利要求书记载的“第二主面”，接合材220B相当于权利要求书记载的“第二接合材”。
在本实施方式中，导电性基板22A的主面221A和导电性基板22B的主面221B如图11所示地在厚度方向z上分离。由此，支撑基板20在厚度方向z上产生阶差。在本实施方式中，主面221A与主面221B的厚度方向z的分离距离ΔT1(参照图11)大约为100～500μm。在本实施方式中，通过改变导电性基板22A和导电性基板22B的厚度方向z的尺寸，设置上述分离距离ΔT1。由此，导电性基板22A的厚度方向z的尺寸T22A与导电性基板22B的厚度方向z的尺寸T22B的尺寸差大约为100～500μm。另外，分离距离ΔT1相当于各半导体元件10的厚度方向z的尺寸、元件接合层31A的厚度方向z的尺寸以及引线接合层32的厚度方向z的尺寸的总和。因此，在各半导体元件10的深度大的情况下，增大分离距离ΔT1，在各半导体元件10的深度小的情况下，缩小分离距离ΔT1。此外，在各元件接合层31A及各引线接合层32中也同样地根据它们的深度改变分离距离ΔT1即可。
一对绝缘层23A、23B具有电绝缘性，且其构成材料例如为玻璃环氧树脂。如图3所示，一对绝缘层23A、23B分别为沿进深方向y延伸的带状。如图3、图9以及图10所示，绝缘层23A与导电性基板22A的主面221A接合。绝缘层23A位于比多个半导体元件10A靠宽度方向x2。如图3、图9以及图10所示，绝缘层23B与导电性基板22B的主面221B接合。绝缘层23B位于比半导体元件10B靠宽度方向x1。
一对栅极层24A、24B具有导电性，其构成材料例如是铜或铜合金。如图3所示，一对栅极层24A、24B分别为沿进深方向y延伸的带状。如图3、图9以及图10所示，栅极层24A配置于绝缘层23A上。栅极层24A经由导线部件6(后述的栅极导线61)与各半导体元件10A的第二电极112(栅极电极)导通。如图3、图9以及图10所示，栅极层24B配置于绝缘层23B上。栅极层24B经由导线部件6(后述的栅极导线61)与各半导体元件10B的第二电极112(栅极电极)导通。
一对检测层25A、25B具有导电性，其构成材料例如是铜或铜合金。如图3所示，一对检测层25A、25B分别为沿进深方向y延伸的带状。如图3、图9以及图10所示，检测层25A与栅极层24A一起配置于绝缘层23A上。俯视下，检测层25A在绝缘层23A上位于栅极层24A的旁边，且从栅极层24A分离。在本实施方式中，检测层25A在宽度方向x上配置于比栅极层24A靠近多个半导体元件10A。由此，检测层25A位于栅极层24A的宽度方向x1侧。此外，栅极层24A和检测层25A的宽度方向x上的配置也可以相反。检测层25A经由导线部件6(后述的检测导线62)与各半导体元件10A的第一电极111(源极电极)导通。如图3、图9以及图10所示，检测层25B与栅极层24B一起配置于绝缘层23B上。俯视下，检测层25B在绝缘层23B上位于栅极层24B的旁边，且从栅极层24B分离。在本实施方式中，检测层25B配置于比栅极层24B靠近多个半导体元件10B。由此，检测层25B位于栅极层24B的宽度方向x2侧。此外，栅极层24B和检测层25B的宽度方向x上的配置也可以相反。检测层25B经由导线部件6(后述的检测导线62)与各半导体元件10B的第一电极111(源极电极)导通。
多个导电性接合层3的每一个由通过烧结处理形成的烧结金属构成。各导电性接合层3的构成材料在本实施方式中是烧结银，但不限于此，也可以是烧结铜等其它烧结金属。各导电性接合层3为具有许多微孔的多孔质，在本实施方式中，将该微孔为空隙。此外，也可以在该微孔填充由例如环氧树脂。即，各导电性接合层3也可以是含有环氧树脂的烧结金属。但是，如果环氧树脂的含量多，则降低导电性接合层3的导电性，因此，考虑半导体装置A1中的电流量设定环氧树脂的含量。导电性接合层3可通过对烧结用金属材料进行上述烧结处理来形成。在本实施方式中，各导电性接合层3例如如图11所示地形成有圆角。此外，也可以在各导电性接合层3不形成圆角。
在本实施方式中，多个导电性接合层3包括多个元件接合层31A、31B、多个引线接合层32以及多个块接合层33。
多个元件接合层31A的每一个用于将各半导体元件10A与导电性基板22A接合。各元件接合层31A介于各半导体元件10A的元件背面102与导电性基板22A之间，使该半导体元件10A的背面电极12和导电性基板22A导通。各元件接合层31A的厚度大约为20～80μm。该厚度是介于半导体元件10A与导电性基板22A之间的部分的厚度方向z尺寸。此外，各元件接合层31A的厚度不限于此。沿宽度方向x观察，各元件接合层31A全部与导电性基板22B重叠。
多个元件接合层31B的每一个用于将各半导体元件10B与导电性基板22B接合。各元件接合层31B介于各半导体元件10B的元件背面102与导电性基板22B之间，使该半导体元件10B的背面电极12和导电性基板22B导通。各元件接合层31B的厚度与各元件接合层31A同样地为大约20～80μm。该厚度是介于半导体元件10B与导电性基板22B之间的部分的厚度方向z尺寸。此外，各元件接合层31B的厚度不限于此。
多个引线接合层32的每一个用于将各引线部件51的一部分与各半导体元件10A接合。具体而言，各引线接合层32介于各半导体元件10A的元件主面101与各引线部件51的一部分(后述的第一接合部511)之间，使该半导体元件10A的主面电极11(第一电极111)和该引线部件51导通。各引线接合层32的厚度大约为20～80μm。该厚度是介于半导体元件10A与引线部件51之间的部分的厚度方向z尺寸。此外，各引线接合层32的厚度不限于此。沿宽度方向x观察，各引线接合层32除圆角之外，与导电性基板22B重叠。在本实施方式中，引线接合层32相当于权利要求书记载的“导电性接合层”。
多个块接合层33用于将多个块状电极48分别与各半导体元件10B接合。具体而言，各块接合层33介于各半导体元件10B的元件主面101与各块接合层33的朝向厚度方向z2的面之间，使该半导体元件10B的主面电极11(第一电极111)和该块状电极48导通。各块接合层33的厚度大约为20～80μm。该厚度是介于半导体元件10B与块状电极48之间的部分的厚度方向z尺寸。此外，各块接合层33的厚度不限于此。
两个输入端子41、42分别为金属板。该金属板的构成材料是铜或铜合金。在本实施方式中，两个输入端子41、42均厚度方向z的尺寸大约为0.8mm，但不限于此。如图3、图9以及图10所示，两个输入端子41、42均在半导体装置A1中位于靠宽度方向x2。在两个输入端子41、42之间例如施加电源电压。此外，对于输入端子41、42，可以从未图示的电源(省略图示)直接施加电源电压，也可以以夹着输入端子41、42的方式连接母线(省略图示)，经由该母线来施加。另外，也可以并联连接缓冲电路等。输入端子41是正极(P端子)，输入端子42是负极(N端子)。输入端子42在厚度方向z上相对于输入端子41及导电性基板22A双方分离配置。
如图3及图9所示，输入端子41具有焊盘部411及端子部412。
焊盘部411是输入端子41中的被密封树脂7覆盖的部分。焊盘部411的宽度方向x1侧的端部为栉齿状，包括多个栉齿部411a。此外，焊盘部411也可以不包括多个栉齿部411a，而是在俯视下为矩形状。多个栉齿部411a的每一个与导电性基板22A的主面221A导通接合。在本实施方式中，焊盘部411的各栉齿部411a通过使用了激光的焊接方法(以下，称为“激光焊接”。)与导电性基板22A接合。本实施方式中的激光没有特别限制，例如是绿色的YAG激光。此外，各栉齿部411a与导电性基板22A的接合可以不是基于激光焊接的接合，而是超声波接合，也可以是使用了导电性接合材的接合。在基于激光焊接的接合的情况下，如图3及图9所示，形成有焊接痕M41。
端子部412是输入端子41中的从密封树脂7露出的部分。如图3、图5、图6、图8以及图9所示，俯视下，端子部412从密封树脂7向宽度方向x2延伸。
如图3及图9所示，输入端子42具有焊盘部421及端子部422。
焊盘部421是输入端子42中的被密封树脂7覆盖的部分。焊盘部421包括连结部421a及多个伸出部421b。连结部421a为沿进深方向y延伸的带状。连结部421a与端子部422相连。多个伸出部421b为从连结部421a朝向宽度方向x1延伸的带状。在本实施方式中，各伸出部421b从连结部421a延伸至俯视下与半导体元件10B重叠。俯视下，多个伸出部421b沿进深方向y排列且互相分离。各伸出部421b的前端部分在俯视下与各块状电极48重叠。该前端部分通过使用了激光的激光焊接与块状电极48接合。在本实施方式中，前端部分是伸出部421b中的在宽度方向x上与相连于连结部421a的侧相反的侧且宽度方向x1侧的端缘部分。此外，各伸出部421b与各块状电极48的接合也可以不是基于激光焊接的接合，而是超声波接合，也可以是使用了导电性接合材的接合。在基于激光焊接的接合的情况下，如图3、图4以及图9所示，形成有焊接痕M42。
端子部422是输入端子42中的从密封树脂7露出的部分。如图3、图5、图8以及图9所示，俯视下，端子部422从密封树脂7向宽度方向x2延伸。端子部422俯视下为矩形状。如图3、图8以及图9所示，俯视下，端子部422与输入端子41的端子部412重叠。端子部422相对于端子部412向厚度方向z2分离。此外，在本实施方式中，端子部422的形状与端子部412的形状相同。
输出端子43是金属板。该金属板的构成材料例如是铜或铜合金。如图3及图9所示，输出端子43在半导体装置A1中位于靠宽度方向x1。通过多个半导体元件10进行了电力转换的交流电力(电压)从该输出端子43输出。
如图3及图9所示，输出端子43包括焊盘部431及端子部432。
焊盘部431是输出端子43中的被密封树脂7覆盖的部分。焊盘部431的宽度方向x2侧的部分为栉齿状，包括多个栉齿部431a。此外，焊盘部431也可以不包括多个栉齿部431a，而是在俯视下为矩形状。多个栉齿部431a的每一个与导电性基板22B的主面221B导通接合。在本实施方式中，焊盘部431的各栉齿部431a通过使用了激光的激光焊接与导电性基板22B接合。此外，各栉齿部431a与导电性基板22B的接合也可以不是基于激光焊接的接合，而是超声波接合，也可以是使用了导电性接合材的接合。在基于激光焊接的接合的情况下，如图3及图9所示，形成有焊接痕M43。
端子部432是输出端子43中的从密封树脂7露出的部分。如图3、图5、图6、图7以及图9所示，端子部432从密封树脂7向宽度方向x1延伸。
如图1～图6所示，一对栅极端子44A、44B在进深方向y上位于各导电性基板22A、22B的旁边。对栅极端子44A施加用于驱动多个半导体元件10A的栅极电压。对栅极端子44B施加用于驱动多个半导体元件10B的栅极电压。
如图3及图4所示，一对栅极端子44A、44B均具有焊盘部441及端子部442。在各栅极端子44A、44B中，焊盘部441被密封树脂7覆盖。由此，各栅极端子44A、44B支撑于密封树脂7。此外，也可以对焊盘部441的表面实施例如镀银。端子部442与焊盘部441相连，且从密封树脂7露出。沿宽度方向x观察，端子部442形成L字状。
如图1～图6所示，一对检测端子45A、45B在宽度方向x上位于一对栅极端子44A、44B旁边。从检测端子45A检测施加于多个半导体元件10A的各主面电极11(第一电极111)的电压(与源极电流对应的电压)。从检测端子45B检测施加于多个半导体元件10B的各主面电极11(第一电极111)的电压(与源极电流对应的电压)。
如图3及图4所示，一对检测端子45A、45B均具有焊盘部451及端子部452。在各检测端子45A、45B中，焊盘部451被密封树脂7覆盖。由此，各检测端子45A、45B支撑于密封树脂7。此外，也可以对焊盘部451的表面实施例如镀银。端子部452与焊盘部451相连，且从密封树脂7露出。沿宽度方向x观察，端子部452形成L字状。
如图1～图6所示，多个伪端子46在宽度方向x上相对于一对检测端子45A、45B位于与一对栅极端子44A、44B相反的侧。在本实施方式中，伪端子46的个数为六个。其中的三个伪端子46位于宽度方向x的一侧(宽度方向x2)。剩余的三个伪端子46位于宽度方向x的另一侧(宽度方向x1)。此外，多个伪端子46不限于上述的结构。另外，也可以采用不具备多个伪端子46的结构。
如图3及图4所示，多个伪端子46的每一个具有焊盘部461及端子部462。在各伪端子46中，焊盘部461被密封树脂7覆盖。由此，多个伪端子46支撑于密封树脂7。此外，也可以对焊盘部461的表面实施例如镀银。端子部462与焊盘部461相连，且从密封树脂7露出。沿宽度方向x观察，端子部462形成L字状。此外，端子部462的形状与一对栅极端子44A、44B的各端子部442的形状及一对检测端子45A、45B的各端子部452的形状相同。
如图3所示，俯视下，一对侧方端子47A、47B是密封树脂7的进深方向y1侧的端缘部分，且与密封树脂7的宽度方向x的各端缘部分重叠。侧方端子47A与导电性基板22A接合，且除了朝向宽度方向x2的端面之外，被密封树脂7覆盖。侧方端子47B与导电性基板22B接合，且除了朝向宽度方向x1的端面之外，被密封树脂7覆盖。在本实施方式中，俯视下，各侧方端子47A、47B全部与密封树脂7重叠。侧方端子47A、47B分别通过使用了激光的激光焊接与导电性基板22A、22B分别接合。此外，侧方端子47A与导电性基板22A的接合及侧方端子47B与导电性基板22B的接合分别也可以不是基于激光焊接的接合，而是超声波接合，也可以是使用了导电性接合材的接合。在基于激光焊接的接合的情况下，如图3及图10所示地形成有焊接痕M47。各侧方端子47A、47B的一部分俯视下屈曲，另外，另一部分在厚度方向z上屈曲。此外，各侧方端子47A、47B的结构不限于此。例如，也可以在俯视下从密封树脂7分别延伸至突出。另外，半导体装置A1也可以不具备各侧方端子47A、47B。
如图1～图6所示，俯视下，一对栅极端子44A、44B、一对检测端子45A、45B以及多个伪端子46沿宽度方向x排列。在半导体装置A1中，一对栅极端子44A、44B、一对检测端子45A、45B、多个伪端子46以及一对侧方端子47A、47B均由同一引线框架形成。
如图3及图9所示，多个块状电极48介于输入端子42的一部分与各半导体元件10B的元件主面101之间，使输入端子42和各半导体元件10B的主面电极11(第一电极111)导通。由此，输入端子42经由多个块状电极48与各半导体元件10B第一电极111导通。各块状电极48通过导电性接合层3(块接合层33)与各半导体元件10B的第一电极111接合。俯视下，各块状电极48与各半导体元件10B及输入端子42的伸出部42b的前端部分重叠。而且，各块状电极48通过激光接合与输入端子42的各伸出部421b的前端部分接合。各块状电极48具有导电性。各块状电极48的构成材料没有特别限定，例如使用Cu(铜)、CuMo(铜钼)的复合材料、CIC(Copper-Inver-Copper)的复合材料等。在本实施方式中，各块状电极48是俯视形状为矩形的棱柱状。此外，各块状电极48的形状不限于此，也可以是俯视形状为圆形的圆柱状。
绝缘板49具有电绝缘性，其构成材料是例如绝缘纸等。绝缘板49的一部分是平板，如图3、图5、图8、图9以及图10所示，在厚度方向z上被输入端子41的端子部412和输入端子42的端子部422夹着。俯视下，输入端子41全部与绝缘板49重叠。另外，俯视下，输入端子42的焊盘部421的一部分和整个端子部422与绝缘板49重叠。通过绝缘板49，两个输入端子41、42互相绝缘。绝缘板49的一部分(宽度方向x1侧的部分)被密封树脂7覆盖。
如图3及图9所示，绝缘板49具有夹设部491及伸出部492。夹设部491在厚度方向z上介于输入端子41的端子部412与输入端子42的端子部422之间。夹设部491全部被端子部412和端子部422夹着。伸出部492从夹设部491朝向宽度方向x2延伸得比端子部412及端子部422更远。
多个引线部件51将各半导体元件10A和导电性基板22B连接。各引线部件51的构成材料例如为铜。此外，该构成材料也可以是CIC等包覆材。如图3及图4所示，俯视下，各引线部件51为沿宽度方向x延伸的矩形状。各引线部件51是平板状的连接部件。在本实施方式中，各引线部件51的厚度方向z的尺寸(厚度)大约为160～250μm。此外，各引线部件51的厚度不限于此。各引线部件51配置于比导电性基板22B的主面221B靠厚度方向z2朝向的方向。各引线部件51相当于权利要求书记载的“连接部件”。
各引线部件51包括第一接合部511、第二接合部512以及联络部513。
第一接合部511是经由导电性接合层3(引线接合层32)与半导体元件10A的主面电极11(第一电极111)接合的部分。俯视下，第一接合部511与半导体元件10A的第一电极111、引线接合层32以及半导体元件10A重叠。
如图3、图10以及图11所示，第二接合部512是通过激光焊接与导电性基板22B接合的部分。在第二接合部512形成有因激光焊接而形成的焊接痕M51。
联络部513是与第一接合部511和第二接合部512相连的部分。沿宽度方向x观察，联络部513与第一接合部511及第二接合部512双方重叠。
各引线部件51具有引线主面51a。引线主面51a朝向厚度方向z2。在本实施方式中，引线主面51a大致平坦。引线主面51a包括第一接合部511、第二接合部512以及联络部513的朝向厚度方向z2的各个面。
多个导线部件6的每一个是所谓的接合线。各导线部件6具有导电性，其构成材料例如是铝、金、铜中的任一个。在本实施方式中，如图3及图4所示，多个导线部件6包括多个栅极导线61、多个检测导线62、一对第一连接导线63以及一对第二连接导线64。
如图3及图4所示，就多个栅极导线61的每一个而言，其一端与各半导体元件10的第二电极112(栅极电极)接合，其另一端与一对栅极层24A、24B中的任一个接合。在多个栅极导线61中具有使各半导体元件10A的第二电极112与栅极层24A导通的栅极导线和使各半导体元件10B的第二电极112与栅极层24B导通的栅极导线。
如图3及图4所示，就多个检测导线62的每一个而言，其一端与各半导体元件10的第一电极111(源极电极)接合，其另一端与一对检测层25A、25B中的任一个接合。在多个检测导线62中具有使各半导体元件10A的第一电极111与检测层25A导通的检测导线和使各半导体元件10B的第一电极111与检测层25B导通的检测导线。
如图3及图4所示，就一对第一连接导线63而言，其一方将栅极层24A和栅极端子44A连接，其另一方将栅极层24B和栅极端子44B连接。就一方的第一连接导线63而言，一端与栅极层24A接合，另一端与栅极端子44A的焊盘部441接合，将它们导通。就另一方的第一连接导线63而言，一端与栅极层24B接合，另一端与栅极端子44B的焊盘部441接合，将它们导通。
如图3及图4所示，就一对第二连接导线64而言，其一方将检测层25A和检测端子45A连接，其另一方将检测层25B和检测端子45B连接。就一方的第二连接导线64而言，一端与检测层25A接合，另一端与检测端子45A的焊盘部451接合，将它们导通。就另一方的第二连接导线64而言，一端与检测层25B接合，另一端与检测端子45B的焊盘部451接合，将它们导通。
如图1～图3及图5～图10所示，密封树脂7覆盖多个半导体元件10、支撑基板20的一部分、多个导电性接合层3、各端子40的各一部分、多个引线部件51、多个导线部件6。密封树脂7的构成材料例如是环氧树脂。如图1～图3及图5～图10所示，密封树脂7具有树脂主面71、树脂背面72以及多个树脂侧面731～734。
如图5及图7～图10所示，树脂主面71及树脂背面72在厚度方向z上分离且互相朝向相反侧。树脂主面71朝向厚度方向z2，树脂背面72朝向厚度方向z1。如图6所示，俯视下，树脂背面72为围绕绝缘基板21的背面212的框状。绝缘基板21的背面212从该树脂背面72露出。多个树脂侧面731～734的每一个与树脂主面71及树脂背面72双方相连，且在厚度方向z上被它们夹着。在本实施方式中，树脂侧面731、732在宽度方向x上分离且互相朝向相反侧。树脂侧面731朝向宽度方向x2，树脂侧面732朝向宽度方向x1。另外，树脂侧面733、734在进深方向y上分离且互相朝向相反侧。树脂侧面733朝向进深方向y2，树脂侧面734朝向进深方向y1。
在本实施方式中，如图5、图6、图9以及图10所示，密封树脂7包括分别从树脂背面72沿厚度方向z凹陷的多个凹部75。此外，密封树脂7也可以不包括这些凹部75。多个凹部75的每一个沿进深方向y延伸，且在俯视下，从树脂背面72的进深方向y1的端缘到进深方向y2的端缘相连。在本实施方式中，在俯视下，多个凹部75隔着绝缘基板21的背面212在宽度方向x上分别形成各三个。
接着，对第一实施方式的半导体装置A1的制造方法进行说明。
首先，准备支撑基板20。在准备支撑基板20的工序(支撑基板准备工序)中，准备具有主面211的绝缘基板21、具有主面221A的导电性基板22A、以及具有主面221B的导电性基板22B。导电性基板22A和导电性基板22B是俯视为矩形状的金属板。导电性基板22A、22B的厚度方向z的尺寸不同，导电性基板22B较大。该厚度方向z的尺寸差大约为100～500μm。然后，在绝缘基板21的主面211上使用接合材220A接合导电性基板22A，使用接合材220B接合导电性基板22B。此时，导电性基板22A、22B使导电性基板22A、22B的主面221A、221B均朝向与绝缘基板21的主面211相同的方向，且使导电性基板22A、22B互相分离配置。导电性基板22A、22B均配置于绝缘基板21的主面211上。因此，通过上述的厚度方向z的尺寸差，在导电性基板22A的主面221A和导电性基板22B的主面221B产生阶差。主面211A与主面211B的厚度方向z上的分离距离和导电性基板22A与导电性基板22B的厚度尺寸差相同，大约为100～500μm。然后，在导电性基板22A、22B上接合一对绝缘层23A、23B、一对栅极层24A、24B以及一对检测层25A、25B。此外，也可以在将绝缘层23A、栅极层24A以及检测层25A与导电性基板22A接合后，将该导电性基板22A与绝缘基板21接合。同样地，也可以在将绝缘层23B、栅极层24B以及检测层25B与导电性基板22B接合后，将该导电性基板22B与绝缘基板21接合。
然后，形成多个烧结用金属材料301A。各烧结用金属材料301A为元件接合层31A的根本。在本实施方式中，使用浆状的烧结用银作为各烧结用金属材料301A。该浆状的烧结用银是在溶剂中混合微米尺寸或纳米尺寸的银粒子而得到的。在本实施方式中，烧结用银的溶剂不含有环氧树脂(或者几乎不含有)。在形成烧结用金属材料301A的工序(第一烧结用金属材料形成工序)中，例如通过使用了掩模丝网印刷将各烧结用金属材料301A涂布于导电性基板22A上。多个烧结用金属材料301A的形成方法不限于上述的丝网印刷。例如，也可以利用分配器涂布烧结用金属材料301A。涂布的烧结用金属材料301A的厚度大约为50～300μm。
然后，进行多个烧结用金属材料301A的干燥处理。在进行该干燥处理的工序(第一干燥工序)中，对各烧结用金属材料301A在大约140℃的温度下且大约20min的期间进行加热。此外，加热条件不限于此。由此，各烧结用金属材料301A的溶剂汽化。
然后，在多个烧结用金属材料301A上分别载置各一个半导体元件10A。在载置半导体元件10A的工序(第一装配工序)中，以导电性基板22A和半导体元件10A的元件背面102对置的姿势将各半导体元件10A载置于导电性基板22A上。
然后，在多个半导体元件10A上分别形成烧结用金属材料302。烧结用金属材料302为引线接合层32的根本。在本实施方式中，使用预成型的烧结用银作为各烧结用金属材料302。该预成型的烧结用银例如在对上述的浆状的烧结用银进行干燥处理后成形为预定的形状而得到。此外，也可以是在成形为预定的形状后进行干燥处理而得到。在形成烧结用金属材料302的工序(第二烧结用金属材料形成工序)中，将多个烧结用金属材料302在多个半导体元件10A上分别载置各一个。载置的烧结用金属材料303的厚度大约为20～140μm。
接下来，使用多个引线部件51将各半导体元件10A和导电性基板22B连接。在连接该引线部件51的工序(引线连接工序)中，以俯视下各引线部件51的宽度方向x的一侧(宽度方向x2侧)的端缘部分与烧结用金属材料302重叠，且各引线部件51的宽度方向x的另一侧(宽度方向x1侧)的端缘部分与导电性基板22B重叠的方式载置。此时，各引线部件51以大致平行于与厚度方向z正交的平面(x－y平面)的姿势载置。
接下来，进行用于使各烧结用金属材料301A、302制成烧结金属的加压加热处理。在进行该加压加热处理的工序(第一加压加热工序)中，如图13所示，利用加压部件80从各引线部件51的引线主面51a侧按压各引线部件51，从而对多个烧结用金属材料301A、302施加按压力。也可以在加压部件80的按压面安装缓冲材(例如，碳制、特氟隆(テフロン)(注册商标)制等)。此时，各引线部件51以与x－y平面大致平行的姿势载置，因此加压部件80与各引线部件51的引线主面51a均等地相接。然后，对经由引线部件51被加压的烧结用金属材料301A、302在例如大约250℃的温度下，在大约90sec的期间进行加热。此外，加热条件不限于此。由此，在多个烧结用金属材料301A、302的每一个中，银粒子彼此结合，成为烧结金属。通过第一加压加热工序，烧结用金属材料301A成为导电性接合层3的元件接合层31A，烧结用金属材料302成为导电性接合层3的引线接合层32。另外，在这些元件接合层31A及引线接合层32形成有圆角。此外，就本公开的烧结处理而言，在使浆状的烧结用金属材料成为烧结金属的情况下是指结合了干燥处理及加压加热处理的处理，在使预成型的烧结用金属材料成为烧结金属的情况下是指加压加热处理。
接下来，将各引线部件51的上述另一侧(宽度方向x1侧)的端缘部分和导电性基板22B接合。结合各引线部件51的工序(引线接合工序)基于激光焊接进行。在激光焊接中使用的激光没有特别限制，例如是绿色的YAG激光。由此，形成焊接痕M51，各引线部件51和导电性基板22B导通接合。
接下来，形成多个烧结用金属材料301B。各烧结用金属材料301B为元件接合层31B的根本。在本实施方式中，与各烧结用金属材料301A相同地使用浆状的烧结用银作为各烧结用金属材料301B。在形成烧结用金属材料301B的工序(第三烧结用金属材料形成工序)中，与第一烧结用金属材料形成工序相同地通过例如使用了掩模的丝网印刷将各烧结用金属材料301B涂布于导电性基板22B上。此外，多个烧结用金属材料301B的形成方法不限于上述的丝网印刷。例如，也可以利用分配器涂布烧结用金属材料301B。涂布的烧结用金属材料301B的厚度大约为50～100μm。
接下来，进行多个烧结用金属材料301B的干燥处理。在进行该干燥处理的工序(第二干燥工序)中，对各烧结用金属材料301B在大约140℃的温度下，在大约20min的期间进行加热。此外，加热条件不限于此。由此，各烧结用金属材料301B的溶剂汽化。
然后，在多个烧结用金属材料301B上分别载置各一个半导体元件10B。在载置半导体元件10B的工序(第二装配工序)中，以导电性基板22B和半导体元件10B的元件背面102对置的姿势将各半导体元件10B载置于导电性基板22B上。
接下来，在多个半导体元件10B上分别形成烧结用金属材料303。烧结用金属材料303为块接合层33的根本。在本实施方式中，与烧结用金属材料302相同地使用预成型的烧结用银作为各烧结用金属材料303。在形成烧结用金属材料303的工序(第四烧结用金属材料形成工序)中，如图14所示，将多个烧结用金属材料303分别在多个半导体元件10B上载置各一个。此外，在图14中，在烧结用金属材料303形成有圆角，但第四烧结用金属材料形成工序后的烧结用金属材料303的平行于厚度方向z的截面形状为大致矩形。载置的烧结用金属材料303的厚度大约为20～140μm。
接下来，如图14所示，在多个烧结用金属材料303上分别载置各一个块状电极48。将载置该块状电极48的工序设为块状电极载置工序。
接下来，进行用于使各烧结用金属材料301B、303成为烧结金属的加压加热处理。在进行该加压加热处理的工序(第二加压加热工序)中，如图14所示，利用与加压部件80不同的加压部件81从上方按压各块状电极48，从而对多个烧结用金属材料301B、303施加按压力。此外，加压部件80和加压部件1也可以相同。然后，对经由块状电极48被加压的烧结用金属材料301B、303在例如大约250℃的温度下，在大约90sec的期间进行加热。此外，加热条件不限于此。由此，在多个烧结用金属材料301B、303的每一个中，银粒子彼此结合，成为烧结金属。通过第二加压加热工序，烧结用金属材料301B成为导电性接合层3的元件接合层31B，烧结用金属材料303成为导电性接合层3的块接合层33。另外，在这些元件接合层31B和块接合层33形成有圆角。
然后，将多个端子40接合。将各端子40接合的工序(端子接合工序)包括以下所示的处理。此外，以下所示的处理的顺序没有特别限制。在输入端子41的接合中，将栉齿部411a与导电性基板22A的主面221A接合。该接合可以是基于激光焊接的接合，也可以是超声波接合。在输出端子43的接合中，将栉齿部431a与导电性基板22B的主面221B接合。该接合可以是基于激光焊接的接合，也可以是超声波接合。在输入端子42的接合中，将绝缘板49夹在中间与输入端子41及块状电极48接合。此时，输入端子42的多个伸出部421b的各端缘部分与各块状电极48抵接，且俯视下与各块状电极48重叠。在输入端子42的接合中，在与绝缘板49的接合中通过未图示的粘接材粘接，在与块状电极48的接合中基于激光焊接进行。一对栅极端子44A、44B、一对检测端子45A、45B、多个伪端子46以及一对侧方端子47A、47B形成于一个引线框架上，且它们相连。然后，将该引线框架中的与侧方端子47A、47B对应的部分分别与导电性基板22A的主面221A及导电性基板22B的主面221B接合。该接合可以是基于激光焊接的接合，也可以是超声波接合。
然后，形成多个导线部件6。在形成导线部件6的工序(导线形成工序)中，例如使用公知的焊线机。在导线形成工序中，形成将各半导体元件10A的第二电极112与栅极层24A连接的多个栅极导线61和将各半导体元件10B的第二电极112与栅极层24B连接的多个栅极导线61。另外，形成将各半导体元件10A的第一电极111与检测层25A连接的多个检测导线62和将各半导体元件10B的第一电极111与检测层25B连接的多个检测导线62。而且，形成将栅极层24A与栅极端子44A连接的第一连接导线63和将栅极层24B与栅极端子44B连接的第一连接导线63。而且，形成将检测层25A与检测端子45A连接的第二连接导线64和将检测层25B与检测端子45B连接的第二连接导线64。此外，多个导线部件6的形成顺序没有特别限制。
然后，形成密封树脂7。在形成密封树脂7的工序(树脂形成工序)中，例如基于传递模塑成形进行。密封树脂7例如是环氧树脂。在本实施方式中，以覆盖多个半导体元件10、支撑基板20的一部分、多个导电性接合层3、多个端子40各一部分、多个引线部件51以及多个导线部件6的方式形成密封树脂7。从形成的密封树脂7露出各端子40的各一部分和支撑基板20的一部分(具体而言，绝缘基板21的背面212)。
之后，根据需要进行各种后处理。在该后处理的工序(后处理工序)中，切割多个端子40的不需要的部分(例如，上述引线框架的一部分)、将多个端子40折弯。此外，在后处理中，也有时进行向密封树脂7的刻印、印字等。
通过经过以上的工序，制造出图1～图11所示的半导体装置A1。此外，上述的制造方法为一例，不限于此。
接着，对第一实施方式的半导体装置A1及其制造方法的作用效果进行说明。
根据半导体装置A1，接合于导电性基板22A上的半导体元件10A和导电性基板22B由引线部件51导通。另外，沿宽度方向x观察，导电性基板22A、半导体元件10A以及引线接合层32与导电性基板22B重叠。通过采用该结构，在搭载半导体元件10A的搭载面和结合引线部件51的第二接合部512的接合面设置阶差。此外，在本实施方式中，搭载半导体元件10A的搭载面是导电性基板22A的主面221A，结合引线部件51的第二接合部512的接合面是导电性基板22B的主面221B。由此，能够将引线部件51的形状设为例如不弯曲的平板状。因此，在加压加热工序(烧结处理)的加压时，容易均等地按压引线部件51的引线主面51a。由此，能够抑制加压程度的不均，因此能够抑制半导体元件10A的损坏、导电性接合层3的强度不足等。由此，能够抑制半导体装置A1的可靠性的降低。
根据半导体装置A1，使用了平板状的引线部件51。根据该结构，不需要使引线部件51屈曲，因此，对于引线部件51的形状，制造误减小。因此，能够抑制加压部件80对引线部件51的按压力不均等。
根据半导体装置A1，多个半导体元件10A搭载于由金属板构成的导电性基板22A，多个半导体元件10B搭载于由金属板构成的导电性基板22B。根据该结构，导电性基板22A、22B作为用于散放半导体元件10A、10B通电时产生的热的散热板发挥功能。由此，半导体装置A1能够实现散热性的提高，因此能够抑制因热而引起的问题。
根据半导体装置A1，在引线接合工序中通过激光焊接将各引线部件51和导电性基板22B接合。由此，各引线部件51的第二接合部512通过激光焊接接合。因激光焊接而产生的热是局部的，不会向大范围扩散。在现有的半导体装置(上述专利文献1)中，梁形引线的两端均使用烧结接合材接合。在用于形成该烧结接合材的烧结处理中，在加热后的降温时，梁形引线的两端的烧结接合材同时固化。有时由于此时起作用的应力而使基板弯曲。然而，在本实施方式中，通过激光焊接将引线部件51的一侧接合。由此，因为如上所述地激光焊接引起的发热小，所以使基板(支撑基板20)弯曲的上述应力变小。因此，半导体装置A1能够抑制支撑基板20的弯曲。
根据半导体装置A1，对形成于各半导体元件10A之下的烧结用金属材料301A和形成于各半导体元件10A之上的烧结用金属材料302同时进行加压加热处理。即，通过第一加压加热工序对元件接合层31A和引线接合层32同时进行烧结处理。从而，通过一次加压加热处理由这些烧结用金属材料301A、302形成元件接合层31A和引线接合层32，因此能够提高半导体装置A1的生产性。
根据半导体装置A1，在各半导体元件10B的元件主面101接合有块状电极48，在该块状电极48上接合有输入端子42的一部分(伸出部421b的前端部分)。通过采用该结构，能够在厚度方向z上将各引线部件51和输入端子42的伸出部421b分离。因此，能够抑制意外短路。
根据半导体装置A1，对形成于各半导体元件10B之下的烧结用金属材料301B和形成于各半导体元件10B之上的烧结用金属材料303同时进行加压加热处理。即，通过第二加压加热工序对元件接合层31B和块接合层33同时进行烧结处理。因此，通过一次加压加热处理，由这些烧结用金属材料301B、303形成元件接合层31B和块接合层33，因此能够提高半导体装置A1的生产性。
根据半导体装置A1，元件接合层31A、31B由作为浆状的烧结用银的烧结用金属材料301A、301B形成。与预成型的烧结用银相比，浆状的烧结用银低价。由此，半导体装置A1能够抑制制造成本。此外，在本实施方式中，也可以由预成型的烧结用银形成元件接合层31A、31B。即，也可以使用预成型的烧结用银作为烧结用金属材料301A、301B。在该情况下，半导体装置A1的制造成本增加，但不需要上述的干燥工序，因此能够提高生产性。
在半导体装置A1的制造方法中，特别是对不使用夹具的情况进行了说明，但也可以使用用于制造半导体装置A1的夹具。作为使用了夹具的制造方法，例如只要如下进行即可。即，在在支撑基板准备工序中，在将导电性基板22B与绝缘基板21不接合的状态下，进行第一烧结用金属材料形成工序、第一干燥工序、第一装配工序以及第二烧结用金属材料形成工序。然后，在搭载导电性基板22B的部位如图15所示地放置夹具89。夹具89比配置导电性基板22B的区域大，且如图15所示地覆盖导电性基板22A的主面221A的一部分。之后，在引线连接工序中，以各引线部件51横跨各半导体元件10A和夹具89的方式载置各引线部件51。然后，进行第一加压加热处理，将半导体元件10A与导电性基板22A接合，并且将各半导体元件10A和各引线部件51的一端接合。然后，卸下夹具89，将导电性基板22B接合于绝缘基板21上，通过上述引线接合工序将各引线部件51的另一端和导电性基板22B接合。以下与上述第一实施方式的半导体装置A1的制造方法相同。由此，在各引线部件51的宽度方向x的中央部分，能够缩小其下方的空间，因此能够通过加压部件80的按压力抑制各引线部件51折弯。
在半导体装置A1的制造方法中示出了将第一加压加热工序和第二加压加热工序分别进行的情况，但不限于此。例如，通过改变上述的制造方法的各工序的顺序，能够一次进行第一加压加热工序和第二加压加热工序。具体而言，按照以下所示的顺序进行各工序。即，支撑基板准备工序、第一烧结用金属材料形成工序及第三烧结用金属材料形成工序、第一干燥工序及第二干燥工序、第一装配工序及第二装配工序、第二烧结用金属材料形成工序及第四烧结用金属材料形成工序、引线连接工序、块状电极载置工序、第一加压加热工序及第二加压加热工序、引线接合工序、端子接合工序、导线形成工序、树脂形成工序、后处理工序的顺序。由此，能够同时进行第一加压加热工序和第二加压加热工序，因此能够实现半导体装置A1的生产性的提高。此外，在该制造方法中，也能够同时进行第一干燥工序及第二干燥工序，因此能够进一步实现生产性的提高。
接着，对第一实施方式的各变形例的半导体装置进行说明。
在第一实施方式中示出了支撑基板20包括一个绝缘基板21且在该绝缘基板21支撑有各导电性基板22A、22B的情况，但不限于此。例如也可以构成为，支撑基板20包括两个绝缘基板21A、21B，由绝缘基板21A支撑导电性基板22A，由绝缘基板21B支撑导电性基板22B。图16示出了这样的变形例的半导体装置A1’。
在半导体装置A1’中，如图16所示，导电性基板22A经由接合材220A与绝缘基板21A接合。绝缘基板21A具有朝向厚度方向z2的主面211A，在该主面211A上配置有导电性基板22A。另外，导电性基板22B经由接合材220B与绝缘基板21B接合。绝缘基板21B具有朝向厚度方向z2的主面211B，在该主面211B上配置有导电性基板22B。将绝缘基板21A、21B合在一起相当于权利要求书记载的“绝缘部件”。将主面211A、211B合在一起相当于权利要求书记载的“绝缘部件主面”。
在半导体装置A1’中，也与半导体装置A1同样地能够抑制半导体装置A1’的可靠性的降低。
在第一实施方式中示出了输入端子41的焊盘部411(各栉齿部411a)屈曲的情况，但不限于此。例如，如图17所示，各栉齿部411a的前端部分也可以加厚为向厚度方向z1突出。另外也可以是，如图18所示，输入端子42为平板状，且输入端子41、绝缘板49以及输入端子42与第一实施方式相比，向厚度方向z1配置与阶差相应的量。
在第一实施方式中，密封树脂7的形状不限于上述的形状。图19是表示这样使密封树脂7的形状不同的半导体装置，且变形例的半导体装置的立体图。
图19所示的密封树脂7在俯视下进深方向y的各端缘部分沿宽度方向x伸出。由密封树脂7中的向宽度方向x2伸出的部分覆盖两个输入端子41、42及绝缘板49的每一个的一部分。另外，由密封树脂7中的向宽度方向x1伸出的部分覆盖输出端子43的一部分。根据这样的变形例，例如，在半导体装置A1中，能够保护从密封树脂7突出的两个输入端子41、42、输出端子43以及绝缘板49的一部分。
以下，对另一实施方式的半导体装置进行说明。此外，在以下的说明中，对与第一实施方式相同或类似的要素标注相同的符号，并省略其说明。
＜第二实施方式＞
图20表示第二实施方式的半导体装置。图20是表示第二实施方式的半导体装置A2的剖视图，相当于第一实施方式的图10所示的截面。此外，在图20中，对于支撑基板20的一部分、半导体元件10A、一部分的导电性接合层3以及引线部件51以外，进行省略。省略的部件与上述第一实施方式或其变形例大致同等地构成。与第一实施方式比较，半导体装置A2的支撑基板20的结构不同。具体而言，导电性基板22A、22B在不是绝缘基板21，而是在被称为DBC(Direct Bonded Copper)基板的结构体之上支撑有导电性基板22A、22B。在本实施方式中表示为DBC基板的情况，但不限于此，例如也可以是DBA(Direct Bonded Aluminum)基板。
如上所述，本实施方式的支撑基板20在被称为DBC基板的结构体之上支撑有导电性基板22A、22B。具体而言，支撑基板20具备绝缘基板26、主面金属层27、背面金属层28以及导电性基板22A、22B。
绝缘基板26具有电绝缘性。绝缘基板26的构成材料与绝缘基板21同样地为陶瓷。此外，该构成材料不限于陶瓷，也可以是绝缘树脂片等。绝缘基板26包括互相分离地配置的绝缘基板26A、26B。
绝缘基板26A具有在厚度方向z上分离且互相朝向相反侧的主面261A及背面262A。主面261A朝向与半导体元件10A的元件主面101相同的方向。绝缘基板26B具有在厚度方向z上分离且互相朝向相反侧的主面261B及背面262B。主面261B朝向与绝缘基板26A的主面261A相同的方向。绝缘基板26A的深度和绝缘基板26B的深度大致相同。绝缘基板26A相当于权利要求书记载的“第一绝缘基板”，绝缘基板26B相当于权利要求书记载的“第二绝缘基板”。另外，在本实施方式中，将绝缘基板26A的背面262A和绝缘基板26B的背面262B合在一起相当于权利要求书记载的“绝缘基板背面”。
主面金属层27形成为覆盖绝缘基板26的一部分。主面金属层27的构成材料为铜。此外，在为DBA基板的情况下，该构成材料为铝。主面金属层27被密封树脂7覆盖。主面金属层27的厚度方向z的尺寸大约为200～400μm。主面金属层27包括互相分离的主面金属层27A、27B。
主面金属层27A形成于绝缘基板26A的主面261A上。在主面金属层27A经由接合材220A接合有导电性基板22A。主面金属层27B形成于绝缘基板26B的主面261B上。在主面金属层27B经由接合材220B接合有导电性基板22B。主面金属层27A的深度和主面金属层27B的深度大致相同。在本实施方式中，主面金属层27A相当于权利要求书记载的“第一主面金属层”，主面金属层27B相当于权利要求书记载的“第二主面金属层”。
背面金属层28形成为覆盖绝缘基板26的背面262的至少一部分。背面金属层28的构成材料为铜。此外，在支撑基板20是DBA基板的情况下，该构成材料为铝。背面金属层28可以被密封树脂7覆盖，也可以朝向厚度方向z1的面从密封树脂7露出。背面金属层28的厚度方向z的尺寸大约为200～400μm。背面金属层28包括背面金属层28A、28B。
背面金属层28A覆盖绝缘基板26A的背面262A的至少一部分。背面金属层28B覆盖绝缘基板26B的背面262B的至少一部分。背面金属层28A的深度和背面金属层28B的深度大致相同。背面金属层28A的深度可以与主面金属层27A的深度相同，也可以不同。同样地，背面金属层28B的深度可以与主面金属层27B的深度相同，也可以不同。
在半导体装置A2中，由绝缘基板26A、主面金属层27A以及背面金属层28A构成一个DBC基板。同样地，由绝缘基板26B、主面金属层27B以及背面金属层28B构成一个DBC基板。
在半导体装置A2中，绝缘基板26A、26B的深度相同，且在厚度方向z上配置于大致相同的位置。沿宽度方向x观察，绝缘基板26A、26B互相重叠。主面金属层27A、27B的深度相同，在厚度方向z上配置于大致相同的位置。沿宽度方向x观察，主面金属层27A、27B互相重叠。背面金属层28A、28B的深度相同，在厚度方向z上配置于大致相同的位置。沿宽度方向x观察，背面金属层28A、28B互相重叠。另外，导电性基板22A、22B与第一实施方式同样地深度不同，其差大约为100～500μm。因此，在本实施方式中，通过在相同深度的两个DBC基板上分别配置深度不同的两个导电性基板22A、22B，由于导电性基板22A、22B的深度的不同，在支撑基板20设置有阶差。
根据半导体装置A2，使接合于导电性基板22A上的半导体元件10A和导电性基板22B通过引线部件51导通。另外，沿宽度方向x观察，导电性基板22A、半导体元件10A以及引线接合层32与导电性基板22B重叠。因此，半导体装置A2与半导体装置A1同样地能够在搭载半导体元件10A的搭载面(导电性基板22A的主面221A)和接合引线部件51的第二接合部512的接合面(导电性基板22B的主面221B)设置阶差。由此，例如，能够使用不弯曲的平板状的引线部件51，因此容易均等地按压引线部件51，能够抑制加压程度的不均。由此，能够抑制半导体元件10A的损坏、导电性接合层3的强度不足等，因此能够抑制半导体装置A2的可靠性的降低。
在第二实施方式中示出了绝缘基板26包括两个绝缘基板26A、26B的情况，但不限于此。例如，也可以如图21所示地将绝缘基板26A和绝缘基板26B一体化。即，也可以是，支撑基板20具备一个绝缘基板26，在该绝缘基板26的主面261形成有主面金属层27A、27B。例如，在一个DBC基板中，通过对形成于绝缘基板26的主面261的一个主面金属层27进行构图而形成有主面金属层27A、27B。构图的方法没有特别限制，例如基于蚀刻进行。此外，在这样使绝缘基板26A和绝缘基板26B一体化的情况下，形成于绝缘基板26的背面262的背面金属层28A和背面金属层28B也可以一体化。在本变形例中，绝缘基板26的背面262相当于权利要求书记载的“绝缘基板背面”。
＜第三实施方式＞
图22表示第三实施方式的半导体装置。图22是表示第三实施方式的半导体装置A3的剖视图，相当于第二实施方式的图20所示的截面。由此，在图22中，对于支撑基板20的一部分、半导体元件10A、一部分的导电性接合层3以及引线部件51以外也进行省略。与第一实施方式及第二实施方式相比，半导体装置A3的支撑基板20的结构不同。具体而言，与第二实施方式相比，半导体装置A3在一下点不同：不具备导电性基板22A、22B；以及主面金属层27的主面金属层27A的深度和主面金属层27B的深度不同。
本实施方式的支撑基板20具备绝缘基板26A、26B、主面金属层27A、27B以及背面金属层28A、28B。
本实施方式的主面金属层27A经由元件接合层31A导通接合有多个半导体元件10A。主面金属层27A与各半导体元件10A的背面电极12(漏极电极)导通。另外，在主面金属层27A连接有未图示的P端子(对应于输入端子41)，该P端子的一部分从密封树脂7露出。在本实施方式中，主面金属层27A相当于权利要求书记载的“第一电极部件”。
本实施方式的主面金属层27B通过激光焊接接合由多个引线部件51。主面金属层27B经由各引线部件51与各半导体元件10A的主面电极11的第一电极111(源极电极)导通。另外，主面金属层27B经由元件接合层31B导通接合有多个半导体元件10B。主面金属层27B与各半导体元件10B的背面电极12(漏极电极)导通。在主面金属层27B连接有未图示的输出端子(对应于输出端子43)，该输出端子的一部分从密封树脂7露出。在本实施方式中，主面金属层27B相当于权利要求书记载的“第二电极部件”。
在半导体装置A3中，主面金属层27A的深度小于主面金属层27B的深度。它们的尺寸差ΔT2(参照图22)大约为100～500μm。另外，沿宽度方向x观察，半导体元件10A、主面金属层27A以及引线接合层32与主面金属层27B重叠。在本实施方式中，通过这样改变主面金属层27A、27B的深度，在支撑基板20设置阶差。
根据半导体装置A3，使接合于主面金属层27的主面金属层27A上的半导体元件10A和主面金属层27的主面金属层27B通过引线部件51导通。另外，沿宽度方向x观察，主面金属层27的主面金属层27A、半导体元件10A以及引线接合层32与主面金属层27的主面金属层27B重叠。因此，半导体装置A3与半导体装置A1同样地能够在搭载半导体元件10A的搭载面和接合引线部件51的第二接合部512的接合面设置阶差。此外，在本实施方式中，搭载半导体元件10A的搭载面是主面金属层27A的朝向厚度方向z2的面，接合引线部件51的第二接合部512的接合面是主面金属层27B的朝向厚度方向z2的面。由此，例如，能够使用不弯曲的平板状的引线部件51，因此容易均等地按压引线部件51，能够抑制加压程度的不均。由此，能够抑制半导体元件10A的损坏、导电性接合层3的强度不足等，因此能够抑制半导体装置A3的可靠性的降低。
在第三实施方式中示出了不具备导电性基板22A、22B的情况，但也可以具备它们。图23表示该变形例的半导体装置A3’。在半导体装置A3’中，与第二实施方式同样地在主面金属层27A上形成有导电性基板22A，在主面金属层27B上形成有导电性基板22B。在本变形例中，导电性基板22A的深度和导电性基板22B的深度相同。
在第三实施方式及其变形例中，也可以与半导体装置A2’同样地将绝缘基板26A和绝缘基板26B一体化。另外，在使绝缘基板26A和绝缘基板26B一体化的情况下，也可以使背面金属层28A和背面金属层28B一体化。
＜第四实施方式＞
图24表示第四实施方式的半导体装置。图24是表示第四实施方式的半导体装置A4的剖视图，相当于第二实施方式的图20所示的截面。由此，在图24中，对于支撑基板20的一部分、半导体元件10A、一部分的导电性接合层3以及引线部件51以外，进行省略。与第一～第三实施方式相比，半导体装置A4的支撑基板20的结构不同。具体而言，与第三实施方式相比，半导体装置A4不仅是主面金属层27的主面金属层27A、27B，背面金属层28的背面金属层28A、28B它们的深度也不同。
在本实施方式中，主面金属层27A和背面金属层28A，还有主面金属层27B和背面金属层28B，分别为大致相同的深度。然而，主面金属层27A及背面金属层28A的深度和主面金属层27B及背面金属层28B的深度分别不同。在本实施方式中，如图24所示，主面金属层27B及背面金属层28B的深度比主面金属层27A及背面金属层28A的深度大。由此，在支撑基板20设有阶差。该阶差大约为100～500μm。在本实施方式中，主面金属层27A相当于权利要求书记载的“第一电极部件”，主面金属层27B相当于权利要求书记载的“第二电极部件”。
根据半导体装置A4，使接合于主面金属层27的主面金属层27A上的半导体元件10A和主面金属层27的主面金属层27B通过引线部件51导通。另外，沿宽度方向x观察，主面金属层27的主面金属层27A的一部分、半导体元件10A以及引线接合层32与主面金属层27主面金属层27B重叠。因此，半导体装置A4与半导体装置A3同样地能够在搭载半导体元件10A的搭载面(主面金属层27A的朝向厚度方向z2的面)和接合引线部件51的第二接合部512的接合面(主面金属层27B的朝向厚度方向z2的面)设置阶差。由此，例如，能够使用不弯曲的平板状的引线部件51，因此容易均等地按压引线部件51，能够抑制加压程度的不均。由此，能够抑制半导体元件10A的损坏、导电性接合层3的强度不足等，因此能够抑制半导体装置A4的可靠性的降低。
在第四实施方式中示出了不具备导电性基板22A、22B的情况，但也可以具备它们。图25表示该变形例的半导体装置A4’。在半导体装置A4’中，与第二实施方式同样地在主面金属层27A上形成有导电性基板22A，在主面金属层27B上形成有导电性基板22B。在本变形例中，导电性基板22A的深度和导电性基板22B的深度相同。在本变形例中，导电性基板22A相当于权利要求书记载的“第一电极部件”，导电性基板22B相当于权利要求书记载的“第二电极部件”。
＜第五实施方式＞
图26表示第五实施方式的半导体装置。图26是表示第五实施方式的半导体装置A5的剖视图，相当于第二实施方式的图20所示的截面。由此，在图26中，对于支撑基板20的一部分、半导体元件10A、一部分的导电性接合层3以及引线部件51以外，进行省略。与第一～第四实施方式相比，半导体装置A5的支撑基板20的结构不同。具体而言，半导体装置A5中，导电性基板22A、22B的厚度大致相同，且导电性基板22A由绝缘基板21支撑，导电性基板22B由DBC基板支撑。
在本实施方式中，导电性基板22A经由接合材220A与绝缘基板21接合。另外，导电性基板22B经由接合材220B与层叠有主面金属层27(主面金属层27B)、绝缘基板26、背面金属层28(背面金属层28B)的DBC基板接合。由此，在支撑基板20设有阶差。该阶差大约为100～500μm。在本实施方式中，导电性基板22A相当于权利要求书记载的“第一电极部件”，导电性基板22B相当于权利要求书记载的“第二电极部件”。
根据半导体装置A5，使接合于导电性基板22A上的半导体元件10A和导电性基板22B通过引线部件51导通。另外，沿宽度方向x观察，导电性基板22A、半导体元件10A以及引线接合层32与导电性基板22B重叠。因此，半导体装置A5与半导体装置A1同样地能够在搭载半导体元件10A的搭载面(导电性基板22A的主面221A)和接合引线部件51的第二接合部512的接合面(导电性基板22B的主面221B)设置阶差。由此，例如，能够使用不弯曲的平板状的引线部件51，因此容易均等地按压引线部件51，能够抑制加压程度的不均。由此，能够抑制半导体元件10A的损坏、导电性接合层3的强度不足等，因此能够抑制半导体装置A5的可靠性的降低。
＜第六实施方式＞
图27及图28表示第六实施方式的半导体装置。图27是表示第六实施方式的半导体装置A6的俯视图，用假想线(两点划线)表示密封树脂7。图28是沿着图27的XXVIII－XXVIII线的剖视图。与第一实施方式相比，半导体装置A6的输入端子41、42及输出端子43的形状及配置不同。
本实施方式的输入端子41的端子部412在厚度方向z上与输入端子42及输出端子43的一部分(焊盘部431的一部分及端子部432)配置于大致相同的位置。因此，如图28所示，输入端子41的焊盘部411的一部分在厚度方向z上屈曲。另外，在输入端子41中，沿进深方向y观察，如图28所示地，焊盘部411的一部分及端子部412与输入端子42的一部分重叠。此外，在本实施方式中，焊盘部411不具有栉齿部411a，但也可以与第一实施方式同样地具有栉齿部411a。
就本实施方式的输出端子43的端子部432在厚度方向z上与输入端子42及输入端子41的一部分配置于大致相同的位置。因此，如图28所示，输出端子43的焊盘部431的一部分在厚度方向z上屈曲。此外，在本实施方式中，焊盘部431不具有栉齿部431a，但也可以与第一实施方式同样地具有栉齿部431a。
根据半导体装置A6，仅输入端子41、42及输出端子43的形状及配置不同，其它结构与半导体装置A1相同。因此，能够与半导体装置A1同样地抑制半导体装置A6的可靠性的降低。
在上述第一～第六实施方式中示出了具备多个半导体元件10的情况，但不限于此。例如，本公开的半导体装置也可以具备一个半导体元件10。因此，本公开的半导体装置不限于多功能型的半导体装置，也可以是单功能型的半导体装置。
本公开的半导体装置及其制造方法不限于上述的实施方式。本公开的半导体装置的各部分的具体的结构及本公开的半导体装置的制造方法的各工序的具体的处理自如进行各种设计变更。
[附注1]
一种半导体装置，具备：
半导体元件，其具有在第一方向上互相朝向相反侧的元件主面及元件背面，且在上述元件主面形成有主面电极，在上述元件背面形成有背面电极；
第一电极部件，其具有与上述元件背面对置的第一主面，且与上述背面电极导通接合；
第二电极部件，其具有朝向与上述第一主面相同的方向的第二主面，且在与上述第一方向正交的第二方向上与上述第一电极部件分离配置；以及
连接部件，其沿上述第二方向延伸，且将上述主面电极和上述第二电极部件导通连接，
上述连接部件配置于比上述第二主面靠上述第二主面朝向的方向，且经由导电性接合层与上述主面电极接合，
沿上述第二方向观察，上述第一电极部件、上述半导体元件以及上述导电性接合层与上述第二电极部件重叠。
[附注2]
根据附注1记载的半导体装置，其中，
还具备绝缘部件，该绝缘部件具有朝向与上述元件主面相同的方向的绝缘部件主面，且在上述绝缘部件主面朝向的方向侧支撑上述第一电极部件及上述第二电极部件。
[附注3]
根据附注2记载的半导体装置，其中，
上述第一电极部件是经由第一接合材接合于上述绝缘部件之上的第一导电性基板，
上述第二电极部件是经由第二接合材接合于上述绝缘部件之上的第二导电性基板。
[附注4]
根据附注2记载的半导体装置，其中，
还具备分别形成于上述绝缘部件主面之上且互相分离配置的第一主面金属层及第二主面金属层，
上述第一电极部件是经由第一接合材接合于上述第一主面金属层之上的第一导电性基板，
上述第二电极部件是经由第二接合材接合于上述第二主面金属层之上的第二导电性基板。
[附注5]
根据附注4记载的半导体装置，其中，
上述第二导电性基板的上述第一方向的尺寸比上述第一导电性基板的上述第一方向的尺寸大。
[附注6]
根据附注3～5中任一项记载的半导体装置，其中，
上述第一导电性基板是铜基板，或者是石墨基板和在该石墨基板的上述第一方向上的两面的铜材形成的复合基板。
[附注7]
根据附注3～6中任一项记载的半导体装置，其中，
上述第二导电性基板是铜基板，或者是石墨基板和在该石墨基板的上述第一方向上的两面的铜材形成的复合基板。
[附注8]
根据附注2记载的半导体装置，其中，
上述第一电极部件是形成于上述绝缘部件主面之上的第一主面金属层，
上述第二电极部件是形成于上述绝缘部件主面之上且从上述第一主面金属层分离配置的第二主面金属层。
[附注9]
根据附注4或8记载的半导体装置，其中，
上述第二主面金属层的上述第一方向的尺寸比上述第一主面金属层的上述第一方向的尺寸大。
[附注10]
根据附注3～9中任一项记载的半导体装置，其中，
上述绝缘部件包括互相分离的第一绝缘基板及第二绝缘基板，
沿上述第一方向观察，上述第一电极部件与上述第一绝缘基板重叠且支撑于上述第一绝缘基板，
沿上述第一方向观察，上述第二电极部件与上述第二绝缘基板重叠且支撑于上述第二绝缘基板。
[附注11]
根据附注10记载的半导体装置，其中，
沿上述第二方向观察，上述第一绝缘基板及上述第二绝缘基板重叠。
[附注12]
根据附注2～11中任一项记载的半导体装置，其中，
上述绝缘部件具有在上述第一方向上与上述绝缘部件主面朝向相反侧的绝缘基板背面，
还具备形成于上述绝缘基板背面的背面金属层。
[附注13]
根据附注1～12中任一项记载的半导体装置，其中，
上述连接部件通过激光焊接与上述第二电极部件接合。
[附注14]
根据附注1～13中任一项记载的半导体装置，其中，
上述半导体元件是功率MOSFET。
[附注15]
根据附注1～14中任一项记载的半导体装置，其中，
上述导电性接合层由烧结金属构成。
[附注16]
根据附注1～15中任一项记载的半导体装置，其中，
还具备覆盖上述半导体元件、上述连接部件、上述导电性接合层、上述第一电极部件以及上述第二电极部件的密封树脂。
[附注17]
一种半导体装置的制造方法，上述半导体装置具备：
半导体元件，其具有在第一方向上互相朝向相反侧的元件主面及元件背面，且在上述元件主面形成有主面电极，在上述元件背面形成有背面电极；
第一电极部件，其具有朝向与上述元件主面相同的方向的第一主面；以及
第二电极部件，其具有朝向与上述第一主面相同的方向的第二主面，且在与上述第一方向正交的第二方向上与上述第一电极部件分离，
上述半导体装置的制造方法具有以下工序：
装配工序，以上述元件背面和上述第一主面互相对置的姿势将上述半导体元件载置于上述第一电极部件；
连接工序，经由导电性接合层使上述主面电极和连接部件导通；以及
接合工序，将上述连接部件与上述第二电极部件接合，
上述连接部件配置于比上述第二主面靠上述第二主面朝向的方向，
沿上述第二方向观察，上述第一电极部件的至少一部分、上述半导体元件以及上述导电性接合层与上述第二电极部件重叠。

Claims (17)

1.一种半导体装置，其特征在于，具备：
半导体元件，其具有在第一方向上互相朝向相反侧的元件主面及元件背面，且在上述元件主面形成有主面电极，在上述元件背面形成有背面电极；
第一电极部件，其具有与上述元件背面对置的第一主面，且与上述背面电极导通接合；
第二电极部件，其具有朝向与上述第一主面相同的方向的第二主面，且在与上述第一方向正交的第二方向上与上述第一电极部件分离配置；以及
连接部件，其沿上述第二方向延伸，且将上述主面电极和上述第二电极部件导通连接，
上述连接部件配置于比上述第二主面靠上述第二主面朝向的方向，且经由导电性接合层与上述主面电极接合，
沿上述第二方向观察，上述第一电极部件、上述半导体元件以及上述导电性接合层与上述第二电极部件重叠。
2.根据权利要求1所述的半导体装置，其特征在于，
还具备绝缘部件，该绝缘部件具有朝向与上述元件主面相同的方向的绝缘部件主面，且在上述绝缘部件主面朝向的方向侧支撑上述第一电极部件及上述第二电极部件。
3.根据权利要求2所述的半导体装置，其特征在于，
上述第一电极部件是经由第一接合材接合于上述绝缘部件之上的第一导电性基板，
上述第二电极部件是经由第二接合材接合于上述绝缘部件之上的第二导电性基板。
4.根据权利要求2所述的半导体装置，其特征在于，
还具备分别形成于上述绝缘部件主面之上且互相分离配置的第一主面金属层及第二主面金属层，
上述第一电极部件是经由第一接合材接合于上述第一主面金属层之上的第一导电性基板，
上述第二电极部件是经由第二接合材接合于上述第二主面金属层之上的第二导电性基板。
5.根据权利要求4所述的半导体装置，其特征在于，
上述第二导电性基板的上述第一方向的尺寸比上述第一导电性基板的上述第一方向的尺寸大。
6.根据权利要求3～5中任一项所述的半导体装置，其特征在于，
上述第一导电性基板是铜基板，或者是石墨基板和在该石墨基板的上述第一方向上的两面的铜材形成的复合基板。
7.根据权利要求3～6中任一项所述的半导体装置，其特征在于，
上述第二导电性基板是铜基板，或者是石墨基板和在该石墨基板的上述第一方向上的两面的铜材形成的复合基板。
8.根据权利要求2所述的半导体装置，其特征在于，
上述第一电极部件是形成于上述绝缘部件主面之上的第一主面金属层，
上述第二电极部件是形成于上述绝缘部件主面之上且从上述第一主面金属层分离配置的第二主面金属层。
9.根据权利要求4或8所述的半导体装置，其特征在于，
上述第二主面金属层的上述第一方向的尺寸比上述第一主面金属层的上述第一方向的尺寸大。
10.根据权利要求3～9中任一项所述的半导体装置，其特征在于，
上述绝缘部件包括互相分离的第一绝缘基板及第二绝缘基板，
沿上述第一方向观察，上述第一电极部件与上述第一绝缘基板重叠且支撑于上述第一绝缘基板，
沿上述第一方向观察，上述第二电极部件与上述第二绝缘基板重叠且支撑于上述第二绝缘基板。
11.根据权利要求10所述的半导体装置，其特征在于，
沿上述第二方向观察，上述第一绝缘基板及上述第二绝缘基板重叠。
12.根据权利要求2～11中任一项所述的半导体装置，其特征在于，
上述绝缘部件具有在上述第一方向上与上述绝缘部件主面朝向相反侧的绝缘基板背面，
还具备形成于上述绝缘基板背面的背面金属层。
13.根据权利要求1～12中任一项所述的半导体装置，其特征在于，
上述连接部件通过激光焊接与上述第二电极部件接合。
14.根据权利要求1～13中任一项所述的半导体装置，其特征在于，
上述半导体元件是功率MOSFET。
15.根据权利要求1～14中任一项所述的半导体装置，其特征在于，
上述导电性接合层由烧结金属构成。
16.根据权利要求1～15中任一项所述的半导体装置，其特征在于，
还具备覆盖上述半导体元件、上述连接部件、上述导电性接合层、上述第一电极部件以及上述第二电极部件的密封树脂。
17.一种半导体装置的制造方法，上述半导体装置具备：
半导体元件，其具有在第一方向上互相朝向相反侧的元件主面及元件背面，且在上述元件主面形成有主面电极，在上述元件背面形成有背面电极；
第一电极部件，其具有朝向与上述元件主面相同的方向的第一主面；以及
第二电极部件，其具有朝向与上述第一主面相同的方向的第二主面，且在与上述第一方向正交的第二方向上与上述第一电极部件分离，
上述半导体装置的制造方法的特征在于，具有以下工序：
装配工序，以上述元件背面和上述第一主面互相对置的姿势将上述半导体元件载置于上述第一电极部件；
连接工序，经由导电性接合层使上述主面电极和连接部件导通；以及
接合工序，将上述连接部件与上述第二电极部件接合，
上述连接部件配置于比上述第二主面靠上述第二主面朝向的方向，
沿上述第二方向观察，上述第一电极部件的至少一部分、上述半导体元件以及上述导电性接合层与上述第二电极部件重叠。
CN201980064276.7A 2018-10-02 2019-09-25 半导体装置及半导体装置的制造方法 Pending CN112771667A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018-187528 2018-10-02
JP2018187528 2018-10-02
PCT/JP2019/037446 WO2020071185A1 (ja) 2018-10-02 2019-09-25 半導体装置および半導体装置の製造方法

Publications (1)

Publication Number Publication Date
CN112771667A true CN112771667A (zh) 2021-05-07

Family

ID=70055276

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980064276.7A Pending CN112771667A (zh) 2018-10-02 2019-09-25 半导体装置及半导体装置的制造方法

Country Status (5)

Country Link
US (2) US11721612B2 (zh)
JP (1) JP7326314B2 (zh)
CN (1) CN112771667A (zh)
DE (1) DE112019005011T5 (zh)
WO (1) WO2020071185A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7557476B2 (ja) * 2019-10-24 2024-09-27 ローム株式会社 半導体装置
WO2021154957A1 (en) * 2020-01-28 2021-08-05 Littelfuse, Inc. Semiconductor chip package and method of assembly
CN115552602A (zh) * 2020-04-22 2022-12-30 罗姆股份有限公司 半导体装置
US11328980B2 (en) 2020-07-10 2022-05-10 Toyota Motor Engineering & Manufacturing North America, Inc. Automotive power devices on direct bond copper embedded in PCB driver boards
CN117480604A (zh) * 2021-06-15 2024-01-30 罗姆股份有限公司 半导体装置
WO2023106151A1 (ja) * 2021-12-10 2023-06-15 ローム株式会社 半導体装置
WO2024057860A1 (ja) * 2022-09-13 2024-03-21 ローム株式会社 半導体装置
WO2024162052A1 (ja) * 2023-02-02 2024-08-08 ローム株式会社 半導体装置および車両

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104810330A (zh) * 2014-01-28 2015-07-29 英飞凌科技股份有限公司 电子器件和用于制作电子器件的方法
US20180145007A1 (en) * 2016-11-21 2018-05-24 Rohm Co., Ltd. Power module and fabrication method of the same, graphite plate, and power supply equipment
CN108496247A (zh) * 2016-01-29 2018-09-04 三菱电机株式会社 半导体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4976688B2 (ja) 2005-12-15 2012-07-18 富士電機株式会社 ヒートスプレッダと金属板との接合方法
JP2010212729A (ja) 2010-05-25 2010-09-24 Panasonic Corp 半導体装置およびその製造方法
CN103545268B (zh) 2012-07-09 2016-04-13 万国半导体股份有限公司 底部源极的功率器件及制备方法
JP2016219681A (ja) 2015-05-25 2016-12-22 カルソニックカンセイ株式会社 金属配線の接合構造および接合方法
WO2017017901A1 (ja) 2015-07-29 2017-02-02 パナソニックＩｐマネジメント株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104810330A (zh) * 2014-01-28 2015-07-29 英飞凌科技股份有限公司 电子器件和用于制作电子器件的方法
CN108496247A (zh) * 2016-01-29 2018-09-04 三菱电机株式会社 半导体装置
US20180145007A1 (en) * 2016-11-21 2018-05-24 Rohm Co., Ltd. Power module and fabrication method of the same, graphite plate, and power supply equipment

Also Published As

Publication number Publication date
JP7326314B2 (ja) 2023-08-15
US20230298974A1 (en) 2023-09-21
US20210398881A1 (en) 2021-12-23
US12057375B2 (en) 2024-08-06
WO2020071185A1 (ja) 2020-04-09
JPWO2020071185A1 (ja) 2021-09-02
US11721612B2 (en) 2023-08-08
DE112019005011T5 (de) 2021-06-24

Similar Documents

Publication Publication Date Title
JP7326314B2 (ja) 半導体装置および半導体装置の製造方法
KR102585450B1 (ko) 브레이징된 전기 전도성 층을 포함하는 칩 캐리어를 구비한 몰딩된 패키지
US7271477B2 (en) Power semiconductor device package
US12040301B2 (en) Semiconductor device
US10861775B2 (en) Connecting clip design for pressure sintering
CN113678245B (zh) 半导体模组
JP2021190505A (ja) 半導体装置
WO2020255663A1 (ja) 半導体装置及び半導体装置の製造方法
WO2021176996A1 (ja) 半導体装置および半導体装置の製造方法
JP2023139229A (ja) 半導体装置
CN111354710B (zh) 半导体装置及其制造方法
JP2022063488A (ja) 半導体装置
WO2022113617A1 (ja) 半導体装置
US20230260922A1 (en) Semiconductor device and method for manufacturing semiconductor device
JP7557476B2 (ja) 半導体装置
US11848257B2 (en) Bending semiconductor chip for connection at different vertical levels
WO2021182016A1 (ja) 半導体装置
US20240194581A1 (en) Power module and manufacturing method therefor
KR20230034618A (ko) 파워모듈용 세라믹 기판, 그 제조방법 및 이를 구비한 파워모듈
JP2024025271A (ja) 半導体モジュールの製造方法
CN117616568A (zh) 半导体装置以及半导体装置的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination