CN112750686A - 一种多层衬底、电子元器件及多层衬底制备方法 - Google Patents

一种多层衬底、电子元器件及多层衬底制备方法 Download PDF

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Abstract

本申请提供了一种多层衬底、电子元器件及多层衬底制备方法。本申请提供的多层衬底，从下至上依次为：衬底层、缺陷层、绝缘层以及有源层；其中，缺陷层包括缺陷基体以及以第一预设浓度掺杂在缺陷基体中的杂质；第一预设浓度小于或等于缺陷层自身的陷阱可容纳载流子达到饱和状态时的掺杂浓度。本申请提供的方法包括：制备衬底层；在衬底层上通过掺入第一预设浓度的杂质的方法制备缺陷层；其中，第一预设浓度小于或等于缺陷层自身的陷阱可容纳载流子达到饱和状态时的掺杂浓度；在缺陷层上制备绝缘层；在绝缘层上制作有源层，得到多层衬底。本申请提供的多层衬底，降低了载流子的迁移率，从而降低电损耗。

Description

一种多层衬底、电子元器件及多层衬底制备方法
技术领域
本申请涉及半导体技术领域，特别涉及一种多层衬底、电子元器件及多层衬底制备方法。
背景技术
带有绝缘层的衬底因应用尺寸小，功耗低以及高速度等优点，在半导体器件领域有越来越广阔的应用。但是，如果将上述衬底应用在在射频领域内，则射频电磁波与衬底中的载流子会相互作用，从而使得载流子会产生较大的涡流，进而产生较高的电损耗。
为了降低载流子带来的电损耗，通常用高阻的单晶硅层作为支撑衬底层(即衬底的最底层)。进一步的，工作人员还会在支撑衬底层与绝缘层之间插入一层缺陷层，利用缺陷层产生的载流子陷阱，捕获单晶硅层与绝缘层接触时，因为接触面处绝缘层中的电荷造成的集聚载流子，同时，缺陷层本身产生晶界势垒，从而降低载流子迁移率，进一步降低电损耗。但是，目前使用的缺陷层并不能有效降低载流子的迁移率。
基于此，目前亟需一种多层衬底，用于解决现有技术中使用的衬底无法有效降低载流子的迁移率，从而造成大量电损耗的问题。
发明内容
本申请提供了一种多层衬底、电子元器件及多层衬底制备方法，可用于解决在现有技术中使用的衬底无法有效降低载流子的迁移率，从而造成大量电损耗的问题。
第一方面，本申请提供了一种多层衬底，所述多层衬底从下至上依次为：
衬底层、缺陷层、绝缘层以及有源层；
其中，所述缺陷层包括缺陷基体以及以第一预设浓度掺杂在所述缺陷基体中的杂质；所述第一预设浓度小于或等于所述缺陷层自身的陷阱可容纳载流子达到饱和状态时的掺杂浓度。
结合第一方面，在第一方面的一种可实现方式中，所述第一预设浓度大于或等于1×1013/cm3且小于或等于2×1017/cm3。
结合第一方面，在第一方面的一种可实现方式中，构成所述衬底层的材质中掺杂有第二预设浓度的所述杂质；并且所述第一预设浓度的浓度数值高于所述第二预设浓度的浓度数值。
结合第一方面，在第一方面的一种可实现方式中，所述缺陷层与所述衬底层之间，且所述缺陷层与所述绝缘层之间设置有接触面层；构成所述接触面层的材质与构成缺陷层的材质相同；构成所述接触面层的材质中掺杂有第三预设浓度的所述杂质；
其中，所述第三预设浓度的浓度数值低于所述第一预设浓度的浓度数值。
结合第一方面，在第一方面的一种可实现方式中，构成所述接触面层的晶粒的体积小于构成所述缺陷层的晶粒的体积。
结合第一方面，在第一方面的一种可实现方式中，所述第三预设浓度的浓度数值小于所述第二预设浓度的浓度数值。
结合第一方面，在第一方面的一种可实现方式中，所述衬底层的材质为硅、锗、铌酸锂、钽酸锂、砷化镓或碳化硅中的任意一种；
所述陷阱基体的材质为多晶硅、多晶锗或非晶硅中的任意一种；
所述杂质的材质为硼、磷、砷、铝或镓中的任意一种或多种；
所述绝缘层的材质为氧化硅、氮化硅或氮氧化硅中的任意一种；
所述有源层的材质为硅、锗、砷化镓、碳化硅、石英、陶瓷、四硼酸锂、铌酸锂或钽酸锂中的任意一种。
第二方面，本申请提供了一种电子元器件，所述电子元器件包含权利要求1至7中的任意一项所述的多层衬底。
第三方面，本申请提供了一种多层衬底制备方法，其特征在于，所述方法应用于权利要求1至7中任意一项所述的多层衬底，所述方法包括：
制备衬底层；
在所述衬底层上通过掺入第一预设浓度的杂质的方法制备缺陷层；其中，所述第一预设浓度小于或等于所述缺陷层自身的陷阱可容纳载流子达到饱和状态时的掺杂浓度；
在所述缺陷层上制备绝缘层；
采用离子注入与键合分离的方式，或直接键合与研磨抛光的方式在所述绝缘层上制作有源层，得到多层衬底。
结合第三方面，在第三方面的一种可实现方式中，在所述衬底层上通过掺入第一预设浓度的杂质的方法制备缺陷层，之后还包括：
在所述缺陷层的上面以及下面处通过掺入第三预设浓度的所述杂质的方法制备接触面层；其中，所述第三预设浓度的浓度数值低于所述第一预设浓度的浓度数值。
结合第三方面，在第三方面的一种可实现方式中，在所述衬底层上通过掺入第一预设浓度的杂质的方法制备缺陷层，包括：
在所述衬底层上制备缺陷基体；
对所述缺陷基体采用离子注入的方式注入所述杂质，形成所述缺陷层；
对所述缺陷层进行退火处理；其中，所述退火处理的温度高于或等于500℃且低于或等于1000℃，所述退火处理的时间大于或等于1h且小于或等于20h。
结合第三方面，在第三方面的一种可实现方式中，在所述衬底层上通过掺入第一预设浓度的杂质的方法制备缺陷层，还包括：
将所述衬底层放置在沉积炉中，通入含硅和含所述杂质的气体，制备获取所述缺陷层。
结合第三方面，在第三方面的一种可实现方式中，在所述衬底层上通过掺入第一预设浓度的杂质的方法制备缺陷层，还包括：
将所述衬底层放置在预先设设置有硼粉或磷粉的沉积炉中，在高温下沉积缺陷基体，所述缺陷基体混入所述硼粉或磷粉形成缺陷层。
本申请提供的多层衬底在缺陷层中掺入了特定浓度的杂质，使得缺陷层容纳载流子的量接近饱和状态或达到饱和状态，在一定程度上使得晶界处势垒增加，降低了载流子的迁移率，从而降低电损耗。本申请提供的方法实现在制备缺陷层的过程中，对缺陷层进行掺杂，且本申请实施例提供了多种掺杂方法，每一种方法需要的制备条件与制备环境均不相同，在实际运用中可以根据不同的环境自由进行选择。通过本申请实施例提供的方法制备出来的掺有杂质的缺陷层，能够有效降低载流子迁移率，从而能够降低电损耗。
附图说明
图1为本申请实施例提供的一种多层衬底的结构示意图；
图2为本申请实施例提供的另一种多层衬底的结构示意图；
图3为本申请实施例提供的一种多层衬底制备方法的流程示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
如图1所示，为本申请实施例提供的一种多层衬底的结构示意图。本申请实施例提供的多层衬底从下至上依次为：衬底层1、缺陷层2、绝缘层3以及有源层4。
衬底层1的材质为硅、锗、铌酸锂、钽酸锂、砷化镓或碳化硅中的任意一种。
陷阱基体的材质为多晶硅、多晶锗或非晶硅中的任意一种。
杂质的材质为硼、磷、砷、铝或镓中的任意一种或多种。
绝缘层3的材质为氧化硅、氮化硅或氮氧化硅中的任意一种。
有源层4的材质为硅、锗、砷化镓、碳化硅、石英、陶瓷、四硼酸锂、铌酸锂或钽酸锂中的任意一种。
需要说明的是，以上各层材质均为本技术领域内常用材质，并不构成对本申请实施例保护范围的限定，其他与本申请实施例提供的性质相同或相近的材质，也是本申请实施例保护范围。
其中，缺陷层2包括缺陷基体以及以第一预设浓度掺杂在缺陷基体中的杂质；第一预设浓度小于或等于缺陷层2自身的陷阱可容纳载流子达到饱和状态时的掺杂浓度。
对于缺陷层2中任意一个晶粒，当无掺杂时晶界处缺陷内捕获的载流子较少，晶界势垒较低，缺陷层内载流子的迁移率较高；在低掺杂浓度范围内，随着掺杂浓度的逐渐增大，晶界处缺陷内捕获的载流子的量逐渐增大，晶界势垒逐渐增大，载流子的迁移率逐渐降低；当掺杂浓度继续增大达到某一值时，晶界处缺陷内载流子的容纳量达到最大值，此时晶界势垒达到最大，晶粒内的载流子无法越过晶界势垒迁移到晶粒外，载流子的迁移率达到最低，能够有效的降低电损耗。再继续增加杂质的掺杂量，载流子的量进一步增大，会使晶界势垒逐渐降低，载流子的迁移率逐渐增高，降低电损耗的能力降低，同时，因为掺杂杂质产生的载流子的量过大，电损耗增加。
需要说明的是，本申请实施例提供的以第一预设浓度在数值上均为低浓度。在低浓度范围内，掺杂杂质产生的载流子带来的不利影响小于因为掺杂使晶界处势垒增加以及载流子迁移率降低带来的有利影响。
第一预设浓度大于或等于1×1013/cm3且小于或等于2×1017/cm3。
优选的，第一预设浓度大于或等于1×1015/cm3且小于或等于2×1017/cm3。在上述第一预设浓度范围内，缺陷层2中的晶界势垒相对较高，载流子的迁移率相对较低。
具体的，第一预设浓度根据构成缺陷基体的晶粒的体积大小不同而不同。晶粒越大，晶粒的比表面积就越小，缺陷层2中晶粒的晶界处的缺陷越少，能够容纳载流子的数量较少，第一预设浓度相对较低；晶粒越小，晶粒的比表面积越大，缺陷层中晶粒的晶界处的缺陷越多，能够容纳载流子的数量较多。
本申请实施例中，第一预设浓度根据具体的晶粒的体积与掺杂浓度的对应关系确定，具体的，第一预设浓度为缺陷层2自身的陷阱可容纳载流子最多时对应的最佳掺杂浓度以及最佳掺杂浓度附近的浓度数值。
进一步的，为了取得更好的电损耗降低效果，构成衬底层1的材质中掺杂有第二预设浓度的杂质。
针对衬底层1，掺杂浓度越低，电阻率越高，相应的，电损耗越低。因此，衬底层1中第二预设浓度的浓度数值为较低的数值。
具体的，第一预设浓度的浓度数值高于第二预设浓度的浓度数值。需要说明的是，衬底层1中的掺杂浓度越低，电阻率越高，信号衰减越小，电损耗越低，因此第二预设浓度的浓度数值适合设置为低数值。
为了进一步降低本申请实施例提供的多种衬底的电损耗，本申请实施例提供了另一种多层衬底。
如图2所示，为本申请实施例提供的另一种多层衬底的结构示意图。如图2所示的多层衬底，其他结构与图1相同，此处不再赘述。图2所提供的多层衬底与图1所提供的多层衬底的唯一的区别在于缺陷层2与衬底层1之间，且缺陷层2与绝缘层3之间设置有接触面层5。
构成接触面层5的材质与构成缺陷层2的材质相同；构成接触面层5的材质中掺杂有第三预设浓度的杂质。其中，第三预设浓度的浓度数值低于第一预设浓度的浓度数值。
并且，第三预设浓度的浓度数值小于第二预设浓度的浓度数值。当第三预设浓度的浓度数值小于第二预设浓度的浓度数值时，接触面层5与衬底层1界面之间的杂质(即载流子)以及接触面层5与绝缘层3之间的杂质向接触面层5中扩散，并且被限制在接触面层5晶粒的晶界处的缺陷内，从而有效降低电损耗。
优选的，接触面层5可以为不掺杂状态。
具体的，一种可行的方式中，第二预设浓度大于或等于1×1010/cm3并且小于或等于1×1013/cm3。第三预设浓度小于或等于1×1013/cm3且小于第二预设浓度。
需要说明的是，本申请实施例中将第三预设浓度的浓度数值设置为低于第二预设浓度的浓度数值，使得杂质往特定方向扩散，即使得杂质往接触面5中扩散，降低载流子的迁移率。
优选的，构成接触面层5的晶粒的体积小于构成缺陷层2的晶粒的体积，以此增加缺陷密度。
本申请提供的多层衬底在缺陷层2中掺杂特定浓度的杂质，使得缺陷层2容纳载流子的量接近饱和状态或达到饱和状态，并在一定程度上使得晶界处势垒增加，降低了载流子的迁移率，从而降低电损耗。
下面结合具体实施例进一步说明本申请的内容。
实施例一
一种多层衬底，所述多层衬底包括衬底层1、缺陷层2、绝缘层3以及有源层4；其中，缺陷层2中的掺杂杂质为磷；衬底层掺杂的杂质为磷，衬底层1中磷的掺杂浓度为1×1012/cm3；
如果缺陷层2中的晶粒大小为1000nm左右，则缺陷层2中磷的掺杂浓度设置为1×1015/cm3，此状态下缺陷层2容纳载流子的量接近饱和状态，使得缺陷层2晶界处势垒增加达到最高值附近，载流子的迁移率下降到最低值附近，有效的降低了电损耗。
如果缺陷层2中的晶粒大小为50nm左右，则缺陷层中其中磷的掺杂浓度设置为2×1017/cm3，此状态下缺陷层容纳载流子的量接近饱和状态，使得缺陷层晶界处势垒增加达到最高值附近，载流子的迁移率下降到最低值附近，有效的降低了电损耗。
实施例二
一种多层衬底，所述多层衬底包括衬底层1、缺陷层2、绝缘层3以及有源层4；其中，缺陷层2中的掺杂杂质为硼；衬底层掺杂的杂质为硼，衬底层1中硼的掺杂浓度为3×1012/cm3；
如果缺陷层2中的晶粒大小为500nm左右，则缺陷层2中硼的掺杂浓度设置为1×1016/cm3，此状态下缺陷层容纳载流子的量接近饱和状态，使得缺陷层晶界处势垒增加达到最高值附近，载流子的迁移率下降到最低值附近，有效的降低了电损耗。
如果缺陷层2中的晶粒大小为100nm左右，则缺陷层中其中硼的掺杂浓度设置为1.3×1017/cm3，此状态下缺陷层容纳载流子的量接近饱和状态，使得缺陷层晶界处势垒增加达到最高值附近，载流子的迁移率下降到最低值附近，有效的降低了电损耗。
实施例三
一种多层衬底，所述多层衬底包括衬底层1、缺陷层2、绝缘层3、有源层4以及接触面层5；其中，缺陷层2和接触面层5中的掺杂杂质为磷；衬底层1掺杂的杂质为磷，衬底层1中磷的掺杂浓度为1×1012/cm3；
缺陷层2晶粒大小为500nm左右，掺杂杂质为磷，其中磷的掺杂浓度为1×1016/cm3，接触面层5的掺杂浓度为1×1010/cm3；此状态下，缺陷层2容纳载流子的量接近饱和状态，使得缺陷层2晶界处势垒增加达到最高值附近，载流子的迁移率下降到最低值附近；且由于接触面层5杂质的掺杂浓度较低，使界面处的产生载流子向接触面层中扩散，有效的降低了电损耗。
实施例四
一种多层衬底，所述多层衬底包括衬底层1、缺陷层2、绝缘层3、有源层4以及接触面层5；其中，缺陷层2和接触面层5中的掺杂杂质为硼；衬底层掺杂的杂质为硼，衬底层中硼的掺杂浓度为1×1013/cm3；
缺陷层2晶粒大小为300nm左右，掺杂杂质为硼，其中硼的掺杂浓度为1.6×1016/cm3，接触面层5的掺杂浓度为1×1010/cm3；此状态下，缺陷层2容纳载流子的量接近饱和状态，使得缺陷层2晶界处势垒增加达到最高值附近，载流子的迁移率下降到最低值附近；且由于接触面层5杂质的掺杂浓度较低，使界面处的产生载流子向接触面层中扩散，有效的降低了电损耗。
实施例五
一种多层衬底，所述多层衬底包括衬底层1、缺陷层2、绝缘层3、有源层4以及接触面层5；其中，缺陷层2掺杂杂质为硼；接触面层5为不掺杂多晶硅；衬底层掺杂的杂质为硼，衬底层中硼的掺杂浓度为1×1013/cm3；
缺陷层2晶粒大小为300nm左右，掺杂杂质为硼，其中硼的掺杂浓度为1.6×1016/cm3；此状态下，缺陷层2容纳载流子的量接近饱和状态，使得缺陷层2晶界处势垒增加达到最高值附近，载流子的迁移率下降到最低值附近；且由于接触面层5无杂质，使界面处的产生载流子向接触面层中扩散，有效的降低了电损耗。
本申请实施例还提供了一种电子元器件，本申请实施例提供的电子元器件包括前述多层衬底。
将本申请实施例提供的多层衬底运用到电子元器件中，相应的电子元气件具有低电损耗的优点。
本申请提供的电子元器件在多层衬底在缺陷层2中掺杂特定浓度的杂质，使得缺陷层2容纳载流子的量接近饱和状态或达到饱和状态，并在一定程度上使得晶界处势垒增加，降低了载流子的迁移率，从而降低电损耗。
如图3所示，为本申请实施例提供的一种多层衬底制备方法的流程示意图。如图3所示，本申请实施例包括以下步骤：
步骤S301，制备衬底层。
需要说明的是，本申请实施例制备的衬底层可以不掺杂质。为了取得良好的低电损耗，在制备衬底层的过程中，也可以对衬底层进行掺杂处理。
步骤S302，在衬底层上通过掺入第一预设浓度的杂质的方法制备缺陷层。
其中，第一预设浓度小于或等于缺陷层自身的陷阱可容纳载流子达到饱和状态时的掺杂浓度。
具体的，本申请实施例提供了多种方法在衬底层上通过掺入第一预设浓度的杂质的方法制备缺陷层。
其中，第一种方法包括以下步骤：
首先，在衬底层上制备缺陷基体。
然后，对缺陷基体采用离子注入的方式注入杂质，形成缺陷层。
最后，对缺陷层进行退火处理。
其中，退火处理的温度高于或等于500℃且低于或等于1000℃，退火处理的时间大于或等于1h且小于或等于20h。
第二种方法通过以下方式实现：
将衬底层放置在沉积炉中，通入含硅和含杂质的气体，制备获取缺陷层。
本申请实施例中，含硅气体可以为SiH4、三氯硅烷和氢气或二氯二氢硅等任意一种气体。含杂质的气体包含的杂质可以为磷烷、砷烷、乙硼烷以及三氯化硼中的任意一种。
本申请实施例不对沉积方法进行任何限定，可以为LPCVD、PECVD以及APCVD中的任意一种。
第三种方法通过以下方式实现：
将衬底层放置在预先设置有硼粉或磷粉的沉积炉中，在高温下沉积缺陷基体，缺陷基体混入硼粉或磷粉形成缺陷层。
需要说明的是，在高温条件下，硼粉或磷粉会挥发，因此在缺陷基体制备过程中会混入其中，形成缺陷层。
为了取得更良好的低电损耗效果，本申请实施例在执行步骤S302之后，还可以包括以下步骤：
在缺陷层的上面以及下面处通过掺入第三预设浓度的杂质的方法制备接触面层。
其中，第三预设浓度的浓度数值低于第一预设浓度的浓度数值。
结合第二种方法，以上步骤的一种可行方式为，在制备接触面层时，通入小流量的含硅和含杂质的气体。在制备缺陷层时，通入大流量的含硅和含杂质的气体。通过改变通入气体流量的方法，以实现对掺杂浓度变化的控制。
步骤S303，在缺陷层上制备绝缘层。
需要说明的是，在执行步骤S303之前，还需要对缺陷层进行抛光处理，以获取光滑界面。
一种实施方式中，所述绝缘层可以在缺陷层上通过沉积的方式制备，采取的沉积方法包括以下几种方式中的任意一种：LPCVD、PECVD或APCVD等。
在另一种实施方式中，所述绝缘层可以通过对缺陷层中远离衬底层的一部分进行热氧化制备而成。
步骤S304，采用离子注入与键合分离的方式，或直接键合与研磨抛光的方式在绝缘层上制作有源层，得到多层衬底。
在一具体实施例中，采用离子注入法和键合分离法，在所述第一制备体上制备有源层，包括以下步骤：
首先向有源基体中进行离子注入，将所述有源基体依次分为有源层、分离层和余质层。
上述步骤中所述的有源基体是指具有一定厚度的，用于得到有源层的基础材料，即具有一定厚度的晶圆。有源基体可以为铌酸锂、钽酸锂硅、锗、砷化镓、碳化硅、石英、陶瓷或四硼酸锂等材料，本申请对此不进行限定。
可以由有源基体的一面向所述有源基体内部进行离子注入，从而在有源基体上形成有源层、分离层和余质层。
本申请实施例对所述离子注入的方式不做特别限定，可以使用现有技术中任意一种离子注入的方式，所注入的离子可以为通过热处理能够生成气体的离子，例如：氢离子或者氦离子。注入氢离子时，注入剂量可以为3×1016ions/cm2～8×1016ions/cm2，注入能量可以为120KeV～400KeV；注入氦离子时，注入剂量可以为1×1016ions/cm2～1×1017ions/cm2，注入能量可以为50KeV～1000KeV。例如，注入氢离子时，注入计量可以为4×1016ions/cm2，注入能量可以为180KeV；注入氦离子时，注入剂量为4×1016ions/cm2，注入能量为200KeV。
本申请实施例中，可以通过调整离子注入深度来调整有源层的厚度，具体地，离子注入的深度越大，所制备的有源层的厚度越大；相反，离子注入的深度越小，所制备的有源层的厚度越小。
然后，将有源基体的离子注入面与第一制备体键合，得到键合体。其中，第一制备体为在衬底上制备缺陷层和绝缘层后得到的第一制备体。
本申请实施例中，所述键合体是指有源基体与第一制备体键合后形成的键合体，其中，余质层未从第一制备体上剥离，所述的离子注入面是指向有源基体注入离子的一面。
本申请对有源基体与第一制备体键合的方式不做特别限定，可以采用现有技术中任意一种键合的方式，例如，将有源基体的键合面进行表面活化，将第一制备体的键合面也进行表面活化，再将两个活化后的表面进行键合，获得键合体。
本申请对第一制备体和有源基体的键合面进行表面活化的方式不做特别限定，可以采用现有技术中任意一种对有源基体进行表面活化的方式，例如，等离子体活化以及化学溶液活化等；同样地，本申请对第一制备体的键合面表面活化的方式也不做特别限定，可以采用现有技术中任意一种可用于第一制备体的键合面进行表面活化的方式，例如，等离子体活化。
再然后，对所述键合体进行热处理，将所述余质层与所述有源层分离。
在一种可实现的方式中，对键合体进行热处理，所述热处理的温度可以为100℃～600℃，在热处理过程中，所述分离层内形成气泡，例如，H离子形成氢气，He离子形成氦气等，随着热处理进展，分离层内的气泡连成一片，最后分离层裂开，将余质层与所述有源层分离，从而使余质层由键合体上剥离下来，在第一制备体表面形成一层有源层，再将压电层抛光减薄至50-3000nm(例如400nm、500nm、600nm、800nm、1000nm等)，得到具有纳米级厚度的有源层。
在另一具体实施例中，采用键合法和研磨抛光法，在第一制备体上制备有源层，包括以下步骤：首先，将准备好的有源基体与第一制备体键合，得到键合体，其中，有源基体与第一制备体键合的方式可以参照前述步骤，此处不再赘述。然后，将键合体进行热处理，以提升有源基体与第一制备体的键合力。例如，将键合体放入加热设备内在高温下进行保温，保温工艺在真空环境下或在氮气及惰性气体中至少一种气体形成的保护气氛下进行，保温温度可以是100℃～600℃，例如保温时间为400℃，保温时间可以是1分钟～48小时，例如，保温时间为3小时。最后，对键合体上的有源基体机械研磨和抛光，将有源基体减薄至预设的有源层厚度。例如，预设的有源层厚度为20μm，则可以先采用机械研磨的方式将键合体上的有源材料，即有源基体减薄至22μm，然后继续抛光至20μm，得到有源层。其中，有源层的厚度可以为400nm-100μm。
需要说明的是，绝缘层可以制作在有源层上，然后将绝缘层与缺陷层表面键合。也可以在衬底层以及有源层上均制作绝缘层，然后将两个绝缘层进行键合。
下面结合具体实施例进一步说明本申请提供的方法。
实施例六
首先，制备衬底层。衬底层的材质为单晶硅。
然后，在衬底层上制备缺陷基体，并对缺陷基体采用离子注入的方式注入磷，形成缺陷层。其中，缺陷基体的材质为多晶硅，晶粒大小为1000nm左右，磷的掺杂浓度为1×1015/cm3。接着，对缺陷层进行退火处理。其中，退火处理的温度高于或等于500℃且低于或等于1000℃，退火处理的时间大于或等于1h且小于或等于20h。
对缺陷层进行抛光处理，以获取光滑界面后，在缺陷层上通过沉积制备氮化硅绝缘层。
最后采用离子注入与键合分离的方式在绝缘层上制作铌酸锂有源层，得到多层衬底。
实施例七
首先，制备衬底层。衬底层的材质为单晶硅。
然后，将衬底层放置在预先设设置有硼粉的沉积炉中，向沉积炉中通入SiH4气体，在600～650℃下沉积多晶硅，在高温条件下，硼粉挥发，混入在缺陷基体制备过程中，形成缺陷层。构成缺陷层的晶粒大小为50nm左右，硼的掺杂浓度为2×1017/cm3。
对缺陷层进行抛光处理，以获取光滑界面后，通过对缺陷层中远离衬底层的一部分进行热氧化，制备形成二氧化硅绝缘层。
最后采用离子注入与键合分离的方式在绝缘层上制作钽酸锂有源层，得到多层衬底。
实施例八
首先，制备衬底层。衬底层的材质为单晶硅，衬底层中杂质掺杂的杂质为砷，掺杂浓度为3×1012/cm3。
然后，将上述单晶硅衬底放置在沉积炉中，通入含SiH4和砷烷的混合气体进行掺杂多晶硅沉积，形成缺陷层。构成缺陷层的晶粒大小为500nm左右，砷的掺杂浓度为1×1016/cm3。
对缺陷层进行抛光处理，以获取光滑界面后，在缺陷层上通过沉积制备氮氧化硅绝缘层。
最后采用直接键合与研磨抛光的方式在绝缘层上制作砷化镓有源层，得到多层衬底。
实施例九
首先，制备衬底层。衬底层的材质为单晶硅，衬底层中硼的掺杂浓度为1×1012/cm3。
然后，将上述单晶硅衬底放置在沉积炉中，通入含三氯硅烷、氢气和乙硼烷的混合气体进行掺杂多晶硅沉积，通过控制其流量，形成硼掺杂浓度为1×108/cm3的第一接触面层；继续通入含三氯硅烷、氢气和乙硼烷的混合气体进行掺杂多晶硅沉积，调大乙硼烷气体的流量，形成晶粒大小为300nm左右，硼的掺杂浓度为1.6×1016/cm3的缺陷层；继续通入含三氯硅烷、氢气和乙硼烷的混合气体进行掺杂多晶硅沉积，调小乙硼烷气体的流量，形成硼的掺杂浓度为1×108/cm3的第二接触面层。
对第二接触面层进行抛光处理，以获取光滑界面后，在第二接触面层上通过沉积制备二氧化硅绝缘层。
最后采用直接键合及研磨抛光的方式绝缘层上制作铌酸锂有源层，得到多层衬底。
实施例十
首先，制备衬底层。衬底层的材质为单晶硅，衬底层中硼的掺杂浓度为1×1012/cm3。
然后，将上述单晶硅衬底放置在沉积炉中，通入含三氯硅烷、氢气的混合气体进行无掺杂多晶硅沉积，形成第一接触面层；继续通入含三氯硅烷、氢气和乙硼烷的混合气体进行掺杂多晶硅沉积，形成晶粒大小为300nm左右，硼的掺杂浓度为1.6×1016/cm3的缺陷层；继续通入含三氯硅烷、氢气的混合气体进行无掺杂多晶硅沉积，形成第二接触面层；
对第二接触面层进行抛光处理，以获取光滑界面后，在第二接触面层上通过沉积制备二氧化硅绝缘层。
最后采用离子注入与键合分离的方式绝缘层上制作铌酸锂有源层，得到多层衬底。
本申请提供的方法实现在制备缺陷层的过程中，对缺陷层进行掺杂，且本申请实施例提供了多种掺杂方法，每一种方法需要的制备条件与制备环境均不相同，在实际运用中可以根据不同的环境自由进行选择。通过本申请实施例提供的方法制备出来的掺有杂质的缺陷层，能够有效降低载流子迁移率，从而能够降低电损耗。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本发明旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由下面的权利要求指出。
应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。

Claims (13)

1.一种多层衬底，其特征在于，所述多层衬底从下至上依次为：
衬底层、缺陷层、绝缘层以及有源层；
其中，所述缺陷层包括缺陷基体以及以第一预设浓度掺杂在所述缺陷基体中的杂质；所述第一预设浓度小于或等于所述缺陷层自身的陷阱可容纳载流子达到饱和状态时的掺杂浓度。
2.根据权利要求1所述的多层衬底，其特征在于，所述第一预设浓度大于或等于1×1013/cm3且小于或等于2×1017/cm3。
3.根据权利要求1所述的多层衬底，其特征在于，构成所述衬底层的材质中掺杂有第二预设浓度的所述杂质；并且所述第一预设浓度的浓度数值高于所述第二预设浓度的浓度数值。
4.根据权利要求3所述的多层衬底，其特征在于，所述缺陷层与所述衬底层之间，且所述缺陷层与所述绝缘层之间设置有接触面层；构成所述接触面层的材质与构成缺陷层的材质相同；构成所述接触面层的材质中掺杂有第三预设浓度的所述杂质；
其中，所述第三预设浓度的浓度数值低于所述第一预设浓度的浓度数值。
5.根据权利要求4所述的多层衬底，其特征在于，构成所述接触面层的晶粒的体积小于构成所述缺陷层的晶粒的体积。
6.根据权利要求4所述的多层衬底，其特征在于，所述第三预设浓度的浓度数值小于所述第二预设浓度的浓度数值。
7.根据权利要求1所述的多层衬底，其特征在于，所述衬底层的材质为硅、锗、铌酸锂、钽酸锂、砷化镓或碳化硅中的任意一种；
所述陷阱基体的材质为多晶硅、多晶锗或非晶硅中的任意一种；
所述杂质的材质为硼、磷、砷、铝或镓中的任意一种或多种；
所述绝缘层的材质为氧化硅、氮化硅或氮氧化硅中的任意一种；
所述有源层的材质为硅、锗、砷化镓、碳化硅、石英、陶瓷、四硼酸锂、铌酸锂或钽酸锂中的任意一种。
8.一种电子元器件，其特征在于，所述电子元器件包含权利要求1至7中的任意一项所述的多层衬底。
9.一种多层衬底制备方法，其特征在于，所述方法应用于权利要求1至7中任意一项所述的多层衬底，所述方法包括：
制备衬底层；
在所述衬底层上通过掺入第一预设浓度的杂质的方法制备缺陷层；其中，所述第一预设浓度小于或等于所述缺陷层自身的陷阱可容纳载流子达到饱和状态时的掺杂浓度；
在所述缺陷层上制备绝缘层；
采用离子注入与键合分离的方式，或直接键合与研磨抛光的方式在所述绝缘层上制作有源层，得到多层衬底。
10.根据权利要求9所述的方法，其特征在于，在所述衬底层上通过掺入第一预设浓度的杂质的方法制备缺陷层，之后还包括：
在所述缺陷层的上面以及下面处通过掺入第三预设浓度的所述杂质的方法制备接触面层；其中，所述第三预设浓度的浓度数值低于所述第一预设浓度的浓度数值。
11.根据权利要求9所述的方法，其特征在于，在所述衬底层上通过掺入第一预设浓度的杂质的方法制备缺陷层，包括：
在所述衬底层上制备缺陷基体；
对所述缺陷基体采用离子注入的方式注入所述杂质，形成所述缺陷层；
对所述缺陷层进行退火处理；其中，所述退火处理的温度高于或等于500℃且低于或等于1000℃，所述退火处理的时间大于或等于1h且小于或等于20h。
12.根据权利要求9所述的方法，其特征在于，在所述衬底层上通过掺入第一预设浓度的杂质的方法制备缺陷层，还包括：
将所述衬底层放置在沉积炉中，通入含硅和含所述杂质的气体，制备获取所述缺陷层。
13.根据权利要求9所述的方法，其特征在于，在所述衬底层上通过掺入第一预设浓度的杂质的方法制备缺陷层，还包括：
将所述衬底层放置在预先设设置有硼粉或磷粉的沉积炉中，在高温下沉积缺陷基体，所述缺陷基体混入所述硼粉或磷粉形成缺陷层。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101681872A (zh) * 2007-07-26 2010-03-24 硅绝缘体技术有限公司 电荷库结构
US20130084689A1 (en) * 2010-12-24 2013-04-04 Io Semiconductor, Inc. Trap Rich Layer Formation Techniques for Semiconductor Devices
CN103633010A (zh) * 2012-08-28 2014-03-12 中国科学院上海微系统与信息技术研究所 利用掺杂超薄层吸附制备超薄绝缘体上材料的方法
CN105140107A (zh) * 2015-08-25 2015-12-09 上海新傲科技股份有限公司 带有电荷陷阱和绝缘埋层衬底的制备方法
CN105226067A (zh) * 2015-08-25 2016-01-06 上海新傲科技股份有限公司 带有电荷陷阱和绝缘埋层的衬底及其制备方法
CN105261586A (zh) * 2015-08-25 2016-01-20 上海新傲科技股份有限公司 带有电荷陷阱和绝缘埋层衬底的制备方法
CN107004572A (zh) * 2014-12-04 2017-08-01 Soitec公司 用于射频应用的结构
CN109417124A (zh) * 2016-06-30 2019-03-01 索泰克公司 用于表面声波器件的混合结构

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101681872A (zh) * 2007-07-26 2010-03-24 硅绝缘体技术有限公司 电荷库结构
US20130084689A1 (en) * 2010-12-24 2013-04-04 Io Semiconductor, Inc. Trap Rich Layer Formation Techniques for Semiconductor Devices
CN103633010A (zh) * 2012-08-28 2014-03-12 中国科学院上海微系统与信息技术研究所 利用掺杂超薄层吸附制备超薄绝缘体上材料的方法
CN107004572A (zh) * 2014-12-04 2017-08-01 Soitec公司 用于射频应用的结构
CN105140107A (zh) * 2015-08-25 2015-12-09 上海新傲科技股份有限公司 带有电荷陷阱和绝缘埋层衬底的制备方法
CN105226067A (zh) * 2015-08-25 2016-01-06 上海新傲科技股份有限公司 带有电荷陷阱和绝缘埋层的衬底及其制备方法
CN105261586A (zh) * 2015-08-25 2016-01-20 上海新傲科技股份有限公司 带有电荷陷阱和绝缘埋层衬底的制备方法
CN109417124A (zh) * 2016-06-30 2019-03-01 索泰克公司 用于表面声波器件的混合结构

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