CN112736126A - 一种SiC MOSFET结构及其制作方法 - Google Patents

一种SiC MOSFET结构及其制作方法 Download PDF

Info

Publication number
CN112736126A
CN112736126A CN202011625678.0A CN202011625678A CN112736126A CN 112736126 A CN112736126 A CN 112736126A CN 202011625678 A CN202011625678 A CN 202011625678A CN 112736126 A CN112736126 A CN 112736126A
Authority
CN
China
Prior art keywords
region
layer
area
cell
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202011625678.0A
Other languages
English (en)
Other versions
CN112736126B (zh
Inventor
陶永洪
蔡文必
彭志高
李立均
郭元旭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hunan Sanan Semiconductor Co Ltd
Original Assignee
Xiamen Sanan Integrated Circuit Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xiamen Sanan Integrated Circuit Co Ltd filed Critical Xiamen Sanan Integrated Circuit Co Ltd
Priority to CN202011625678.0A priority Critical patent/CN112736126B/zh
Publication of CN112736126A publication Critical patent/CN112736126A/zh
Priority to US17/565,667 priority patent/US11869969B2/en
Application granted granted Critical
Publication of CN112736126B publication Critical patent/CN112736126B/zh
Priority to US18/391,130 priority patent/US20240120394A1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7839—Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种SiC MOSFET结构，其SiC MOSFET结构中包括若干元胞区、位于该些元胞区一侧的栅极区以及位于该些元胞区外围的过渡区，其中过渡区设有与元胞P+区相连并具有相同注入的过渡P+区，元胞P+区和过渡P+区上设有源极欧姆接触层，源极欧姆接触层与源极金属连接。本发明还公开了上述结构的制作方法。本发明在不额外增加器件面积的前提下不但可以增加结构中的P+区域的面积，提高SiC MOSFET的体二极管通流能力，极大减小器件在反向续流导通时的损耗，而且提高了体二极管工作时的散热面积，提升器件的散热能力。

Description

一种SiC MOSFET结构及其制作方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种SiC MOSFET结构及其制作方法。
背景技术
随着全球可利用资源的急速枯竭，高效清洁的绿色能源需求日益强烈。SiC材料作为第三代宽禁带半导体材料具有击穿场强高，饱和电子漂移速率更快，热导率更好等优异特性。SiC功率器件已被广泛应用在包括通信/服务器，光伏逆变器及新能源汽车等领域中，市场规模逐渐扩大，地位日益重要。
SiC MOSFET(Metal Oxide Semiconductor Field Effect Transistor)相较于SiIGBT(Insulated Gate Bipolar Transistor)在器件结构上寄生了体二极管。在DC/DC变换系统的反向续流时，可以利用SiC MOSFET体二极管作为续流二极管，避免在开关器件的外围额外并联二极管，这样可以大大减小系统的体积，成本和可靠性。但由于SiC MOSFET器件结构中的局限，其寄生体二极管是PiN二极管，存在正向压降大，损耗会远远高于额外并联的SiC肖特基二极管。当SiC MOSFET器件工作在非同步整流轻载状态下，其体二极管的发热严重，会降低器件的沟道导通能力，甚至会影响器件的可靠性。
如何提高SiC MOSFET体二极管的正向通流能力是器件结构设计中的重难点问题。目前业界有两种方式，第一种是将PiN二极管结构变为肖特基二极管，这样能够大大减小体二极管的损耗，但同时也增加了工艺的复杂性，器件的结构和成本也会增加。第二种是增加元胞结构中P+区域的面积，元胞结构中P+的面积大小与体二极管的通流能力呈正相关。在其他工艺条件和器件结构不变的前提下，P+和N+的面积一定，P+的面积越大，体二极管的通流能力越强，但同时SiC MOSFET的沟道通流能力越小，器件电流密度越小，芯片面积越大，成本就会越高。
发明内容
本发明的目的在于克服现有技术存在的不足，提供一种SiC MOSFET结构及其制作方法。
为了实现以上目的，本发明的技术方案为：
一种SiC MOSFET结构，包括漏极、衬底、SiC外延层、源极、第一介质层和栅极，漏极、衬底和SiC外延层由下至上设置，源极、栅极和第一介质层设于SiC外延层上方，且第一介质层隔开源极和栅极；所述SiC外延层表面包括若干元胞区、位于该些元胞区一侧的栅极区以及位于该些元胞区外围的过渡区，元胞区设有元胞P+区、P阱区和N+区，过渡区设有与元胞P+区相连并具有相同注入的过渡P+区；所述源极包括源极欧姆接触层和源极金属，源极欧姆接触层设于所述元胞P+区和过渡P+区上并延伸至部分N+区上，源极金属与源极欧姆接触层连接。
在有源区内以相邻的P+区中心作为边界的重复相同的结构是单个元胞区，元胞区包含P+区，P阱区，N+区以及JFET区。可选的，所述栅极包括栅氧层、多晶硅层和栅极金属，所述栅氧层设于各元胞区内的两个所述N+区之间的上方并延伸到部分N+区上，多晶硅层覆盖栅氧层并延伸至所述栅极区上，栅极金属设于所述栅极区之内并与多晶硅层连接。
可选的，所述源极欧姆接触层于所述过渡P+区上的结构为闭合的环状结构，并与设于各元胞P+区上的源极欧姆接触层相连。
可选的，所述栅极区设有与所述元胞P+区相连并具有相同注入的栅极P+区，所述多晶硅层与栅极P+区之间通过一第二介质层隔开。
可选的，所述栅极区包括连线区和栅极开孔区，所述源极欧姆接触层还设于栅极开孔区上并与栅极开孔区内的所述栅极P+区接触；所述栅极金属覆盖连线区和栅极开孔区，并与设于栅极开孔区上的源极欧姆接触层之间通过一第三介质层隔开。
可选的，所述第一介质层的厚度为400-1200nm，所述第三介质层的厚度为100-500nm。
可选的，所述衬底为N型SiC衬底，掺杂浓度为1E19-1E20/cm3；所述SiC外延层为N型SiC外延，掺杂浓度为1E14-5E16/cm3，厚度为5-80μm。
一种SiC MOSFET结构的制作方法包括以下步骤：
1)提供具有衬底和SiC外延层的半导体结构，于SiC外延层表面定义出若干元胞区、位于该些元胞区一侧的栅极区以及位于该些元胞区外围的过渡区，通过局部注入工艺于SiC外延层表面形成元胞P+区、P阱区和N+区，其中于形成元胞P+区的同时还采用相同的高温离子注入工艺于过渡区上形成与元胞P+区相连的过渡P+区；
2)于SiC外延层上形成源极、栅极和用于将源极、栅极隔开的第一介质层，于衬底背面形成漏极；其中所述源极的制作方法为：于元胞P+区、过渡P+区和与元胞P+区相接的部分N+区上生长欧姆金属，退火后形成源极欧姆接触层，沉积金属层形成与源极欧姆接触层连接的源极金属。
可选的，所述栅极的制作方法为：采用热氧生长的工艺于各元胞区内的两个所述N+区之间形成栅氧层，由栅氧层上延伸至所述栅极区上沉积多晶硅层，通过沉积和蚀刻工艺于多晶硅层上形成所述第一介质层，蚀刻所述第一介质层以裸露所述栅极区内的多晶硅层，沉积金属层形成与多晶硅层连接的栅极金属。
可选的，步骤1)中，形成所述元胞P+区的同时还采用相同的高温离子注入工艺于所述栅极区上形成与所述元胞P+区相连的栅极P+区；步骤2)中，在形成所述多晶硅层之前，还包括采用热氧生长或沉积的工艺于所述栅极P+区上形成一第二介质层的步骤。
可选的，所述栅极区包括连线区和栅极开孔区；步骤2)中，所述欧姆金属还生长于所述栅极开孔区上并与位于栅极开孔区内的栅极P+区接触；制作所述栅极金属之前，还包括采用沉积工艺于栅极开孔区内的源极欧姆接触层上形成第三介质层的步骤。
可选的，所述欧姆金属包括Ti、Ni、Al、Au、Ta或W中的任意一种或者多种组合，所述退火的温度为800-1100℃，时间为60-300s。
本发明的有益效果为：
本发明通过将过渡区乃至栅极区注入形成P+区域并与元胞P+区相连，在不额外增加器件面积的前提下不但可以增加结构中的P+区域的面积，提高SiC MOSFET的体二极管通流能力，极大减小器件在反向导通时的损耗；而且增加了P+区域上欧姆接触区域的面积，进而提高了体二极管工作时的散热面积，提升器件的散热能力；
附图说明
图1为实施例1的SiC MOSFET结构的元胞区截面图；
图2为实施例1的SiC MOSFET结构的SiC外延层表面的分区图；
图3为实施例1的SiC MOSFET结构的SiC外延层表面的俯视结构示意图；
图4为实施例1的SiC MOSFET结构的源极欧姆接触层与SiC外延层表面的位置关系示意图；
图5为实施例1的SiC MOSFET结构的栅极区上源极欧姆接触层区域的截面图；
图6为实施例1的SiC MOSFET结构的俯视图；
图7为实施例1的制作方法的步骤(2)的示意图；
图8为实施例1的制作方法的步骤(3)的示意图；
图9为实施例1的制作方法的步骤(4)的示意图；
图10为实施例1的制作方法的步骤(6)的示意图；
图11为实施例1的制作方法的步骤(8)的示意图；
图12为实施例2的制作方法的步骤(7)得到的结构示意图；
图13为实施例2的制作方法的步骤(8)得到的结构示意图；
图14为实施例2的制作方法的步骤(9)的示意图；
图15为实施例2的SiC MOSFET结构的栅极开孔区上源极欧姆接触层区域的截面图；
图16为实施例1和对比例的SiC MOSFETFET体二极管的电流对比。
具体实施方式
以下结合附图和具体实施例对本发明做进一步解释。本发明的各附图仅为示意以更容易了解本发明，其具体比例可依照设计需求进行调整。文中所描述的图形中相对元件的上下关系以及正面/背面的定义，在本领域技术人员应能理解是指构件的相对位置而言，因此皆可以翻转而呈现相同的构件，此皆应同属本说明书所揭露的范围。
实施例1
参考图1至图10，实施例1的一种SiC MOSFET结构包括由下至上按序设置的漏极D、衬底1和SiC外延层2，以及位于SiC外延层2上方的栅极G、源极S和第一介质层3，且第一介质层3隔开栅极G和源极S。参考图2，SiC外延层2表面包括若干元胞区A1、位于该些元胞区A1一侧的栅极区A2以及位于该些元胞区A1外围的过渡区A3；本实施例中，栅极区A2位于该些元胞区A1的中间，此外，也可位于其他位置。结合图1至图3，其中图3中a-a’表示图1的截面方向及元胞区域，元胞区A1内设有P阱区21、N+区22和元胞P+区23，P阱区21位于元胞区内的SiC外延层2上部相对的两侧，元胞P+区23和N+区22设于P阱区21内的上部且元胞P+区23位于外侧，即元胞区内的SiC外延层2表面由外到内形成元胞P+区23、N+区22、P阱区21和未另外注入区。器件元胞为最小重复单元，MOSFET为若干个元胞并联构成，相邻元胞的P+区中心为划分一个元胞区A1。在有源区内以相邻的P+区中心作为边界的重复相同的结构是单个元胞区。元胞区包含P+区，P阱区，N+区以及JFET区。栅极区A2和过渡区A3具有与元胞P+区23相连并具有相同注入的栅极P+区24和过渡P+区25。这里所述的相同注入，是指采用相同的离子注入工艺同时形成的，即为相同的注入能量和剂量。结合图1至图4，源极S包括源极欧姆接触层4和源极金属5，源极欧姆接触层4设于元胞P+区23和过渡P+区25上并延伸至周边的部分N+区22上，源极金属5与源极欧姆接触层4连接。源极欧姆接触层4于所述过渡P+区25上的结构为闭合的环状结构，并与设于各元胞P+区23上的源极欧姆接触层4相连。
栅极G包括栅氧层6、多晶硅层7和栅极金属8，栅氧层6设于各元胞区A1内的两个N+区22之间的上方并延伸到周围的部分N+区22上，多晶硅层7覆盖栅氧层6并延伸至栅极区A2上，参考图5和图6，多晶硅层7与栅极P+区24之间通过一第二介质层9隔开，栅极金属8设于栅极区A2之内并与多晶硅层7电性连接。第一介质层3覆盖多晶硅层7以将多晶硅层7和源极欧姆接触层4隔开。具体，可通过第一介质层3于栅极区A2开口使栅极金属8和多晶硅层7接触。源极金属5设于所述栅极区A2之外并与源极欧姆接触层4连接，第一介质层3隔开多晶硅层7与源极金属5，具体，源极金属5和栅极金属8可同层设置并通过挖槽露出第一介质层3以分隔。
以下具体说明上述结构的制作方法，并通过下述步骤进一步对本实施例的SiCMOSFET结构进行解释。
(1)对衬底1进行RCA标准清洗流程，该衬底1为N型SiC衬底，晶型为4H-SiC，厚度为350μm，掺杂浓度为1E19-1E20/cm3，例如2E19/cm3。使用MOCVD，在N型SiC衬底1上生长SiC外延层2，厚度为5-80μm，浓度为1E14-5E16/cm3，本实施例中，厚度为10μm，浓度为1E16/cm3；
(2)参考图7，在SiC外延层2上沉积一层第一保护介质层101(例如2μm厚的SiO2)，沉积方式可以为PVD或者CVD，并通过刻蚀方式在SiC外延层2上形成用于制作P阱区的窗口X(图7a)；高温离子注入后形成P阱区21，并通过刻蚀方式去掉SiC外延层2表面的第一保护介质层101(图7b)；其中，图6a中100表示单个SiC MOSFET器件区示意范围区；
(3)参考图8，再沉积一层第二保护介质层102(例如1μm厚的SiO2)，沉积方式可以为PVD或者CVD，并通过刻蚀方式在P阱区21上形成用于制作N+区的窗口Y(图8a)；高温离子注入后形成N+区22，并通过刻蚀方式去掉第二保护介质层102(图8b)；
(4)继续沉积一层第三保护介质层103(例如1μm厚的SiO2)，沉积方式可以为PVD或者CVD，并通过刻蚀方式打开过渡区窗口Z1(环状、闭合)、元胞区的P+区窗口Z2、栅极区窗口Z3，如图9；高温离子注入后形成P+区，分别包括元胞P+区23、栅极P+区24、过渡P+区25，通过刻蚀方式去掉第三保护介质层103，得到图3所示结构，其中元胞P+区23的形状是条形(本实施例中示意)，方形，六边形或者其他形状，元胞P+区23、栅极P+区24、过渡P+区25连接在一起，优选的，过渡P+区25是闭合的环状，不限于矩形环状，圆环，也可以为对称的环形状以及其他非对称的环形状；
(5)首先通过热氧生长方式于元胞区的两个N+区22之间生长30-60nm厚的栅氧层6，氧化和退火温度范围为1200℃-1450℃(例如1300℃)，氧化时间为10min-30min(例如20min)，退火时间为30min-300min(例如90min)；然后在栅极区A2上形成覆盖栅极P+区24的第二介质层9，第二介质层9可以采用CVD等沉积方式形成，也可在形成栅氧层的同时通过热氧生长方式在栅极区A2上形成，并根据需求选择加厚；然后在栅氧层6上以及由栅氧层6延伸至栅极区A2的第二介质层9之上沉积多晶硅层7，厚度范围200nm-1000nm，例如800nm；
(6)刻蚀多晶硅层7后，继续在多晶硅层7上沉积第一介质层3，厚度范围为0.4μm-1.2μm，例如是SiO2，沉积方式可以为CVD；使用刻蚀方式将形成元胞欧姆金属开孔区41’，过渡开孔区42’打开，如图10所示；
(7)在元胞欧姆金属开孔区41’，过渡开孔区42’通过蒸镀或者溅镀欧姆金属，退火后形成元胞欧姆接触41和过渡区欧姆接触42，两者共同形成源极欧姆接触层4，源极欧姆接触层4与SiC外延层2表面结构的位置关系如图4所示(为体现两者关系，图中未画多晶硅层7和第一介质层3)，其中过渡区欧姆接触42为环形结构并与元胞欧姆接触41相连，元胞欧姆接触41位于元胞P+区23以及周围的部分N+区22上并与之接触；退火工艺温度范围为在800℃-1100℃，时间范围为60s-300s；欧姆接触金属可以为Ti、Ni、Al、Au、Ta或W中的任意一种或者多种组合；例如通过溅镀生长欧姆金属Ti/Ni，退火后形成欧姆接触，工艺温度范围为在950℃，时间范围为100s；
(8)参考图11，刻蚀栅极区A2上的第一介质层3形成裸露多晶硅层7的开口，栅极区A2包括连线区A21和栅极开孔区A22，连线区A21和栅极开孔区A22均形成有多晶硅层7且均裸露，在SiC晶圆的正面通过蒸镀或者溅镀2-5μm正面加厚金属(例如4μm厚的Al)，并通过挖槽裸露出第一介质层3，形成互相隔开的位于栅极区A2上的栅极金属8和栅极区A2之外的源极金属5，从而栅极金属8与连线区A21和栅极开孔区A22上的多晶硅层7接触，参考图6；
(9)在SiC晶圆背面首先形成漏极的欧姆接触，然后通过蒸镀或者溅镀1-3μm背面加厚金属，例如1.2μm厚的Ni/Ag，作为漏极D；此外，漏极的欧姆接触可以在步骤(7)的时候进行，并与源极欧姆接触层4同时进行退火。
对比例
对比例与实施例1的差别在于，栅极区和过渡区未进行P+注入，也未制作欧姆接触层，如传统结构，仅元胞区内设有P+区，欧姆接触层仅设于元胞P+区上。
参考图16，由对比例和实施例1的SiC MOSFET体二极管的电流对比可见，实施例1明显提高了体二极管的通流能力。
实施例2
实施例2与实施例1的差别在于，参考图12至图15，源极欧姆接触层10还设于栅极开孔区A22上并与栅极开孔区A22的栅极P+区24接触，可以理解，本实施例的多晶硅层7在栅极开孔区A22上让位于源极欧姆接触层10；栅极金属8同样覆盖连线区A21和栅极开孔区A22，且于连线区A21与多晶硅层7接触，于栅极开孔区A22与源极欧姆接触层10之间通过一第三介质层11隔开。
其制作方法上，步骤(1)到(5)参考实施例1，其中多晶硅层于栅极开孔区A22上的部分区域需不形成或通过蚀刻去除，且连线区A21上同样形成第二介质层9，栅极开孔区A22上无第二介质层9覆盖，即步骤(5)得到的结构与实施例1的差别在于：栅极开孔区A22上的栅极P+区24裸露无覆盖；步骤(6)中，同时需要将栅极开孔区打开；步骤(7)中，源极欧姆接触层10同时形成于栅极开孔区A22上，参考图12；
(8)使用LPCVD，在SiC晶圆正面沉积100-500nm厚的介质层(例如100nm厚的SiO2)；使用干法刻蚀，将除栅极开孔区A22外的该介质层去掉，留下部分为覆盖栅极开孔区A22上的源极欧姆接触层10的第三介质层11，参考图13；
(9)参考图14，刻蚀连线区A21上的第一介质层3形成裸露多晶硅层7的开口，在SiC晶圆的正面通过蒸镀或者溅镀2-5μm正面加厚金属(例如4μm厚的Al)，并通过挖槽裸露出第一介质层3，形成互相隔开的位于栅极区A2上的栅极金属8和栅极区A2之外的源极金属5，从而栅极金属8与连线区A21上的多晶硅层7接触；
(10)如实施例1的步骤(9)。
此外，步骤(8)至步骤(10)，也可以是先蚀刻连线区A21上的第一介质层3形成裸露多晶硅层7的开口，然后再形成第三介质层11，后续金属电极制作步骤相同。
与实施例1相比，本实施例2进一步增加了欧姆接触区域的面积，提高SiC MOSFET的体二极管通流能力，也进一步提升了器件的散热能力。
上述实施例仅用来进一步说明本发明的一种SiC MOSFET结构及其制作方法，但本发明并不局限于实施例，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均落入本发明技术方案的保护范围内。

Claims (12)

1.一种SiC MOSFET结构，其特征在于：包括漏极、衬底、SiC外延层、源极、第一介质层和栅极，漏极、衬底和SiC外延层由下至上设置，源极、栅极和第一介质层设于SiC外延层上方，且第一介质层隔开源极和栅极；
所述SiC外延层表面包括若干元胞区、位于该些元胞区一侧的栅极区以及位于该些元胞区外围的过渡区，元胞区设有元胞P+区、P阱区和N+区，过渡区设有与元胞P+区相连并具有相同注入的过渡P+区；所述源极包括源极欧姆接触层和源极金属，源极欧姆接触层设于所述元胞P+区和过渡P+区上并延伸至部分N+区上，源极金属与源极欧姆接触层连接。
2.根据权利要求1所述的SiC MOSFET结构，其特征在于：所述栅极包括栅氧层、多晶硅层和栅极金属，所述栅氧层设于各元胞区内的两个所述N+区之间的上方并延伸到部分N+区上，多晶硅层覆盖栅氧层并延伸至所述栅极区上，栅极金属设于所述栅极区之内并与多晶硅层连接。
3.根据权利要求2所述的SiC MOSFET结构，其特征在于：所述源极欧姆接触层于所述过渡P+区上的结构为闭合的环状结构，并与设于各元胞P+区上的源极欧姆接触层相连。
4.根据权利要求2所述的SiC MOSFET结构，其特征在于：所述栅极区设有与所述元胞P+区相连并具有相同注入的栅极P+区，所述多晶硅层与栅极P+区之间通过一第二介质层隔开。
5.根据权利要求4所述的SiC MOSFET结构，其特征在于：所述栅极区包括连线区和栅极开孔区，所述源极欧姆接触层还设于栅极开孔区上并与栅极开孔区内的所述栅极P+区接触；所述栅极金属覆盖连线区和栅极开孔区，并与设于栅极开孔区上的源极欧姆接触层之间通过第三介质层隔开。
6.根据权利要求5所述的SiC MOSFET结构，其特征在于：所述第一介质层的厚度为400-1200nm，所述第三介质层的厚度为100-500nm。
7.根据权利要求1所述的SiC MOSFET结构，其特征在于：所述衬底为N型SiC衬底，掺杂浓度为1E19-1E20/cm3；所述SiC外延层为N型SiC外延，掺杂浓度为1E14-5E16/cm3，厚度为5-80μm。
8.一种SiC MOSFET结构的制作方法，其特征在于包括以下步骤：
1)提供具有衬底和SiC外延层的半导体结构，于SiC外延层表面定义出若干元胞区、位于该些元胞区一侧的栅极区以及位于该些元胞区外围的过渡区，通过局部注入工艺于SiC外延层表面形成P阱区、N+区和元胞P+区，其中于形成元胞P+区的同时还采用相同的高温离子注入工艺于过渡区上形成与元胞P+区相连的过渡P+区；
2)于SiC外延层上形成源极、栅极和用于将源极、栅极隔开的第一介质层，于衬底背面形成漏极；其中所述源极的制作方法为：于元胞P+区、过渡P+区和与元胞P+区相接的部分N+区上生长欧姆金属，退火后形成源极欧姆接触层，沉积金属层形成与源极欧姆接触层连接的源极金属。
9.根据权利要求8所述的制作方法，其特征在于：所述栅极的制作方法为：采用热氧生长的工艺于各元胞区内的两个所述N+区之间形成栅氧层，由栅氧层上延伸至所述栅极区上沉积多晶硅层，通过沉积和蚀刻工艺于多晶硅层上形成所述第一介质层，蚀刻所述第一介质层以裸露所述栅极区内的多晶硅层，沉积金属层形成与多晶硅层连接的栅极金属。
10.根据权利要求9所述的制作方法，其特征在于：步骤1)中，形成所述元胞P+区的同时还采用相同的高温离子注入工艺于所述栅极区上形成与所述元胞P+区相连的栅极P+区；步骤2)中，在形成所述多晶硅层之前，还包括采用热氧生长或沉积的工艺于所述栅极P+区上形成一第二介质层的步骤。
11.根据权利要求10所述的制作方法，其特征在于：所述栅极区包括连线区和栅极开孔区；步骤2)中，所述欧姆金属还生长于所述栅极开孔区上并与位于栅极开孔区内的栅极P+区接触；制作所述栅极金属之前，还包括采用沉积工艺于栅极开孔区内的源极欧姆接触层上形成第三介质层的步骤。
12.根据权利要求8所述的制作方法，其特征在于：所述欧姆金属包括Ti、Ni、Al、Au、Ta或W中的任意一种或者多种组合，所述退火的温度为800-1100℃，时间为60-300s。
CN202011625678.0A 2020-12-31 2020-12-31 一种SiC MOSFET结构及其制作方法 Active CN112736126B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202011625678.0A CN112736126B (zh) 2020-12-31 2020-12-31 一种SiC MOSFET结构及其制作方法
US17/565,667 US11869969B2 (en) 2020-12-31 2021-12-30 Semiconductor device and method for manufacturing the same
US18/391,130 US20240120394A1 (en) 2020-12-31 2023-12-20 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011625678.0A CN112736126B (zh) 2020-12-31 2020-12-31 一种SiC MOSFET结构及其制作方法

Publications (2)

Publication Number Publication Date
CN112736126A true CN112736126A (zh) 2021-04-30
CN112736126B CN112736126B (zh) 2022-05-10

Family

ID=75609739

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011625678.0A Active CN112736126B (zh) 2020-12-31 2020-12-31 一种SiC MOSFET结构及其制作方法

Country Status (2)

Country Link
US (1) US11869969B2 (zh)
CN (1) CN112736126B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113161409A (zh) * 2021-02-26 2021-07-23 西安微电子技术研究所 一种碳化硅mos晶体管及其制备方法
WO2023151690A1 (zh) * 2022-02-14 2023-08-17 湖南三安半导体有限责任公司 一种场效应管及其制备方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0373568A (ja) * 1989-08-15 1991-03-28 Fujitsu Ltd 半導体装置
US20030042498A1 (en) * 2001-08-30 2003-03-06 Ming-Dou Ker Method of forming a substrate-triggered SCR device in CMOS technology
CN103378140A (zh) * 2012-04-11 2013-10-30 中国电力科学研究院 一种绝缘栅双极晶体管
CN105762176A (zh) * 2016-04-28 2016-07-13 电子科技大学 碳化硅mosfet器件及其制作方法
US20190165163A1 (en) * 2017-11-29 2019-05-30 Fuji Electric Co., Ltd. Semiconductor device
CN110148629A (zh) * 2019-03-18 2019-08-20 电子科技大学 一种沟槽型碳化硅mosfet器件及其制备方法
CN111446293A (zh) * 2020-03-25 2020-07-24 浙江大学 一种增强体二极管的碳化硅功率mosfet器件
CN111755527A (zh) * 2020-07-23 2020-10-09 芜湖启迪半导体有限公司 一种集成肖特基二极管结构SiC MOSFET器件及其制作方法
WO2020208761A1 (ja) * 2019-04-11 2020-10-15 三菱電機株式会社 半導体装置および電力変換装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7258239B2 (ja) * 2020-05-29 2023-04-14 三菱電機株式会社 炭化珪素半導体装置、および、電力変換装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0373568A (ja) * 1989-08-15 1991-03-28 Fujitsu Ltd 半導体装置
US20030042498A1 (en) * 2001-08-30 2003-03-06 Ming-Dou Ker Method of forming a substrate-triggered SCR device in CMOS technology
CN103378140A (zh) * 2012-04-11 2013-10-30 中国电力科学研究院 一种绝缘栅双极晶体管
CN105762176A (zh) * 2016-04-28 2016-07-13 电子科技大学 碳化硅mosfet器件及其制作方法
US20190165163A1 (en) * 2017-11-29 2019-05-30 Fuji Electric Co., Ltd. Semiconductor device
CN110148629A (zh) * 2019-03-18 2019-08-20 电子科技大学 一种沟槽型碳化硅mosfet器件及其制备方法
WO2020208761A1 (ja) * 2019-04-11 2020-10-15 三菱電機株式会社 半導体装置および電力変換装置
CN111446293A (zh) * 2020-03-25 2020-07-24 浙江大学 一种增强体二极管的碳化硅功率mosfet器件
CN111755527A (zh) * 2020-07-23 2020-10-09 芜湖启迪半导体有限公司 一种集成肖特基二极管结构SiC MOSFET器件及其制作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113161409A (zh) * 2021-02-26 2021-07-23 西安微电子技术研究所 一种碳化硅mos晶体管及其制备方法
WO2023151690A1 (zh) * 2022-02-14 2023-08-17 湖南三安半导体有限责任公司 一种场效应管及其制备方法

Also Published As

Publication number Publication date
US20220209010A1 (en) 2022-06-30
US11869969B2 (en) 2024-01-09
CN112736126B (zh) 2022-05-10

Similar Documents

Publication Publication Date Title
CN106876485B (zh) 一种集成肖特基二极管的SiC双沟槽型MOSFET器件及其制备方法
EP1779435B8 (en) Monolithic vertical junction field effect transistor and schottky barrier diode fabricated from silicon carbide and method for fabricating the same
WO2011136272A1 (ja) 半導体装置
CN112736126B (zh) 一种SiC MOSFET结构及其制作方法
CN109742135B (zh) 一种碳化硅mosfet器件及其制备方法
WO2022179096A1 (zh) 集成肖特基二极管的碳化硅mosfet器件及其制备方法
CN115579399A (zh) 一种碳化硅mosfet元胞版图结构
CN114927562A (zh) 碳化硅jfet器件结构及其制备方法
CN111755521A (zh) 一种集成tjbs的碳化硅umosfet器件
CN111524972A (zh) 晶体管及其制备方法
JP2012004197A (ja) 半導体装置及びその製造方法
CN111755527A (zh) 一种集成肖特基二极管结构SiC MOSFET器件及其制作方法
CN115241051A (zh) 一种碳化硅功率器件及其制备方法
CN213026139U (zh) 一种集成肖特基二极管结构SiC MOSFET器件
CN111755520B (zh) 一种集成jbs的碳化硅umosfet器件
CN216528896U (zh) 一种基于氧化镓的半导体装置
WO2023093293A1 (zh) 一种半导体装置及制备方法
CN219371037U (zh) 一种宽沟槽终止区的肖特基芯片
CN111755522B (zh) 一种集成tjbs的碳化硅umosfet器件
CN112670338B (zh) 具有低门槛电压的SiC绝缘栅双极晶体管及其制造方法
TWI795286B (zh) 浮動保護環耐壓的穩定方法
CN111755519A (zh) 一种集成sbd的碳化硅umosfet器件
CN115425075A (zh) 一种平面栅igbt器件及其制备方法
CN116169157A (zh) 一种氧化镓器件及制备方法
CN118039667A (zh) 一种肖特基二极管

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20230329

Address after: 410000 No. 399, Changxing Road, high tech Development Zone, Changsha, Hunan Province

Patentee after: Hunan San'an Semiconductor Co.,Ltd.

Address before: No.753-799 Min'an Avenue, Hongtang Town, Tong'an District, Xiamen City, Fujian Province, 361000

Patentee before: XIAMEN SANAN INTEGRATED CIRCUIT Co.,Ltd.