CN112687688A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN112687688A
CN112687688A CN202011111900.5A CN202011111900A CN112687688A CN 112687688 A CN112687688 A CN 112687688A CN 202011111900 A CN202011111900 A CN 202011111900A CN 112687688 A CN112687688 A CN 112687688A
Authority
CN
China
Prior art keywords
region
silicide
layer
gate
regions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011111900.5A
Other languages
English (en)
Inventor
蔡彦明
林圣轩
陈泓旭
卢炜业
张志维
蔡明兴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN112687688A publication Critical patent/CN112687688A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/02153—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing titanium, e.g. TiSiOx
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本公开提供一种半导体装置。其包括鳍片、栅极堆叠、隔离区、外延源极/漏极区以及源极/漏极接触件，鳍片从半导体基板延伸；栅极堆叠位于鳍片的上方，并沿着鳍片的侧壁；隔离区围绕栅极堆叠；外延源极/漏极区位于鳍片之中，并邻近栅极堆叠；源极/漏极接触件，延伸穿过隔离区，源极/漏极接触件包括第一硅化物区、第二硅化物区以及导电材料。第一硅化物区位于外延源极/漏极区之中，第一硅化物区包括NiSi2；第二硅化物区位于第一硅化区之上，第二硅化区包括TiSix；导电材料位于第二硅化物区之上。

Description

半导体装置
技术领域
本发明实施例涉及一种半导体装置及其形成方法，尤其涉及一种鳍式场效晶体管装置及其形成方法。
背景技术
半导体装置被用于各种电子应用中，例如个人电脑、手机、数字相机以及其他电子设备。一般通过在半导体基板上依序沉积绝缘或介电层、导电层以及半导体层材料以制造半导体装置，并使用光刻对各种材料层进行图案化，以在其上形成电路组件及元件。
半导体产业通过持续减小最小部件尺寸以持续提高各种电子组件(例如晶体管、二极管、电阻、电容等)的整合密度，其允许将更多组件整合至给定区域中。然而，随着最小部件尺寸的减小，出现了应解决的额外问题。
发明内容
本发明的目的在于提供一种半导体装置，以解决上述至少一个问题。
本发明一些实施例提供一种半导体装置，包括鳍片、栅极堆叠、隔离区、外延源极/漏极区以及源极/漏极接触件。鳍片从半导体基板延伸；栅极堆叠位于鳍片的上方，并沿着鳍片的侧壁；隔离区，围绕栅极堆叠；外延源极/漏极区位于鳍片之中，并邻近栅极堆叠；源极/漏极接触件延伸穿过隔离区，源极/漏极接触件包括第一硅化物区、第二硅化物区以及导电材料。第一硅化物区位于外延源极/漏极区之中，第一硅化物区包括NiSi2；第二硅化物区位于第一硅化区之上，第二硅化区包括TiSix；导电材料位于第二硅化物区之上。
本发明一些实施例提供一种半导体装置，包括：介电层，位于半导体区之上；接触插塞，位于介电层之中，接触插塞包括导电材料，导电材料被衬层材料围绕；第一硅化物区，位于半导体区之中，第一硅化物区包括第一金属的硅化物，且其中接触插塞延伸穿过介电层，以物理接触第一硅化物区；以及第二硅化物区，位于半导体区之中，第二硅化物区包括第二金属的硅化物，其中第二金属不同于第一金属，且其中第一硅化物区物理接触第二硅化物区。
本发明一些实施例提供一种形成半导体装置的方法，包括：于半导体区之上沉积介电层；于介电层之中图案化开口，开口露出半导体区；于半导体区之上沉积第一金属层，第一金属层包括第一金属；于第一金属层之上沉积第二金属层，第二金属层包括第二金属，第二金属不同于第一金属；以及执行第一退火工艺，以使位于第一金属层下方的半导体区的部分与第二金属层的第二金属反应，以在半导体区之中形成第二金属的硅化物。
附图说明
以下将配合所附图示详述本公开的各面向。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小单元的尺寸，以清楚地表现出本公开的特征。
图1根据一些实施例，示出示例的鳍式场效晶体管(FinFET)的三维视图。
图2、图3、图4、图5、图6、图7、图8A、图8B、图9A、图9B、图10A、图10B、图10C、图10D、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图14C、图15A及图15B是根据一些实施例，在鳍式场效晶体管(FinFETs)的制造中间阶段的剖面图。
图16、图17、图18、图19、图20、图21、图22、图23、图24、图25A及图25B是根据一些实施例，在鳍式场效晶体管(FinFETs)的外延源极/漏极接触件的制造中间阶段的剖面图。
附图标记如下：
50:基板
51:分隔符号
52:鳍片
54:绝缘材料
56:隔离区(STI区)
58:通道区
60:虚设介电层
62:虚设栅极层
64:掩模层
72:虚设栅极
74:掩模
80:栅极密封间隔物
82:源极/漏极区
86:栅极间隔物
87:接触蚀刻停止层
88:层间电介质
89:区域
90:凹口
92:栅极介电层
94:栅极
96:栅极掩模
106:栅极
108:层间电介质
110:栅极接触件
112:源极/漏极接触件
112:接触插塞
120:开口
122:预硅化物层
124:硅化物材料层
126:盖层
128:硅化物合金区
130:硅化物区
132:衬层
134:导电材料
136:源极/漏极接触件
50N:区域
50P:区域
94A:衬层
94B:功函数调整层
94C:填充材料
A-A:剖面
B-B:剖面
C-C:剖面
D:深度
具体实施方式
以下内容提供了许多不同实施例或范例，以实现本公开实施例的不同部件。以下描述组件和配置方式的具体范例，以简化本公开实施例。当然，这些仅仅是范例，而非意图限制本公开实施例。举例而言，在以下描述中提及于第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包含在第一部件和第二部件之间形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。此外，本公开实施例可在各个范例中重复参考标号及/或字母。此重复是为了简化和清楚的目的，其本身并非用于指定所讨论的各个实施例及/或配置之间的关系。
再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
本公开的实施例描述形成晶体管(例如，FinFET或平面FET)的源极/漏极接触件的硅化物区。本公开所述的技术描述使用预硅化物层以允许在较低的退火温度下形成包含NiSi2的硅化物区。在一些情况下，使用较低温度的退火以形成硅化物可以减少由于金属尖峰引起的电性短路的机会，或不期望的临界电压偏移(“Vt偏移”)的机会。本公开所述的技术还描述形成具有较少注入掺杂的NiSi2硅化物区，其可以改善接触件的电阻。此外，可以形成具有刻面(faceted)形状的NiSi2硅化物区，其提供更大的表面积并减小接触件的电阻。在一些情况下，可以在NiSi2硅化物区上方形成硅化物合金区，其可以提供额外的保护和热稳定性。
图1根据一些实施例，以三维视图示出鳍式场效晶体管(FinFET)的示例。FinFET包括在基板50(例如，半导体基板)上的鳍片52。隔离区56设置在基板50中，并且鳍片52在邻近的隔离区56上方及之间突出。尽管将隔离区56描述/示出为与基板50分离，但是如本公开中所使用，术语“基板”可以是指单独的半导体基板或与隔离区结合的半导体基板。此外，尽管鳍片52和基板50被示为单一的连续材料，但是鳍片52及/或基板50可以包括单一材料或多种材料。在本公开中，鳍片52是指在邻近的隔离区56之间延伸的部分。
栅极介电层92沿着鳍片的侧壁设置，且设置在鳍片52的顶表面上方，并且栅极94设置在栅极介电层92上方。相对于栅极介电层92以及栅极94，源极/漏极区82设置在鳍片52的两侧。图1进一步示出在后续图中所使用的参考剖面。剖面A-A沿着栅极94的纵轴，并且，例如，垂直于鳍式场效晶体管(FinFET)的源极/漏极区82之间电流流动的方向。剖面B-B垂直于剖面A-A，并且沿着鳍片52的纵轴，并且，例如，沿着鳍式场效晶体管(FinFET)的源极/漏极区82之间电流流动的方向。剖面C-C平行于剖面A-A，并延伸穿过鳍式场效晶体管(FinFET)的源极/漏极区。为了清楚起见，后续附图参考这些参考剖面。
本公开描述的一些实施例是在使用栅极后制工艺形成的鳍式场效晶体管(FinFET)所讨论。在其他实施例中，可以使用栅极先制工艺。并且，一些实施例参考平面装置，例如平面FET的面向。本公开描述的实施例可以用于其中形成硅化物的其他装置中，例如用于其他类型的晶体管中，或用于其他类型的装置中例如二极管，且本公开包括所有此类装置。
图2至图25B是根据一些实施例，在制造鳍式场效晶体管(FinFETs)的中间阶段的剖面图。除了多个鳍片/鳍式场效晶体管(FinFETs)之外，图2至图7示出图1示出的参考剖面A-A。除了多个鳍片/鳍式场效晶体管(FinFETs)之外，图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A及图25A沿着图1所示的参考剖面A-A示出，图8B、图9B、图10B、图11B、图12B、图13B、图14B、图14C、图15B、图16-图24及图25B沿着图1所示的参考剖面B-B示出。除了多个鳍片/鳍式场效晶体管(FinFETs)之外，图10C及图10D沿着图1所示的参考剖面C-C示出。
在图2中，提供基板50。基板50可以是半导体基板，例如，块体半导体、绝缘体上半导体(semiconductor-on-insulator,SOI)基板等，其可以掺杂(例如，用p型掺杂或n型掺杂)或不掺杂。基板50可以是晶片，例如硅晶片。一般来说，SOI基板是在绝缘层上形成的半导体材料层。绝缘层可以是，例如埋入式氧化物(buried oxide,BOX)层、氧化硅层等。绝缘层通常设置在基板上，例如硅基板或玻璃基板上。也可以使用其他基板，例如多层基板或梯度基板。在一些实施例中，基板50的半导体材料可以包括硅、锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包括硅锗、磷化砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟及/或磷化砷化镓铟；或其组合。
基板50具有区域50N及区域50P。区域50N可以用于形成n型装置，例如NMOS晶体管，例如n型鳍式场效晶体管(FinFET)。区域50P可以用于形成p型装置，例如PMOS晶体管，例如p型鳍式场效晶体管(FinFET)。区域50N可以与区域50P物理分离(如分隔符号51所示)，并且可以在区域50N与区域50P之间设置任意数量的装置部件(例如，其他有源装置、掺杂区、隔离结构等)。
在图3中，鳍片52形成在基板50中。鳍片52为半导体条。在一些实施例中，可以通过在基板50中蚀刻沟槽以在基板50中形成鳍片52。蚀刻可以是任何可以接受的蚀刻工艺，例如反应离子蚀刻(reactive ion etch,RIE)、中性束蚀刻(neutral beam etch,NBE)等或其组合。蚀刻可以是为各向异性蚀刻。
鳍片可以通过任何合适的方法图案化。例如，可以使用一种或多种光刻工艺以图案化鳍片，包括双重图案化或多重图案化工艺。一般来说，双重图案或多重图案工艺将光刻工艺结合自对准工艺，允许创建图案，例如，其间距比使用单一直接光刻工艺可获得的间距小。例如，在一个实施例中，在基板上方形成牺牲层，并使用光刻工艺对其进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔物。然后去除牺牲层，然后可以使用剩余的间隔物以图案化鳍片。在一些实施例中，掩模(或其他层)可以保留在鳍片52上。
在图4中，绝缘材料54形成在基板50上方以及邻近的鳍片52之间。绝缘材料54可以是氧化物，例如氧化硅、氮化物等或其组合，可以通过高密度等离子体化学气相沉积(highdensity plasma chemical vapor deposition,HDP-CVD)、流动式CVD(flowable CVD,FCVD)(例如，在远程等离子体系统中沉积基于CVD的材料，并后固化将沉积的材料转换为另一种材料，例如氧化物)等或其组合形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示的实施例中，绝缘材料54是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在一个实施例中，绝缘材料54被形成为过量的绝缘材料54以覆盖鳍片52。尽管绝缘材料54被示出为单层，但是一些实施例可以利用多层的绝缘材料。例如，在一些实施例中，可以首先沿着基板50和鳍片52的表面形成衬层(未单独示出)。之后，可以在衬层上方形成填充材料，例如，上述所讨论的材料。
在图5中，去除工艺被应用于绝缘材料54以去除鳍片52上方多余的绝缘材料54。在一些实施例中，可以利用平坦化工艺，例如化学机械抛光(chemical mechanical polish,CMP)、回蚀工艺、其组合等。平坦化工艺露出鳍片52，使得在平坦化工艺完成之后，鳍片52和绝缘材料54的顶表面是水平的。在掩模保留在鳍片52上的实施例中，在平坦化工艺完成之后，平坦化工艺可以露出掩模或去除掩模，以使得掩模或鳍片52各自的顶表面与绝缘材料54齐平。
在图6中，绝缘材料54被凹蚀以形成浅沟槽隔离(shallow trench isolation,STI)区56。绝缘材料54被凹蚀，使得在区域50N和区域50P中的鳍片52的上部从邻近的STI区56之间突出。此外，STI区56的顶表面可以具有如图所示的平坦表面、凸表面、凹表面(例如，碟形表面)或其组合。STI区56的顶表面可以通过适当的蚀刻形成为平坦的、凸的及/或凹的顶表面。STI区56可以使用可接受的蚀刻工艺来凹蚀，例如对绝缘材料54的材料具有选择性的蚀刻工艺(例如，以比蚀刻鳍片52的材料更快的速率蚀刻绝缘材料54的材料的蚀刻工艺)。例如，可以使用例如稀氢氟酸(dilute hydrofluoric,dHF)的氧化物去除。
关于图2至图6描述的工艺仅仅是可以形成鳍片52的一个示例。在一些实施例中，鳍片可以通过外延成长工艺形成。例如，可以在基板50的顶表面上方形成介电层，并且可以蚀刻沟槽穿过介电层的以露出下方的基板50。可以在沟槽中外延成长同质外延结构，并且可以凹蚀介电层，使得同质外延结构从介电层突出以形成鳍片。此外，在一些实施例中，异质外延结构可以用于鳍片52。例如，图5中的鳍片52可以被凹蚀，并且可以在凹陷的鳍片52上外延成长与鳍片52不同的材料。在这样的实施例中，鳍片52包括凹陷的材料以及设置在凹陷的材料上方的外延成长的材料。在另一个实施例中，可以在基板50的顶表面上方形成介电层，并且可以蚀刻沟槽穿过介电层。之后可以使用与基板50不同的材料在沟槽中外延成长异质外延结构，并且可以凹蚀介电层，使得异质外延结构从介电层突出以形成鳍片52。在外延成长同质外延结构或异质外延结构的一些实施例中，外延成长的材料可以在成长工艺中被原位掺杂，其可省去之前和之后的注入，尽管如此，原位和注入掺杂亦可以一起使用。
更进一步，在区域50N(例如，NMOS区域)中外延成长与区域50P(例如，PMOS区域)中的材料不同的材料可以是有益处的。在各个实施例中，鳍片52的上部可以由硅锗(SixGe1-x，其中x可以在0至1的范围内)、碳化硅、纯或大抵上纯的锗、III-V族化合物半导体、II-VI化合物半导体等形成。例如，用于形成III-V化合物半导体的可用材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、铟铝砷化物、锑化镓、锑化铝、磷化铝、磷化镓等。
此外，在图6中，可以在鳍片52及/或基板50中形成适当的阱(未单独示出)。在一些实施例中，可以在区域50N中形成P阱，并且可以在区域50P中形成N阱。在一些实施例中，在区域50N和区域50P两者中形成P阱或N阱。
在具有不同阱类型的实施例中，可以使用光刻胶或其他掩模(未单独示出)以实现用于区域50N和区域50P的不同注入步骤。例如，可以在区域50N中的鳍片52和STI区56上方形成光刻胶。图案化光刻胶以露出基板50的区域50P(例如，PMOS区域)。可以通过使用旋涂技术形成光刻胶，并且可以使用可接受的光刻技术对光刻胶进行图案化。一旦图案化光刻胶，就可以在区域50P中执行n型掺杂注入，并且光刻胶可以用作掩模以大抵上防止n型掺杂被注入到区域50N(例如，NMOS区域)中。n型掺杂可以是注入到其区域中的磷、砷、锑等，其浓度等于或小于1018原子/cm3，例如在约1016原子/cm3和约1018原子/cm3之间。在注入之后，例如通过可接受的灰化工艺去除光刻胶。
在注入区域50P之后，在区域50P中的鳍片52和STI区56上方形成光刻胶。图案化光刻胶以露出基板50的区域50N(例如，NMOS区域)。可以通过使用旋涂技术形成光刻胶，并且可以使用可接受的光刻技术对光刻胶进行图案化。一旦图案化光刻胶，就可以在区域50N中进行p型掺杂注入，并且光刻胶可以用作掩模以大抵上防止p型掺杂被注入到区域50P(例如，PMOS区域)中。p型掺杂可以是注入到其区域中的硼、氟化硼、铟等。其浓度等于或小于1018原子/cm3，例如在约1016原子/cm3和约1018原子/cm3之间。在注入之后，例如通过可接受的灰化工艺去除光刻胶。
在区域50N和区域50P的注入之后，可以执行退火以修复注入损伤并活化注入的p型及/或n型掺杂。在一些实施例中，外延鳍片的成长材料可以在成长期间被原位掺杂，其可以避免注入，尽管原位掺杂及注入掺杂可以一起使用。
在图7中，在鳍片52上形成虚设介电层60。虚设介电层60可以是例如氧化硅、氮化硅、其组合等，并且可以通过可接受的技术沉积或热成长。在虚设介电层60上方形成虚设栅极层62，并且在虚设栅极层62上方形成掩模层64。虚设栅极层62可以沉积在虚设介电层60上方，之后例如通过CMP平坦化。掩模层64可以沉积在虚设栅极层62上方。虚设栅极层62可以是导电材料或非导电材料，并且可以选自包括非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物及金属。可以通过物理气相沉积(physical vapor deposition,PVD)、CVD、溅射沉积或本领域中已知用于沉积所选材料的其他技术以沉积虚设栅极层62。虚设栅极层62可以由对隔离区的蚀刻具有高蚀刻选择性的其他材料形成。掩模层64可以包括例如氮化硅、氮氧化硅等。在其示例中，形成单个虚设栅极层62及单个掩模层64跨越区域50N及区域50P。应注意的是，仅出于说明目的，示出的虚设介电层60仅覆盖鳍片52。在一些实施例中，可以沉积虚设介电层60，使得虚设介电层60覆盖STI区域56，并在虚设栅极层62和STI区域56之间延伸。
图8A至图15B示出制造实施例装置中的各种额外步骤。图8A至图15B示出区域50N和区域50P任一个中的部件。例如，图8A至图15B所示的结构可以适用于区域50N和区域50P。在区域50N和区域50P结构上的差异(若有任何差异)于每个附图及所附文字描述。
在图8A和图8B中，可以使用可接受的光刻和蚀刻技术对掩模层64(参考图7)进行图案化，以形成掩模74。之后可以将掩模74的图案转移到虚设栅极层62。在一些实施例中(未单独示出)，也可以通过可接受的蚀刻技术将掩模74的图案转移至虚设介电层60以形成虚设栅极72。虚设栅极72覆盖鳍片52的各别通道区58。掩模74的图案可以用于将每个虚设栅极72与邻近的虚设栅极物理分离。虚设栅极72具有长度方向(lengthwise direction)大抵垂直于各别外延鳍片52的长度方向。
进一步在图8A和图8B中，栅极密封间隔物80可以形成在虚设栅极72、掩模74及/或鳍片52的露出表面上。可以通过热氧化或沉积以及随后的各向异性蚀刻形成栅极密封间隔物80。栅极密封间隔物80可以由氧化硅、氮化硅、氮氧化硅等形成。
在形成栅极密封间隔物80之后，可以执行用于轻掺杂的源极/漏极(lightlydoped regions,LDD)区域(未单独示出)的注入。在具有不同装置类型的实施例中，相似于上述在图6中讨论的注入，可以在区域50N上方形成掩模，例如光刻胶，同时露出区域50P，并且可以将合适类型(例如，p型)的杂质注入到区域50P露出的鳍片52中。之后可以去除掩模。随后，可以在区域50P上方形成掩模，例如光刻胶，同时露出区域50N，并且可以将合适类型(例如，n型)的杂质注入到区域50N露出的鳍片52中。之后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂的源极/漏极区可以具有约1015原子/cm3至约1019原子/cm3的杂质浓度。退火可用于修复注入损坏并活化注入的杂质。
在图9A和图9B中，沿着虚设栅极72和掩模74的侧壁在栅极密封间隔物80上形成栅极间隔物86。可以通过顺应性地沉积绝缘材料，并且随后各向异性蚀刻绝缘材料以形成栅极间隔物86。栅极间隔物86的绝缘材料可以是氧化硅、氮化硅、氮氧化硅、氮碳化硅、其组合等。
应注意的是，上述公开描述形成间隔物和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以使用更少或额外的间隔物，可以使用不同的步骤顺序(例如，可以在形成栅极间隔物86之前不蚀刻栅极密封间隔物80，从而产生“L形”栅极密封间隔物80，另外可以形成和去除间隔物、可以形成及移除额外的间隔物及/或等相似步骤)。此外，可以使用不同的结构和步骤来形成n型和p型装置。例如，可以在形成栅极密封间隔物80之前形成用于n型装置的LDD区域，而可以在形成栅极密封间隔物80之后形成用于p型装置的LDD区域。
在图10A和图10B中，在鳍片52中形成外延源极/漏极区82，以在各个通道区58中施加应力，从而提高性能。在鳍片52中形成外延源极/漏极区82，使得每个虚设栅极72设置在外延源极/漏极区82的各别相邻对之间。在一些实施例中，外延源极/漏极区82可以延伸到鳍片52中，并且也可以穿透鳍片52。在一些实施例中，栅极间隔物86用于将外延源极/漏极区82与虚设栅极72分开适当的横向距离，因此外延源极/漏极区82不会使随后形成的鳍式场效晶体管(FinFET)的栅极短路。
区域50N(例如，NMOS区域)中的外延源极/漏极区82可以通过掩模区域50P(例如，PMOS区域)，并蚀刻区域50N中鳍片52的源极/漏极区以在鳍片52中形成凹口。之后，在凹口中外延成长区域50N中的外延源极/漏极区82。外延源极/漏极区82可以包括任何可接受的材料，例如适合于n型鳍式场效晶体管(FinFET)。例如，如果鳍片52是硅，则区域50N中的外延源极/漏极区82可以包括在通道区58中施加拉伸应变的材料，例如硅、碳化硅、磷掺杂的碳化硅、磷化硅等。区域50N中的外延源极/漏极区82可以具有从鳍片52的相应表面升高的表面，并且可以具有刻面(facets)。
区域50P(例如，PMOS区域)中的外延源极/漏极区82可以通过掩模区域50N(例如，NMOS区域)，并蚀刻区域50P中鳍片52的源极/漏极区以在鳍片52中形成凹口。之后，在凹口中外延成长区域50P中的外延源极/漏极区82。外延源极/漏极区82可以包括任何可接受的材料，例如适合于p型鳍式场效晶体管(FinFET)。例如，如果鳍片52是硅，则区域50P中的外延源极/漏极区82可以包括在通道区58中施加压缩应变的材料，例如硅锗、掺硼的硅锗、锗、锗锡等。区域50P中的外延源极/漏极区82可以具有从鳍片52的相应表面升高的表面，并且可以具有刻面。
外延源极/漏极区82及/或鳍片52可以注入掺杂以形成源极/漏极区，与先前讨论的用于形成轻掺杂源极/漏极区并随后进行退火的工艺相似。源极/漏极区的杂质浓度可以在大约1019原子/cm3至大约1021原子/cm3之间。用于源极/漏极区的n型及/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，外延源极/漏极区82可以在成长期间被原位掺杂。
作为用于在区域50N和区域50P中形成外延源极/漏极区域82的外延工艺，外延源极/漏极区的上表面具有刻面，其刻面横向向外扩展超过鳍片52的侧壁。在一些实施例中，这些刻面使同一鳍式场效晶体管(FinFET)邻近的外延源极/漏极区82合并，如图10C所示。在其他实施例中，如图10D所示，在外延工艺完成之后，邻近的外延源极/漏极区82保持分离。在图10C和图10D所示的实施例中，栅极间隔物86形成为覆盖鳍片52一部分的侧壁，其侧壁在STI区56上方延伸，从而阻挡外延成长。在一些其他实施例中，可以调整用于形成栅极间隔物86的间隔物蚀刻以去除间隔物材料，以允许外延成长的区域延伸到STI区56的表面。
在图11A和图11B中，第一层间电介质(interlayer dielectric,ILD)88沉积在图10A和图10B所示的结构上。第一ILD 88可以由介电材料形成，并且可以通过例如CVD、等离子体增强CVD(PECVD)或FCVD的任何合适的方法沉积。介电材料可包括磷硅酸盐玻璃(phosphosilicate glass,PSG)、硼硅酸盐玻璃(borosilicate glass,BSG)、掺硼磷硅酸盐玻璃(boron-doped phosphosilicate glass,BPSG)、未掺杂硅酸盐玻璃(undopedsilicate glass,USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(contact etch stop layer,CESL)87设置在第一ILD 88与外延源极/漏极区82、掩模74以及栅极间隔物86之间。CESL 87可以包括介电材料，例如氮化硅、氧化硅、氮氧化硅等，其蚀刻速率与上覆的第一ILD88的材料的蚀刻速率不同。
在图12A和图12B中，可以执行例如CMP的平坦化工艺以使第一ILD88的顶表面与虚设栅极72或掩模74的顶表面齐平。平坦化工艺也可以去除虚设栅极72上的掩模74，以及沿着掩模74侧壁的栅极密封间隔物80以及栅极间隔物86的一部分。在平坦化工艺之后，虚设栅极72、栅极密封间隔物80、栅极间隔物86、CESL 87以及第一ILD 88的顶表面齐平。因此，虚设栅极72的顶表面通过第一ILD 88露出。在一些实施例中，可以保留掩模74，在这种情况下，平坦化工艺使第一ILD 88的顶表面与掩模74、栅极密封间隔物80、栅极间隔物86以及CESL 87的顶表面齐平。
在图13A和图13B中，在蚀刻步骤中去除虚设栅极72和掩模74(若存在)，从而形成凹口90。在凹口90中的部分虚设介电层60也可以被去除。在一些实施例中，仅虚设栅极72被去除并且保留虚设介电层60并且由凹口90露出。在一些实施例中，虚设介电层60从裸片的第一区域(例如，核心逻辑区域)中的凹口90中移除，并且保留在裸片的第二区域(例如，输入/输出区域)中的凹口90中。在一些实施例中，通过各向异性干式蚀刻工艺去除虚设栅极72。例如，蚀刻工艺可以包括使用反应气体的干式蚀刻工艺，其反应气体选择性地蚀刻虚设栅极72而不蚀刻第一ILD 88或栅极间隔物86。每个凹口90可以露出及/或覆盖相应鳍片52的通道区58。每个通道区58设置在外延源极/漏极区82的相邻对之间。在去除期间，当蚀刻虚设栅极72时，虚设介电层60可以用作蚀刻停止层。然后可以在去除虚设栅极72之后可选地(optionally)去除虚设介电层60。
在图14A和图14B中，形成栅极介电层92和栅极94以替换栅极。图14C示出图14B的区域89的详细视图。栅极介电层92顺应性地沉积在凹口90中，例如在鳍片52、栅极密封间隔物80和栅极间隔物86的顶面上以及鳍片52和栅极密封间隔物80的侧壁上。栅极介电层92也可以形成在第一ILD 88的顶表面上。根据一些实施例，栅极介电层92包括氧化硅、氮化硅或其多层。在一些实施例中，栅极介电层92包括高介电常数介电材料，并且在这些实施例中，栅极介电层92可以具有大于约7.0的介电常数值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅及其组合的金属氧化物或硅酸盐。栅极介电层92的形成方法可以包括分子束沉积(molecular-beam deposition,MBD)、ALD、PECVD等。在虚设介电层60的一部分保留在凹口90中的实施例中，栅极介电层92包括虚设介电层60的材料(例如，SiO2)。
栅极94分别沉积在栅极介电层92上方，并填充凹口90的其余部分。栅极94可以包括含金属的材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合或其多层膜。例如，尽管在图14B中示出单层栅极94，但如图14C所示，栅极94可以包括任意数量的衬层94A、任意数量的功函数调整层94B以及填充材料94C。在填充凹口90之后，可以执行例如CMP的平坦化工艺以去除多余部分的栅极介电层92和栅极94材料，其多余部分在第一ILD 88的顶表面上方。栅极94和栅极介电层92材料的其余部分因此形成所得鳍式场效晶体管(FinFET)的替换栅极。栅极94和栅极介电层92可以被合称为“栅极堆叠”。栅极和栅极堆叠可以沿着鳍片52通道区58的侧壁延伸。
可以同时在区域50N和区域50P中形成栅极介电层92，使得每个区域中的栅极介电层92由相同的材料形成，且可以同时形成栅极94，使得每个区域中的栅极94由相同的材料形成。在一些实施例中，每个区域中的栅极介电层92可以通过不同的工艺形成，使得栅极介电层92可以是不同的材料，及/或每个区域中的栅极94可以通过不同的工艺形成，使得栅极94可以是不同的材料。在使用不同的工艺时，可以使用各种掩模步骤以遮蔽和露出适当的区域。
在图15A和图15B中，第二ILD 108沉积在第一ILD 88上方。在一些实施例中，第二ILD 108为通过流动式CVD方法形成的可流动膜。在一些实施例中，第二ILD 108由例如PSG、BSG、BPSG、USG等的介电材料形成，并且可以通过例如CVD、PECVD等的任何适当方法沉积。根据一些实施例，在形成第二ILD 108之前，凹蚀栅极堆叠(包括栅极介电层92和相应的上覆栅极94)，从而如图15A和图15B所示，在栅极堆叠的正上方和栅极间隔物86的两侧部分之间形成一个凹口。包括一层或多层介电材料(例如氮化硅、氮氧化硅等)的栅极掩模96被填充在凹口中，随后进行平坦化工艺以去除在第一ILD 88上方延伸的介电材料的多余部分。随后形成的栅极接触件110(图25A和图25B)穿过栅极掩模96以接触凹陷的栅极94顶面。
图16至图24根据一些实施例，示出形成源极/漏极接触件112(参考图24)的中间步骤。源极/漏极接触件112物理并电性接触形成在外延源极/漏极区82上的硅化物区130(参考图24)，因此，源极/漏极接触件136电性耦合至外延源极/漏极区82。源极/漏极接触件112也可以被称为“接触件112”或“接触插塞112”。为了清楚起见，图16至图24示出相似于图15B所示结构的放大图。例如，图16示出相似于图15B所示的结构，例如，在第二ILD 108已经沉积在第一ILD 88上方之后。
在图17中，在第一ILD 88和第二ILD 88中形成开口120以露出外延源极/漏极区82。可以使用合适的光刻和蚀刻技术以形成开口120。例如，可以在第二ILD 108上方形成光刻胶(例如，单层或多层光刻胶结构)。之后可以对光刻胶进行图案化以在与开口120对应的区域中露出第二ILD 108。之后可以使用图案化的光刻胶作为蚀刻掩模以执行一个或多个合适的蚀刻工艺以蚀刻开口120。一个或多个蚀刻工艺可以包括湿式蚀刻工艺及/或干式蚀刻工艺。在一些实施例中，当形成开口120时，CESL 87可以用作蚀刻停止层。开口120可以延伸到外延源极/漏极区82中。
在一些实施例中，可以在外延源极/漏极区82露出的部分上执行预非晶化注入(pre-amorphization implant,PAI)。在PAI期间，将掺杂注入到外延源极/漏极区82中以形成非晶化区(未示出)。以此种方式形成外延源极/漏极区82的非晶化区可以减少掺杂通道或减少形成硅化物尖峰(spikes)的机会，其硅化物尖峰会因为电性短路而引起故障。在一些情况下，PAI可以近似地确定硅化物(例如，图21所示的硅化物130)的形成范围。在一些实施例中，非晶化区横向延伸并且可以在第一ILD 88之下或在栅极间隔物86之下延伸。PAI的注入掺杂可以包括硅、锗、氙等。
在一些实施例中，在外延源极/漏极区82露出的部分上执行预清洁步骤。预清洁步骤可以去除存在于外延源极/漏极区82露出的部分上的氧化物(例如，自然氧化物)。可以使用例如湿式工艺(例如，湿式化学蚀刻工艺)及/或干式工艺(例如，等离子体蚀刻工艺)以执行预清洁步骤。
参考图18，根据一些实施例，在开口120内并在外延源极/漏极区82露出的部分上方形成预硅化物层122。如图18所示，预硅化物层122可以形成为毯覆(blanket)层。形成预硅化物层122以在随后的退火工艺期间阻止随后形成的硅化物材料层124(参考图19)的材料扩散。在一些情况下，如上述使用预硅化物层122可以允许使用较低的退火温度，并且不使用注入的预掺杂而在硅化物区130中形成NiSi2，以下将更详细地描述。在一些实施例中，预硅化物层122由一种或多种材料形成，例如钛(Ti)或硅化钛(TiSix)，但是在其他实施例中可以使用其他材料。可以使用例如CVD、PVD、ALD等合适的沉积技术以形成预硅化物层122。在一些情况下，Ti可以作为预硅化物层122沉积在含硅表面上(例如，在外延源极/漏极区82上)，并在含硅表面和预硅化物层122之间的界面处形成TiSix材料。在一些情况下，不同的沉积技术或沉积温度会形成不同比例的Ti和TiSix。例如，在一些情况下，与使用CVD技术沉积Ti相比，使用PVD技术沉积Ti可能导致形成的TiSix比例较低。在一些情况下，与在较高温度下沉积Ti相比，在较低温度下沉积Ti会导致形成的TiSix比例较低。在一些实施例中，预硅化物层122可以形成为具有约1nm至约5nm的厚度，尽管可以具有其他厚度。
图19根据一些实施例，示出在预硅化物层122上方形成硅化物材料层124。如图19所示，硅化物材料层124可以形成为毯覆层。硅化物材料层124包括随后形成硅化物区130(参考图21)的材料(例如，一种或多种金属)。例如，硅化物材料层124的材料可以扩散通过预硅化物层122，并作为形成硅化物区130的反应源。在一些实施例中，硅化物材料层124可以包括镍(Ni)、钛(Ti)、钴(Co)、铂(Pt)、NiPt等或其组合。可以使用例如CVD、PVD、ALD等合适的沉积技术以形成硅化物材料层124。在一些实施例中，硅化物材料层124可以形成为具有大约
Figure BDA0002728861560000161
至大约
Figure BDA0002728861560000162
的厚度，尽管可以具有其他厚度。
图20根据一些实施例，示出在硅化物材料层124上方形成盖层126。如图20所示，盖层126可以形成为毯覆层。可以形成盖层126以保护硅化物材料层124并减少氧化物(例如，氧化硅)的形成。在一些实施例中，盖层126可以包括钛(Ti)、氮化钛(TiN)等或其组合。可以使用例如CVD、PVD、ALD等合适的沉积技术以形成盖层126。在一些实施例中，盖层126可以形成为具有大约
Figure BDA0002728861560000163
至大约
Figure BDA0002728861560000164
的厚度，尽管可以具有其他厚度。在一些情况下，预硅化物层122、硅化物材料层124及盖层126可以在同一工艺腔室中形成。其可以减少氧化物的形成，因此改善随后形成的接触件112的接触电阻。
在图21中，根据一些实施例，执行低温(low-temperature,LT)退火以形成硅化物区130。在LT退火期间，来自硅化物材料层124的材料扩散穿过预硅化物层122，并扩散到外延源极/漏极区82中。来自硅化物材料层124的材料与外延源极/漏极区82的硅反应以形成硅化物区130。在一些实施例中，可以形成硅化物区130，其硅化物区130延伸到外延源极/漏极区82中的深度D在大约
Figure BDA0002728861560000171
至大约
Figure BDA0002728861560000172
尽管在其他情况下硅化物区130可以具有其他尺寸。此外，预硅化物层122的材料可以与外延源极/漏极区82的硅反应，以在硅化物区130上方形成硅化物合金区128。存在于硅化物区130上方的硅化物合金区128可以为硅化物区130提供额外的热稳定性，例如减少在后续退火期间硅化物区130形成金属尖峰的机会。在一些实施例中，硅化物合金区128可以形成为具有约
Figure BDA0002728861560000173
至约
Figure BDA0002728861560000174
的厚度，尽管可以具有其他厚度。在一些情况下，硅化物区130可以横向地围绕相关的硅化物合金区128。在一些情况下，硅化物区130可以在第一ILD 88下方横向延伸。
作为说明性示例，对于其中预硅化物层122包括Ti并且硅化物材料层124包括Ni的实施例，在LT退火期间，一些Ni可扩散通过预硅化物层122到外延源极/漏极区82中以形成例如NiSi及/或NiSi2的硅化物。继续参考示例，预硅化物层122的一些Ti可以反应以形成包括TiSix的硅化物合金区128。在一些实施例中，在硅化物区130与硅化物合金区128之间的界面处区域可以包括NiSi、NiSi2及/或TiSix的组合。此为说明性的示例，可以包括其他材料或反应产物，并且皆包括在本公开的范围内。在一些情况下，在LT退火期间可能不形成硅化物合金区128。
在一些实施例中，LT退火可以包括例如快速热退火(rapid thermal anneal,RTA)及/或激光退火。在一些实施例中，LT退火可以包括温度在大约300℃至大约450℃的RTA，持续时间在大约1秒至大约900秒。在一些实施例中，LT退火可包括温度在约600℃至约800℃的激光退火，持续时间在约0.1微秒至约1微秒。在一些实施例中，RTA和激光退火两者都可以作为LT退火的一部分来执行。在一些实施例中，LT退火可以包括在执行清洁工艺之后额外的退火，将于以下更详细地描述。
在一些情况下，如本公开所述使用预硅化物层122可以允许使用较低的退火温度以形成包含NiSi2的硅化物区130。在一些情况下，Ti预硅化物层122的存在可以阻止Ni硅化物材料层124扩散至外延源极/漏极区82中，其可以使Ni与外延源极/漏极区的Si反应更慢并形成NiSi2。因此，预硅化物层122的存在促进了LT退火期间硅化物区130中NiSi2的形成。相较于不存在预硅化物层122的情况，这可以允许在较低的退火温度下形成包含NiSi2的硅化物区130。以此种方式，可以减少与使用较高温度的退火(例如，RTA大于600℃或激光退火大于900℃)形成NiSi2相关的问题。与较高温度的退火相关的问题包括从硅化物区形成金属尖峰、硅化物区内的聚结(agglomeration)或晶体管的临界电压偏移(“Vt偏移”)。此外，可以在不使用预掺杂注入(例如，注入C、O、N、Ar等)的情况下形成包含NiSi2的硅化物区130。因为硅化物区130不包含这些掺杂，所以可以减少与使用预掺杂注入相关的问题，例如由于掺杂的存在而增加的接触电阻。
在一些实施例中，可以控制LT退火的温度及/或时间以形成具有比例大于NiSi的NiSi2的硅化物区130。例如，可以形成包括大约70％至大约100％的NiSi2的硅化物区130。在一些情况下，形成包括NiSi2的硅化物区130可以具有益处。例如，NiSi2硅化物与p型晶体管(例如“PFET”)的外延源极/漏极区82之间的肖特基势垒高度(Schottky Barrier Height,SBH)低于NiSi硅化物的SBH，因此，NiSi2的存在可以降低PFET晶体管的接触电阻。在一些情况下，NiSi2比NiSi具有更高的热稳定性。例如，在工艺中进行的任何后续退火工艺中，NiSi2比NiSi更不易形成Ni尖峰。此外，硅化物区130内的NiSi2可以形成刻面，如图21所示的硅化物区130的“三角形”所示。在一些情况下，形成具有刻面或“三角形”的硅化物区130可以增加硅化物区130的表面积。通过此种方式增加硅化物区130的表面积，可以减小接触件112的接触电阻。在一些情况下，硅化物区130的NiSi2刻面可以对应于具有(001)定向(orientation)的硅上的(111)、(110)或(100)的结晶定向。
参考图22，根据一些实施例，去除预硅化物层122、硅化物材料层124及盖层126的未反应部分。可以使用蚀刻工艺去除未反应的部分，例如对未反应的材料具有选择性的选择性蚀刻工艺。例如，可以使用在约150℃至约200℃之间的温度范围内使用H2SO4及H2O2的湿式化学蚀刻以去除未反应的部分，持续时间在约30秒至约60秒。可以使用其他湿式化学蚀刻，例如HCl及H2O2的湿式化学蚀刻、NH3OH及H2O的湿式化学蚀刻或其他湿式化学蚀刻。在一些实施例中，持续时间在约30秒至约180秒。
在一些实施例中，可以在去除预硅化物层122、硅化物材料层124及盖层126的未反应的部分之后执行额外的LT退火。在一些情况下，额外的LT退火可以促进在硅化物区130内形成NiSi2。在一些实施例中，可以在形成盖层126之后执行第一LT退火，并且可以在去除未反应的部分之后执行第二LT退火。第一LT退火或第二LT退火可以相似于上述在图21中描述的LT退火。例如，第一LT退火可以包括温度在大约250℃至大约300℃的RTA，持续时间在大约1秒至大约900秒。第二LT退火可以包括温度在大约300℃至大约450℃的RTA，持续时间在大约1秒至大约900秒。在一些实施例中，第二LT退火可以包括温度在大约600℃至大约800℃的激光退火，持续时间在大约0.1微秒至大约1微秒。在其他实施例中，第一LT退火或第二LT退火可以具有其他温度或持续时间。
参考图23，根据一些实施例，在开口120内形成衬层132和导电材料134。衬层132沉积在开口120内的硅化物合金区128及/或硅化物区130上方。衬层132可以包括扩散阻挡层、粘着层等或其组合。衬层132可包括例如钛、氮化钛、钽、氮化钽等的一层或多层。导电材料134形成在衬层132上方。导电材料134可以包括一种或多种材料，例如铜、铜合金、银、金、钨、钴、铝、镍等。可以使用一种或多种合适的工艺沉积衬层132或导电材料134，例如CVD、PVD、ALD、溅射、电镀等。
参考图24，根据一些实施例，可以执行例如CMP工艺或研磨工艺的平坦化工艺。可以执行平坦化工艺以从第二ILD 108的顶表面去除多余的衬层132材料和导电材料134。剩余的衬层132和导电材料134形成外延源极/漏极区82的接触件112。接触件112的导电材料134通过硅化物区130电性连接至外延源极/漏极区82。
图25A及图25B，根据一些实施例，示出形成栅极接触件110。栅极接触件110物理及电性耦合至栅极106。在一些实施例中，例如，可以通过形成穿过第二ILD 108和栅极掩模96并用于栅极接触件110的开口，然后在开口内沉积衬层和导电材料以形成栅极接触件110。可以使用可接受的光刻和蚀刻技术以形成开口。栅极接触件110可以包括衬层及导电材料，其相似于上述关于接触件112描述的衬层132或导电材料134。源极/漏极接触件112和栅极接触件110可以以不同的工艺形成，或者可以以相同的工艺形成。尽管在图25B中，源极/漏极接触件和栅极接触件示出为形成为相同的剖面，但是应当理解，源极/漏极接触件112和栅极接触件110可以各别形成为不同的剖面，其可以避免接触件的短路。
本公开的实施例具有一些有利特征。通过在沉积硅化物材料(例如Ni或NiPt)之前沉积预硅化物层(例如，Ti层)，可以使用较低的退火温度以形成包含NiSi2的硅化物。较低温度的退火较不易引起金属尖峰、聚结、Vt偏移或其他不期望的热效应。此外，使用预硅化物层可以形成NiSi2硅化物区，而无需使用掺杂注入，且与使用掺杂注入技术形成的NiSi2硅化物区相比，其具有较低的接触电阻。可以在退火之前在硅化物材料上形成盖层(例如，Ti或TiN层)，其可以减少氧化并改善接触电阻。此外，使用本公开描述的技术形成的NiSi2可以具有刻面形状，其提供较大的表面积并降低电阻。在一些情况下，可以在NiSi2区上方形成硅化物合金区(例如，TiSix区)，其可以提供额外的保护和热稳定性。
在一实施例中，一种半导体装置，包括：鳍片，从半导体基板延伸；栅极堆叠，位于鳍片的上方，并沿着鳍片的侧壁；隔离区，围绕栅极堆叠；外延源极/漏极区，位于鳍片之中，并邻近栅极堆叠；以及源极/漏极接触件，延伸穿过隔离区，包括：第一硅化物区，位于外延源极/漏极区之中，第一硅化物区包括NiSi2；第二硅化物区，位于第一硅化区之上，第二硅化区包括TiSix；以及导电材料，位于第二硅化物区之上。
在一实施例中，第一硅化物区包括比例大于NiSi的NiSi2。
在一实施例中，第一硅化物区具有刻面(faceted)三角形。
在一实施例中，第一硅化物区延伸至外延源极/漏极区中的距离为
Figure BDA0002728861560000201
至
Figure BDA0002728861560000202
在一实施例中，第一硅化物区不包括碳(C)或氩(Ar)的掺杂。
在一实施例中，第二硅化物区延伸至外延源极/漏极区中的距离为
Figure BDA0002728861560000203
至
Figure BDA0002728861560000204
在一实施例中，第一硅化物区在隔离区下方横向延伸。
在一实施例中，第一硅化物区横向围绕第二硅化物区。
在一实施例中，一种半导体装置，包括：介电层，位于半导体区之上；接触插塞，位于介电层之中，接触插塞包括导电材料，导电材料被衬层材料围绕；第一硅化物区，位于半导体区之中，第一硅化物区包括第一金属的硅化物，且其中接触插塞延伸穿过介电层，以物理接触第一硅化物区；以及第二硅化物区，位于半导体区之中，第二硅化物区包括第二金属的硅化物，其中第二金属不同于第一金属，且其中第一硅化物区物理接触第二硅化物区。
在一实施例中，半导体区为鳍式场效晶体管(FinFET)的外延源极/漏极区。
在一实施例中，鳍式场效晶体管(FinFET)为p型鳍式场效晶体管(FinFET)。
在一实施例中，第一金属为镍(Ni)。
在一实施例中，第一金属的硅化物为NiSi2。
在一实施例中，第二金属为钛(Ti)。
在一实施例中，第一硅化物区具有刻面。
在一实施例中，一种形成半导体装置的方法，包括：于半导体区之上沉积介电层；于介电层之中图案化开口，开口露出半导体区；于半导体区之上沉积第一金属层，第一金属层包括第一金属；于第一金属层之上沉积第二金属层，第二金属层包括第二金属，第二金属不同于第一金属；以及执行第一退火工艺，以使位于第一金属层下方的半导体区的部分与第二金属层的第二金属反应，以在半导体区之中形成第二金属的硅化物。
在一实施例中，第一金属层包括钛(Ti)。
在一实施例中，第二金属层包括镍(Ni)。
在一实施例中，第一退火工艺包括温度介于300℃至500℃的快速热退火工艺。
在一实施例中，还包括：在执行第一退火工艺之后，执行蚀刻工艺以去除第一金属层以及第二金属层未反应的部分；以及在执行蚀刻工艺之后，执行第二退火工艺。
以上概述数个实施例的部件，以便在本发明所属技术领域中技术人员可以更加理解本发明实施例的观点。在本发明所属技术领域中技术人员应理解，他们能轻易地以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解，此类等效的结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围下，做各式各样的改变、取代和替换。因此，本发明的保护范围当视随附的权利要求所界定为准。

Claims (1)

1.一种半导体装置，包括：
一鳍片，从一半导体基板延伸；
一栅极堆叠，位于该鳍片的上方，并沿着该鳍片的一侧壁；
一隔离区，围绕该栅极堆叠；
一外延源极/漏极区，位于该鳍片之中，并邻近该栅极堆叠；以及
一源极/漏极接触件，延伸穿过该隔离区，包括：
一第一硅化物区，位于该外延源极/漏极区之中，该第一硅化物区包括NiSi2；
一第二硅化物区，位于该第一硅化区之上，该第二硅化区包括TiSix；以及
一导电材料，位于该第二硅化物区之上。
CN202011111900.5A 2019-10-18 2020-10-16 半导体装置 Pending CN112687688A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/656,836 US11335774B2 (en) 2019-10-18 2019-10-18 Contact structure for semiconductor device and method
US16/656,836 2019-10-18

Publications (1)

Publication Number Publication Date
CN112687688A true CN112687688A (zh) 2021-04-20

Family

ID=75445840

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011111900.5A Pending CN112687688A (zh) 2019-10-18 2020-10-16 半导体装置

Country Status (3)

Country Link
US (2) US11335774B2 (zh)
CN (1) CN112687688A (zh)
TW (1) TW202118067A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220376111A1 (en) * 2021-05-20 2022-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method of forming the same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100695769B1 (ko) * 2002-03-28 2007-03-15 히다치 가세고교 가부시끼가이샤 광합분파기
JPWO2008035490A1 (ja) * 2006-09-20 2010-01-28 日本電気株式会社 半導体装置およびその製造方法
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US20140306290A1 (en) * 2013-04-11 2014-10-16 International Business Machines Corporation Dual Silicide Process Compatible with Replacement-Metal-Gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
US10727226B2 (en) * 2017-07-18 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for forming the same
KR102432894B1 (ko) * 2017-11-17 2022-08-17 삼성전자주식회사 반도체 소자
US10236218B1 (en) * 2018-02-20 2019-03-19 Globalfoundries Inc. Methods, apparatus and system for forming wrap-around contact with dual silicide
FR3082050B1 (fr) * 2018-05-29 2020-09-04 Commissariat Energie Atomique Via interne avec contact ameliore pour couche semi-conductrice superieure d'un circuit 3d

Also Published As

Publication number Publication date
TW202118067A (zh) 2021-05-01
US20220278199A1 (en) 2022-09-01
US20210118994A1 (en) 2021-04-22
US11335774B2 (en) 2022-05-17

Similar Documents

Publication Publication Date Title
US11646231B2 (en) Semiconductor device and method
US11854811B2 (en) FinFET device and method of forming
CN110957221A (zh) 半导体器件及其形成方法
US20180145131A1 (en) Semiconductor Device and Method
US11810826B2 (en) Semiconductor devices with stacked silicide regions
US20230253254A1 (en) Semiconductor Device and Method
CN113013089A (zh) 半导体装置的制造方法
US20220278199A1 (en) Contact structure for semiconductor device and method
US20220359654A1 (en) Methods of Forming Semiconductor Devices Including Gate Barrier Layers
TWI801923B (zh) 半導體元件及其製造方法
US20220262925A1 (en) Nano-Fet Semiconductor Device and Method of Forming
US20210328044A1 (en) Implantation and annealing for semiconductor device
CN114566500A (zh) 半导体器件及其制造方法
CN113451212A (zh) 半导体器件及其形成方法
CN112420516A (zh) 形成半导体装置的方法
CN112086357A (zh) 半导体装置的形成方法
TWI808458B (zh) 半導體裝置及其形成方法
US20230223302A1 (en) Contact features of semiconductor device and method of forming same
KR20150063007A (ko) 반도체 디바이스의 콘택 구조물
CN115832047A (zh) 半导体器件及其形成方法
CN116247074A (zh) 半导体装置及其形成方法
CN115424982A (zh) 半导体器件及其形成方法
CN115763520A (zh) 半导体器件及其形成方法
CN113921519A (zh) 半导体器件及方法
CN112397452A (zh) 半导体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20210420

WD01 Invention patent application deemed withdrawn after publication