CN112687628A - 半导体器件、半导体器件的制造方法及封装件 - Google Patents

半导体器件、半导体器件的制造方法及封装件 Download PDF

Info

Publication number
CN112687628A
CN112687628A CN202011106489.2A CN202011106489A CN112687628A CN 112687628 A CN112687628 A CN 112687628A CN 202011106489 A CN202011106489 A CN 202011106489A CN 112687628 A CN112687628 A CN 112687628A
Authority
CN
China
Prior art keywords
metal
semiconductor device
core
layer
redistribution
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011106489.2A
Other languages
English (en)
Inventor
吴俊毅
余振华
刘重希
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN112687628A publication Critical patent/CN112687628A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Packages (AREA)

Abstract

一种制造半导体器件的方法，包括在第一半导体器件的导电焊盘上放置金属芯焊料球，其中，所述金属芯焊料球包括由焊料材料围绕的金属芯；以及形成器件结构，形成所述器件结构包括：在载体衬底上放置所述第一半导体器件；用密封剂密封所述第一半导体器件，其中，所述密封剂覆盖所述金属芯焊料球；在所述密封剂上实施平坦化工艺，其中，所述平坦化工艺暴露所述金属芯焊料球；以及在所述密封剂和所述第一半导体器件上方形成再分布结构，其中，所述再分布结构电连接至所述金属芯焊料球。本申请的实施例还提供半导体器件及封装件。

Description

半导体器件、半导体器件的制造方法及封装件
技术领域
本申请的实施例涉及半导体领域，具体地，涉及半导体器件、半导体器件的制造方法及封装件。
背景技术
半导体工业通过不断减小最小特征尺寸来持续提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件、从而将更多的功能集成至给定区域中。高功能集成电路需要多个输入/输出焊盘。然而，对于小型化非常重要的应用而言，可能期望小的封装。
集成扇出(InFO)封装技术正变得越来越流行，特别是当与晶圆级封装(WLP)技术结合时，其中集成电路封装在通常包括再分布层(RDL)或者后钝化互连的封装件中，该再分布层(RDL)或者后钝化互连用于扇出封装件接触焊盘的布线，从而在比集成电路的接触焊盘更大的间距上进行电接触。这样得到的封装结构提供了具有相对低成本和高性能封装的高功能密度。
发明内容
本申请的实施例提供了一种制造半导体器件的方法，包括：在第一半导体器件的导电焊盘上放置金属芯焊料球，其中，金属芯焊料球包括由焊料材料围绕的金属芯；以及形成器件结构，形成器件结构包括：在载体衬底上放置述第一半导体器件；用密封剂密封第一半导体器件，其中，密封剂覆盖金属芯焊料球；在密封剂上实施平坦化工艺，其中，平坦化工艺暴露金属芯焊料球；以及在密封剂和第一半导体器件上方形成再分布结构，其中，再分布结构电连接至金属芯焊料球。
本申请的实施例还提供了一种半导体器件，包括：多个半导体器件，位于载体衬底上，其中，每个半导体器件包括在半导体器件的与载体衬底相对的一侧上设置的金属芯焊料球；模制材料，位于多个半导体器件上方，其中，多个半导体器件的每一者通过模制材料分隔开，其中，每个半导体器件的金属芯焊料球具有与模制材料齐平的平坦表面；再分布结构，位于多个半导体器件上方，其中，再分布结构电连接至多个半导体器件的每一者，其中，再分布结构电连接至每个半导体器件的金属芯焊料球；以及多个导电连接器，位于再分布结构上，其中，导电连接器电连接至再分布结构。
本申请的实施例另外提供了一种封装件，包括：器件结构，器件结构包括电连接至至少一个第一半导体器件的再分布结构，其中，至少一个第一半导体器件通过多个金属芯焊料球电连接至再分布结构，其中，多个金属芯焊料球的每一者包括至少部分地由焊料材料覆盖的金属球，并且其中，再分布结构和至少一个半导体器件由模制材料围绕。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的电子器件的截面图；
图2示出了根据一些实施例的在电子器件上放置的金属芯焊料球的截面图；
图3至图8示出了根据一些实施例的形成封装结构的中间步骤的截面图；
图9A示出了根据一些实施例的封装结构的截面图；
图9B示出了根据一些实施例的互连结构的截面图；
图10至图12示出了根据一些实施例的形成封装件的中间步骤的截面图；
图13A和图13B示出了根据一些实施例的在不同类型的载体衬底上形成封装结构的中间步骤。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或结构之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
在本公开中，描述了器件封装件及其形成的各个方面。器件封装件可以是例如系统级封装件。在一些实施例中，可以使用金属芯焊料球将封装件内的器件电连接至再分布结构。在形成再分布结构之前，可以密封金属芯焊料球，然后对其进行平坦化，以暴露金属芯。通过使用金属芯焊料球形成电连接，可以改善器件封装件的电性能、产量、和可靠性，并且可以降低器件封装件的总制造成本。互连结构可以形成在芯衬底上，然后连接至再分布结构。互连结构可以向器件封装件提供刚性，并且减少翘曲或者分层的变化。
图1和图2示出了根据一些实施例的具有金属芯焊料球110的电子器件100的截面图。图3至图8示出了根据一些实施例的形成封装结构200(参见图8)的中间步骤的截面图。图9A-图9B至图12示出了根据一些实施例的形成封装件400(参见图12)的中间步骤的截面图。
图1示出了根据一些实施例的电子器件100。电子器件100可以是例如管芯(例如，集成电路管芯、功率集成电路管芯、逻辑管芯等)、芯片、半导体器件、存储器件(例如，存储器堆叠件、DRAM、闪存、高带宽存储器(HBM)等)、无源器件(例如，集成无源器件(IPD)、多层陶瓷电容器(MLCC)、稳压器等)、另外类型的电子器件、片上系统(SoC)、晶圆上组件(CoW)、包括一个或者多个管芯或者器件的封装件等，或其组合。电子器件100可以包括一个或者多个诸如晶体管、二极管等的有源器件，和/或一个或者多个诸如电容器、电阻器、电感器等的无源器件。在一些实施例中，电子器件100可以是表面安装器件(SMD)等。在一些实施例中，电子器件100具有在约100μm和约1200μm之间的厚度，还具有在约4mm2和约900mm2之间的面积。图1所示的电子器件100旨在作为说明性示例，电子器件的其他类型、组合、或者构造也可以使用。
在一些实施例中，电子器件100包括导电连接器106，该导电连接器106用于在电子器件100和其他器件或者组件之间进行电连接。在一些实施例中，导电连接器106可以是电子器件100的互连结构或者再分布结构的一部分。在一些实施例中，导电连接器106包括未在图1中单独示出的凸块下金属化层(UBM)。在一个实施例中，导电连接器106的UBM可以包括三层导电材料，例如钛层、铜层、和镍层。然而，本领域普通技术人员将认识到，存在许多合适的材料和层的布置，例如铬/铬-铜合金/铜/金的布置、钛钨/铜/镍的布置、或者钛/铜/镍/金的布置，都适合用于UBM的形成。可以用于导电连接器106的UBM的任何合适的材料或者材料的不同层的组合都完全旨在包括在本申请的范围内。
在一些实施例中，可以在导电连接器106上方形成钝化层104。可以图案化钝化层104以暴露导电连接器106的部分。在一个实施例中，钝化层104可以是诸如以下的材料：氧化物(例如，氧化硅等)、氮化物(例如，氮化硅等)、聚苯并恶唑(PBO)、聚酰亚胺、聚酰亚胺衍生物等，或者另一种合适的材料或者材料组合。在一些实施例中，钝化层104可以在导电连接器106的部分的上方延伸。可以在钝化层104的形成之前或者之后形成UBM(如果存在)。
转至图2，根据一些实施例，在导电连接器106上放置金属芯焊料球110。金属芯焊料球110包括在焊料层114中可以涂覆的金属芯112。金属芯112可以是诸如铜、铜合金等的金属或者金属合金。在一些实施例中，金属芯112可以是近似为球形的形状，并且可以具有在约14μm和约600μm之间的直径，不过在其他实施例中金属芯112可以具有其他尺寸。在其他实施例中，金属芯112可以具有与球形不同的形状，例如圆柱形、不规则形状、或者另外的形状。在放置金属芯焊料球110之前，焊料层114可以部分地或者完全地覆盖金属芯112。焊料层114可以是诸如SnAg、SnCu、SnBi、SnAgCu等的焊料材料。在一些实施例中，焊料层114可以具有在约1μm和约200μm之间的厚度，不过焊料层114可以具有与给定的厚度不同的厚度，或者焊料层114的不同部分可以具有不同的厚度。在一些实施例中，金属芯焊料球110可以是近似为球形的形状，并且可以具有在约15μm和约610μm之间的直径，不过在其他实施例中金属芯焊料球110可以具有其他尺寸。在其他实施例中，金属芯焊料球110可以具有与球形不同的形状，例如圆柱形、不规则形状、或者另外的形状。
在一些情况下，金属芯焊料球110中金属芯112的存在可以允许改善诸如电子器件100的器件与另一组件(例如在图6中所示的再分布结构220)之间的传导和连接可靠性。在一些情况下，在高速运行(例如，大于约2Gbit/秒)期间，在导电组件的表面附近可能传导电信号。金属芯112可以具有比焊料小的表面粗糙度，因此金属芯焊料球110的使用可以减小高速信号所经受的电阻，并且还可以减小高速运行期间的信号损耗(例如，插入损耗)。这可以改善诸如串行器/解串器(“SerDes”)电路、或者可以以更高速度运行的其他电路的高速电路的性能。在一些情况下，金属芯112可以具有小于约0.1μm的粗糙度RA。在一些情况下，金属芯112可以是热效应比焊料更坚固，并且因此比其他类型的连接具有更高的可靠性。
在一些实施例中，使用模板技术将金属芯焊料球110放置在导电连接器106上。例如，可以使具有与导电连接器106的位置相对应的开口的模板对准导电连接器106，并且在模板开口内放置或者以其他方式沉积金属芯焊料球110，从而使得金属芯焊料球110接触相对应的导电连接器106。在一些实施例中，在放置金属芯焊料球110之前，可以将助焊剂材料施加至导电连接器。可以实施回流工艺，以使金属芯焊料球110的焊料层114的材料回流，并且使金属芯焊料球110接合至导电连接器106。实施回流工艺之后，每个金属芯焊料球110的金属芯112可以物理地接触导电连接器106，或者可以通过一部分焊料层114(和/或助焊剂，如果存在)与导电连接器106分隔开。焊料层114的该部分可以薄于实施回流工艺之前的焊料层114的原始厚度。在其他实施例中，可以使用球放置技术或者其他合适的用于放置金属芯焊料球110的技术。在一些实施例中，电子器件100上的金属芯焊料球110的间距可以在约30μm和约1000μm之间。
图3至图8示出了根据一些实施例的使用金属芯焊料球110形成封装结构200(参见图8)的中间步骤的截面图。现在参考图3，示出了根据一些实施例的载体衬底202，在其上放置了一个或者多个器件，例如电子器件100和/或半导体器件210(下面描述)。图3示出了单个半导体器件210和两个电子器件100，但是在其他实施例中，可以在载体衬底202上放置另外数量的半导体器件210和/或另外数量的电子器件100。多个电子器件100可以是相似类型的电子器件或者不同类型的电子器件。可以以任何合适的布置或者构造来放置电子器件100和半导体器件210。
载体衬底202可以包括例如硅基材料，例如硅衬底(例如，硅晶圆)、玻璃材料、氧化硅、或者诸如氧化铝的其他材料等，或者组合。在一些实施例中，载体衬底202可以是板状结构，其可以是例如通过诸如玻璃材料、塑料材料、或者有机材料的合适的介电材料形成的支撑衬底。板状结构可以是例如矩形板。载体衬底202可以是平面的，以便容纳诸如电子器件100或者半导体器件210的器件的连接。
作为说明性示例，图13A和图13B示出了根据一些实施例使用不同类型的载体衬底202形成封装结构200(参见图9A)。图13A示出了其中载体衬底202是硅晶圆的实施例，图13B示出了其中载体衬底202是板状结构的实施例。图13A-图13B示出了在载体衬底202上形成多个封装结构200。通过这种方式，不同类型的载体衬底202可以用于形成多个封装结构200。不同类型的载体衬底202也可以用于形成多个封装件400(参见图12)。随后可以将在载体衬底202上形成的封装结构200或者封装件400单个化，以形成单独的封装结构200或者单独的封装件400。
转回至图3，在一些实施例中，可以在载体衬底202的顶面上形成隔离层204，以有利于随后载体衬底202的剥离。在一些实施例中，隔离层204可以通过聚合物基的材料形成，其可以与载体衬底202一起从将在后续步骤中形成的上覆结构去除。在一些实施例中，隔离层204是环氧基的热隔离材料，其在受热时会失去其粘合性，例如光热转换(LTHC)隔离涂层。在其他实施例中，隔离层204可以是紫外线(UV)胶，当暴露于UV光时其失去其粘合性。隔离层204可以以液体的形式分配并且进行固化，可以是层压至载体衬底202上的层压膜等。隔离层204的顶面可以是水平的，并且可以具有高度的共面性。在一些实施例中，隔离层204可以用管芯附着膜(DAF)(未示出)来代替，或者，除了隔离层204之外还可以使用管芯附着膜(DAF)(未示出)。
半导体器件210可以包括一个或者多个器件，该器件可以包括为预期目的而设计的器件，例如存储器管芯(例如DRAM管芯、堆叠式存储器管芯、高带宽存储器(HBM)管芯等)、逻辑管芯、中央处理器(CPU)管芯，片上系统(SoC)、晶圆上组件(CoW)、集成扇出结构(InFO)、封装件等，或其组合。在一个实施例中，在其中由于特定功能的需要，半导体器件210包括集成电路器件，例如晶体管、电容器、电感器、电阻器、金属化层、外部连接器等。在一些实施例中，半导体器件210可以包括多个相同类型的器件，或者可以包括不同的器件。在一些实施例中，半导体器件210可以类似于先前在图1中描述的电子器件100。
在一个实施例中，半导体器件210包括接触件212。在一些实施例中，接触件212可以是诸如铜柱或者铜杆的导电柱。在其他实施例中，接触件212可以是焊料凸块、铜凸块、或者其他合适的接触结构，用于提供至半导体器件210的电连接。所有这样的接触件完全旨在包括在实施例的范围内。在其他实施例中，可以使用类似于先前描述的金属芯焊料球110的金属芯焊料球来形成接触件212。在一些实施例中，半导体器件上的接触件212的间距可以在约30μm和约300μm之间。
转至图4，根据一些实施例，使用密封剂214密封电子器件100和半导体器件210。可以在模制器件中实施密封，或者可以使用另外的技术沉积密封剂214。密封剂214可以是例如模塑料，例如树脂、聚酰亚胺、PPS、PEEK、PES、另外的材料等，或其组合。密封剂214可以围绕和/或覆盖金属芯焊料球110和接触件212，如图4所示。
在图5A-图5B中，根据一些实施例，在密封剂214上实施平坦化工艺，以暴露金属芯焊料球110和接触件212。可以例如使用机械研磨工艺或者化学机械抛光(CMP)工艺等来实施平坦化工艺。平坦化工艺去除密封剂214的多余部分并且暴露金属芯焊料球110和接触件212。在一些情况下，可以通过平坦化工艺去除金属芯焊料球110和/或接触件212的上部。例如，转至图5B，根据一些实施例，示出了在已经实施了平坦化工艺之后的电子器件100的放大图。如图5B所示，平坦化工艺去除了金属芯焊料球110的金属芯112上方的焊料层114的一部分，并且还去除了金属芯焊料球110的金属芯112的上部。在平坦化工艺之后，金属芯焊料球110可以具有近似平坦的暴露表面。一些或者全部的电子器件100的金属芯焊料球110可以具有平坦的表面，并且一些或者全部的金属芯焊料球110可以具有与密封剂214的表面和/或接触件212(在图5A中示出)的暴露表面齐平的表面。在一些情况下，在平坦化工艺之后，金属芯112的暴露表面可以具有在约10μm和约300μm之间的宽度W1。在一些情况下，金属芯112的暴露表面可以是近似圆形的形状，并且宽度W1对应于直径。如图5B所示，金属芯焊料球110的金属芯112允许使用密封和平坦化工艺来形成相对均匀并且平坦的导电表面，用于随后形成的至电子器件100的电连接，例如图6所示的再分布结构220。通过这种方式，使用金属芯焊料球110以这种方式形成导电表面可以提高可靠性、降低电阻、并且提高至电子器件100的电连接的产量。
转至图6，根据一些实施例，在电子器件100、半导体器件210、和密封剂214上方形成再分布结构220。再分布结构220电连接至电子器件100的金属芯焊料球110，并且电连接至半导体器件210的接触件212。所示的再分布结构220包括绝缘层222A-222F(为清楚起见，没有将全部绝缘层222A-222F标记出来)，还包括再分布层224A-224G(为清楚起见，没有将全部再分布层224A-224G标记出来)。在其他实施例中，可以在再分布结构220中形成与图6所示不同数量的绝缘层或者再分布层。例如，在一些实施例中，再分布结构220可以包括在约1层和约15层之间的绝缘层或者再分布层，或者其他数量的绝缘层或者再分布层。在一些实施例中，再分布结构220可以是例如扇出结构。
仍然参考图6，在电子器件100、半导体器件210、以及密封剂214上方形成第一绝缘层222A。可以通过诸如以下的一种或者多种合适的介电材料来制成绝缘层222A：氧化物(例如，氧化硅)、氮化物(例如，氮化硅)、聚合物材料、聚酰亚胺材料、低k介电材料、模制材料、另外的介电材料等，或其组合。可以通过诸如旋涂、层压、CVD等或其组合的工艺来形成绝缘层222A。绝缘层222A可以具有在约1μm和约50μm之间(例如约5μm)的厚度，不过可以使用任何合适的厚度。可以使用合适的光刻掩模和蚀刻工艺来形成进入绝缘层222A的开口。例如，可以在绝缘层222A上方形成光刻胶并且进行图案化，并且利用一个或者多个蚀刻工艺(例如，湿蚀刻工艺或者干蚀刻工艺)来去除绝缘层222A的部分。在一些实施例中，通过诸如PBO、聚酰亚胺、BCB等的光敏聚合物形成绝缘层222A，其中可以使用光刻掩模和蚀刻工艺直接地图案化开口。绝缘层222A中的开口可以暴露电子器件100的金属芯焊料球110和半导体器件210的接触件212。
然后，在绝缘层222A上方形成第一再分布层224A。再分布层224A可以是图案化的导电层(例如，金属化图案)，其包括线部分(也称为导线)，该线部分位于绝缘层222A的主表面上，并且沿着绝缘层222A的主表面延伸。再分布层224A还包括通孔部分(也称为导电通孔)，该通孔部分延伸穿过绝缘层222A，以物理地连接和电连接至电子器件100和半导体器件210。在一个实施例中，可以通过首先形成晶种层(未示出)来形成再分布层224A。在一些实施例中，晶种层是金属层，其可以是单层，或者是包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。可以使用诸如PVD、CVD、溅射等的合适的形成工艺来形成晶种层。晶种层形成在绝缘层222A上方、以及通过绝缘层222A中的开口暴露的电子器件100的金属芯焊料球110和半导体器件210的接触件212上方。然后可以形成光刻胶(也未示出)以覆盖晶种层，然后进行图案化以暴露晶种层的位于随后将形成再分配层224A处的那些部分。一旦形成了光刻胶并且进行了图案化，就可以在晶种层上形成导电材料。导电材料可以是诸如铜、钛、钨、铝、另外的金属等或其组合的材料。可以通过诸如电镀、化学镀等的沉积工艺来形成导电材料。然而，尽管所讨论的材料和方法适合于形成导电材料，但是这些仅是示例。可以可替代地使用任何其他合适的材料或者任何其他合适的形成工艺，例如CVD或者PVD，来形成再分布层224A。一旦形成了导电材料，就可以通过适当的去除工艺，例如灰化工艺或者化学剥离工艺(例如使用氧等离子体等)，去除光刻胶。另外，在去除光刻胶之后，可以通过例如可以使用导电材料作为蚀刻掩模的适当的湿蚀刻工艺或者干蚀刻工艺，来去除被光刻胶覆盖的晶种层的那些部分。晶种层和导电材料的所剩部分形成再分布层224A。在一些实施例中，在绝缘层222A上方延伸的再分布层224A的部分可以具有在约1μm和约25μm之间的厚度，不过可以使用任何合适的厚度。通过这种方式，再分布层224A可以形成至电子器件100和半导体器件210的电连接。在一些情况下，当第一再分布层224A通过铜或者铜合金制成时，在金属芯焊料球110中使用通过铜或者铜合金形成的金属芯112可以提高电子器件100和再分布结构220之间的电连接的性能和可靠性。例如，与例如铜和焊料材料之间的接合相比，在金属芯焊料球110和第一再分布层224A之间形成的铜-铜接合可以更具导电性，并且对热问题较不敏感。
然后，可以在再分布层224A和绝缘层222A上方形成附加的绝缘层222B-222F和再分布层224B-224G，以在再分布结构220内提供附加的布线以及电连接。可以以交替的层形成绝缘层222B-222G和再分布层224B-224G，并且可以使用与用于绝缘层222A或者再分布层224A的工艺和材料相似的工艺和材料来形成。例如，可以在再分布层(例如，再分布层224A)上方形成绝缘层(例如，绝缘层222B)，然后使用合适的光刻掩模和蚀刻工艺形成穿过绝缘层的开口，以暴露下面的再分布层的部分。可以在绝缘层上方形成晶种层，并且可以在晶种层的部分上形成导电材料，从而形成上面的再分布层(例如，再分布层224B)。可以重复这些步骤，以形成具有合适数量和构造的绝缘层和再分布层的再分布结构220。可替代地，绝缘层222B-222F或者再分布层224B-224G可以与绝缘层222A或者再分布层224A不同地形成。在其他实施例中，再分布结构220可以以与本文所述不同的工艺来形成。
转至图7，在再分布结构220上形成外部连接器226。在一些实施例中，首先在再分布结构220的最顶部再分布层(例如，图6中的再分布层224G)的部分上形成凸块下金属化结构(UBM，未示出)。UBM可以例如包括三层导电材料，例如钛层、铜层和镍层。然而，可以使用其他材料和层的布置，例如铬/铬-铜合金/铜/金的布置、钛/钛钨/铜的布置、或者铜/镍/金的布置，都适合用于UBM的形成。可以用于UBM的任何合适的材料或者材料层都完全旨在包括在本申请的范围内。可以通过在再分布结构220上方形成UBM的每一层来创建UBM。可以使用诸如电镀或者化学镀的镀覆工艺来实施各层的形成，不过，取决于所期望的材料，可以可替代地使用诸如溅射、蒸发、或者PECVD工艺的其他形成工艺。一旦形成了所期望的层，就可以通过适当的光刻掩模和蚀刻工艺去除层的部分，以去除不需要的材料，并且使UBM保持所期望的形状，例如圆形、八边形、正方形、或者矩形，不过可以可替代地形成任何所期望的形状。在一些实施例中，作为再分布结构220的形成的一部分，UBM形成在最顶部的再分布层上方，其可以包括使用与用于形成最顶部的再分布层的光刻步骤相同的光刻步骤。例如，可以在最顶部的再分布层上方沉积UBM的层，然后在同一工艺中去除最顶部的再分布层和UBM的多余材料。在一些实施例中，UBM可以是再分布结构220的最顶部再分布层的一部分，并且可以例如延伸穿过再分布结构220的最顶部绝缘层(例如，图6中的绝缘层222F)。
然后，在图7中，在再分布结构220的最顶部再分布层上(例如，如果存在，在再分布层224G上或者在UBM上)形成外部连接器226。外部连接器226可以是球栅阵列(BGA)连接器、焊球、金属柱、受控塌陷芯片连接(C4)凸块、微凸块、化学镀镍-化学镀钯浸金技术(ENEPIG)形成的凸块等。外部连接器226可以包括导电材料，例如焊料、铜、铝、金、镍、银、钯、锡等，或其组合。在一些实施例中，通过首先通过蒸发、电镀、印刷、焊料转移、球放置等形成焊料层来形成外部连接器226。一旦在结构上形成焊料层，就可以实施回流，以使材料成形为所期望的凸块形状。在另外的实施例中，导电连接器106包括通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(例如铜柱)。金属柱可以是无焊料的并且具有基本垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属覆盖层。金属覆盖层可以包括镍、锡、锡铅、金、银、钯、铟、镍-钯-金、镍-金等，或其组合，并且可以通过镀覆工艺形成。在一些实施例中，外部连接器226的间距可以在约150μm和约1250μm之间。
仍然参考图7，一个或者多个集成器件228连接至再分布结构220的最顶部再分布层(或者UBM，如果存在)，以与再分布结构220进行电连接。集成器件228可以是例如半导体器件或者其他器件，其包括一个或者多个诸如电容器、电阻器、电感器等的无源器件。集成器件228可以是例如集成无源器件(IPD)。连接至再分布结构220的集成器件228可以是类似的器件，或者可以是不同类型的器件。图7示出了两个集成器件228的放置，但是在其他实施例中，可以连接更多或者更少的集成器件228。在其他实施例中，可以在形成外部连接器226之前连接集成器件228。可以通过例如将诸如焊球(未示出)的集成器件228的连接器(例如，导电凸块或者焊盘)顺序地浸入助焊剂中，然后使用拾取和放置工具以使集成器件228的连接器物理地对准再分布结构220的对应区域，来连接集成器件228。在一些情况下，可以实施回流工艺，以接合集成器件228的连接器。在一些情况下，可以在集成器件228和外部连接器226两者上实施回流工艺。
在一些实施例中，在每个集成器件228和再分布结构220之间形成底部填充物230，该底部填充物230围绕集成器件228的连接器。底部填充物230可以减小应力，并且保护接头免受回流工艺造成的损坏。底部填充物230可以在连接集成器件228之后通过毛细管流动工艺形成，或者可以在连接集成器件228之前通过合适的沉积方法形成。在一些实施例中，其中助焊剂用于连接集成器件228，其可以充当底部填充物。
转至图8，根据一些实施例，剥离载体衬底202，以使载体衬底202与电子器件100、半导体器件210、以及密封剂214分离(或者“剥离”)。通过这种方式，可以使用金属芯焊料球110以接合电子器件100来形成封装结构200，这可以提高器件性能和产量。在一些实施例中，剥离包括在隔离层204上投射诸如激光或者UV光的光，从而使得隔离层204在光的热量下分解，并且可以去除载体衬底202。在一些实施例中，在载体衬底202上形成多个封装结构200，并且进行切单以形成单独的封装结构200。在一些实施例中，可以使用例如热粘合剂使可选的盖部232连接至封装结构200。盖部232可以用于促进散热并且保护封装结构200，并且可以通过诸如金属、半导体材料、介电材料、或其组合的合适的材料形成。
图9A-图9B至图12示出了根据一些实施例的形成封装件400(参见图12)的中间步骤的截面图。封装件400包括图9A所示的封装结构200，其可以类似于关于图7所描述的封装结构200(例如，在剥离载体衬底202之前)。例如，图9A所示的封装结构200包括使用金属芯焊料球110连接的电子器件100。图9A所示的封装结构200连接至互连结构300(参见图9B)以形成封装件400。互连结构300向封装结构200提供附加的布线和稳定性。例如，互连结构300可以减少封装结构200的翘曲，特别是对于具有大面积(例如，大于约90mm2)的封装结构200而言。在一些实施例中，互连结构300可以包括与布线层(例如，图9B中的布线层308A-308B或者309A-309B)一起形成的电源平面(power planes)或者接地平面(ground planes)，可以向提供给封装结构200的电功率提供额外的稳定性，并且可以提供改善的电源/接地同步。通过这种方式，互连结构300可以向封装件400中的封装结构200提供物理的和操作上的益处。
转至图9B，示出了根据一些实施例的互连结构300。在一些实施例中，互连结构300可以是例如插件或者“半成品衬底”，并且可以没有有源器件。在一些实施例中，互连结构可以包括在芯衬底302上形成的布线层。芯衬底302可以包括诸如以下的材料：味之素堆积膜(ABF)、预浸渍复合纤维(预浸)材料、环氧树脂、模塑料、环氧模塑料、玻璃纤维增强树脂材料、印刷电路板(PCB)材料、二氧化硅填料、聚合物材料、聚酰亚胺材料、纸张、玻璃纤维、无纺布、玻璃、陶瓷、其他层压材料等，或其组合。在一些实施例中，芯衬底可以是双面覆铜层压板(CCL)衬底等。芯衬底302可以具有在约30μm和约2000μm之间(例如约500μm或者约1200μm)的厚度。
互连结构300可以具有在芯衬底302的每一侧上形成的一个或者多个布线结构312/313，和延伸穿过芯衬底302的贯穿通孔310。布线结构312/313和贯穿通孔310提供附加的电的布线和互连。布线结构312/313可以包括一层或者多层布线层308A-308B/309A-309B，和一层或者多层介电层318/319。在一些实施例中，布线层308A-308B/309A-309B和/或贯穿通孔310可以包括铜、镍、铝、其他导电材料等或其组合的一层或者多层。在一些实施例中，介电层318/319可以包括诸如以下的材料：堆积材料、ABF、预浸材料、层压材料、与以上描述的用于芯衬底302的材料类似的另外的材料等，或其组合。图9B所示的互连结构300示出了两个布线结构，其具有总共四个布线层，但是在其他实施例中，可以在芯衬底302的任一侧上形成更多或者更少的布线层。
在一些实施例中，可以用填充材料311填充芯衬底302中用于贯穿通孔310的开口。填充材料311可以向贯穿通孔310的导电材料提供结构支撑和保护。在一些实施例中，填充材料311可以是诸如以下的材料：模制材料、环氧树脂、环氧模塑料、树脂、包括单体或者低聚物(诸如丙烯酸酯化聚氨酯、橡胶改性的丙烯酸酯化的环氧树脂、或者多功能单体等)的材料、或其组合。在一些实施例中，填充材料311可以包括颜料或者染料(例如，用于颜色)、或者其他填充剂和添加剂，其改变流变、改善粘附力、或者影响填充材料311的其他性能。在一些实施例中，贯穿通孔310的导电材料可以完全填充贯穿通孔310，而省略填充材料311。
在一些实施例中，互连结构300可以包括在互连结构300的一侧或者多侧上方形成的钝化层307。钝化层307可以是诸如氮化物、氧化物、聚酰亚胺、低温聚酰亚胺、阻焊剂、其组合等的材料。一旦形成，就可以图案化钝化层307(例如，使用适当的光刻和蚀刻工艺)，以暴露布线结构312/313的布线层308A-308B/309A-309B的部分。
图10示出了根据一些实施例的互连结构300与封装结构200电连接的布置。图10示出了接合至单个封装结构200的单个互连结构300，但是在一些实施例中，多个互连结构300可以接合至在载体衬底202上形成的多个封装结构，并且随后进行切单以形成多个单独的封装件400。在一个实施例中，使用例如拾取和放置工艺将互连结构300放置成与封装结构200上的外部连接器226物理接触。互连结构300可以放置成使得布线结构(例如，布线结构313)的最顶部布线层的暴露区域对准对应的封装结构200的外部连接器226。一旦物理接触，就可以利用回流工艺使封装结构200的外部连接器226接合至互连结构300。在一些实施例中，在互连结构300上形成外部连接器，代替在封装结构200上形成的外部连接器226；或者，除了在封装结构200上形成的外部连接器226之外，还在互连结构300上形成外部连接器。在一些实施例中，未在封装结构200上形成外部连接器226，而是使用诸如热压接合技术的直接接合技术使互连结构300接合至封装结构200。
在图11中，沿着互连结构300的侧壁、并且在互连结构300和封装结构200之间的间隙中沉积底部填充物320。底部填充物320可以是诸如模塑料、环氧树脂、底部填充胶、模制底部填充胶(MUF)、树脂等的材料。底部填充物320可以保护外部连接器226并且向封装结构200提供结构支撑。在一些实施例中，可以在沉积之后固化底部填充物320。在一些实施例中，可以在沉积之后薄化底部填充物320。可以例如使用机械研磨或者CMP工艺来实施薄化。在一些实施例中，底部填充物320可以沉积在布线结构312上方，薄化可以暴露布线结构312的最顶部布线层。
在图12中，外部连接器322形成在互连结构300上方并且电连接至互连结构300，从而形成封装件400。可以在布线结构312的最顶部布线层的暴露部分上形成外部连接器322。在一些实施例中，在布线结构312上形成UBM，并且在UBM上方形成外部连接器322。在一些实施例中，首先在布线结构312上方形成保护层(未示出)。如果存在，可以在UBM上方形成保护层。可以通过诸如聚苯并恶唑(PBO)、聚合物材料、聚酰亚胺材料、聚酰亚胺衍生物、氧化物、氮化物等或其组合的一种或者多种合适的介电材料形成保护层。可以在保护层中形成开口，以暴露布线结构312(如果存在，其可以包括UBM)的部分。外部连接器322形成在布线结构312的暴露部分上方，并且电连接至布线结构312。外部连接器322可以是例如接触凸块或者焊球，不过可以使用任何合适类型的连接器。在外部连接器322是接触凸块的实施例中，外部连接器322可以包括诸如锡的材料，或者诸如银、无铅锡、或者铜的其他合适的材料。在外部连接器322是锡焊料凸块的实施例中，可以通过使用诸如蒸发、电镀、印刷、焊料转移、焊球放置等这样的技术首先形成锡层来形成外部连接器322。一旦在结构上形成锡层，就可以实施回流，以使材料成形为用于外部连接器322的所期望的凸块形状。在一些实施例中，外部连接器322可以具有在约150μm和约1250μm之间的间距。在一些实施例中，外部连接器322可以类似于以上关于图7所描述的外部连接器226。在形成外部连接器226之后，可以以类似于图8中所描述的剥离的方式实施载体衬底202的剥离。
还可以包括其他特征和工艺。例如，可以包括测试结构，以辅助3D封装件或者3DIC器件的验证测试。测试结构可以包括例如形成在再分布层中或者衬底上的测试焊盘，其允许使用探针和/或探针卡等对3D封装件或者3DIC进行测试。可以在中间结构以及最终结构上实施验证测试。另外，本文公开的结构和方法可以与结合了已知的良好管芯的中间验证的测试方法结合使用，以增加产量并且降低成本。
通过利用本文描述的实施例，可以改善器件封装件的性能，可以降低器件封装件的成本，并且可以提高器件封装件的可靠性。本文描述的实施例的不同特征可以组合，以实现这些和其他益处。在一些情况下，使用所述的金属芯焊料球可以改善电连接的导电性和可靠性，并且在高速运行期间减少信号损失。在一些情况下，本文描述的技术可以在工艺流程中与其他典型的制造工艺一起实施，因此对于现有工艺而言只增加很少的或者不增加额外的成本。另外，使用所述的金属芯焊料球可以提高产量，特别是对于具有较大面积的器件封装件而言。在一些情况下，与诸如倒装芯片技术的其他技术相比，本文所述的金属芯焊料球的使用可能成本更低。本文描述的技术和实施例可以应用于封装件的其他类型或者构造，例如芯片上晶圆(CoW)结构、系统级封装(SiP)结构、集成的扇出级封装级封装(InFO-PoP)结构等。本文描述的技术还可以允许“组件优先”工艺，其中在形成再分布结构或者其他连接结构之前放置组件(例如，器件或者芯片)。
在一个实施例中，一种方法包括：在第一半导体器件的导电焊盘上放置金属芯焊料球，其中，金属芯焊料球包括由焊料材料围绕的金属芯；以及形成器件结构，形成器件结构包括：在载体衬底上放置第一半导体器件，用密封剂密封第一半导体器件，其中，密封剂覆盖金属芯焊料球，在密封剂上实施平坦化工艺，其中，平坦化工艺暴露金属芯焊料球；以及在密封剂和第一半导体器件上方形成再分布结构，其中，再分布结构电连接至金属芯焊料球。在一个实施例中，该方法包括在导电焊盘上放置金属芯焊料球之后，在金属芯焊料球上实施回流工艺。在一个实施例中，该方法包括在载体衬底上放置第二半导体器件。在一个实施例中，第二半导体器件包括金属芯焊料球，其中，再分布结构电连接至金属芯焊料球。在一个实施例中，第二半导体器件包括焊料凸块，其中，再分布结构电连接至焊料凸块。在一个实施例中，平坦化工艺去除金属芯焊料球的上部。在一个实施例中，在实施平坦化工艺之后，每个金属芯焊料球具有与密封剂的表面齐平的表面。在一个实施例中，金属芯包括铜。在一个实施例中，该方法包括将互连结构连接至再分布结构。在一个实施例中，该方法包括将盖部连接至器件结构，该盖部在第一半导体器件和密封剂上方延伸。
在一个实施例中，一种器件包括：多个半导体器件，位于载体衬底上，其中，每个半导体器件包括在半导体器件的与载体衬底相对的一侧上设置的金属芯焊料球；模制材料，位于半导体器件上方，其中，每个半导体器件通过模制材料分隔开，其中，每个半导体器件的金属芯焊料球具有与模制材料齐平的平坦表面；再分布结构，位于半导体器件上方，其中，再分布结构电连接至每个半导体器件，其中，再分布结构电连接至每个半导体器件的金属芯焊料球；以及多个导电连接器，位于再分布结构上，其中，导电连接器电连接至再分布结构。在一个实施例中，金属芯焊料球包括：芯部，包括铜；以及焊料层，位于芯部上方。在一个实施例中，器件包括连接至再分布结构的集成无源器件。在一个实施例中，器件包括连接至导电连接器的互连结构。在一个实施例中，互连结构包括芯衬底和多个布线层。在一个实施例中，每个金属芯焊料球的平坦表面具有在10μm和300μm之间的直径。
在一个实施例中，一种封装件包括：器件结构，该器件结构包括电连接至至少一个第一半导体器件的再分布结构，其中，该至少一个第一半导体器件通过多个金属芯焊料球电连接至再分布结构，其中，多个金属芯焊料球的每一者包括至少部分地由焊料材料覆盖的金属球，并且其中，再分布结构和至少一个半导体器件由模制材料围绕。在一个实施例中，封装件包括电连接至再分布结构的互连结构，该互连结构包括在衬底上方形成的布线结构，以及在再分布结构和互连结构之间延伸的底部填充材料。在一个实施例中，至少一个第一半导体器件包括存储器管芯。在一个实施例中，器件结构还包括至少一个第二半导体器件，其中，再分布结构通过焊料凸块电连接至至少一个第二半导体器件。
前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种制造半导体器件的方法，包括：
在第一半导体器件的导电焊盘上放置金属芯焊料球，其中，所述金属芯焊料球包括由焊料材料围绕的金属芯；以及
形成器件结构，形成所述器件结构包括：
在载体衬底上放置所述第一半导体器件；
用密封剂密封所述第一半导体器件，其中，所述密封剂覆盖所述金属芯焊料球；
在所述密封剂上实施平坦化工艺，其中，所述平坦化工艺暴露所述金属芯焊料球；以及
在所述密封剂和所述第一半导体器件上方形成再分布结构，其中，所述再分布结构电连接至所述金属芯焊料球。
2.根据权利要求1所述的方法，还包括：在所述导电焊盘上放置所述金属芯焊料球之后，在所述金属芯焊料球上实施回流工艺。
3.根据权利要求1所述的方法，还包括：在所述载体衬底上放置第二半导体器件。
4.根据权利要求3所述的方法，其中，所述第二半导体器件包括金属芯焊料球，其中，所述再分布结构电连接至所述金属芯焊料球。
5.根据权利要求3所述的方法，其中，所述第二半导体器件包括焊料凸块，其中，所述再分布结构电连接至所述焊料凸块。
6.根据权利要求1所述的方法，其中，所述平坦化工艺去除所述金属芯焊料球的上部。
7.根据权利要求6所述的方法，其中，在实施所述平坦化工艺之后，每个金属芯焊料球具有与所述密封剂的表面齐平的表面。
8.根据权利要求1所述的方法，其中，所述金属芯包括铜。
9.一种半导体器件，包括：
多个半导体器件，位于载体衬底上，其中，每个半导体器件包括在所述半导体器件的与所述载体衬底相对的一侧上设置的金属芯焊料球；
模制材料，位于所述多个半导体器件上方，其中，所述多个半导体器件的每一者通过所述模制材料分隔开，其中，每个半导体器件的所述金属芯焊料球具有与所述模制材料齐平的平坦表面；
再分布结构，位于所述多个半导体器件上方，其中，所述再分布结构电连接至所述多个半导体器件的每一者，其中，所述再分布结构电连接至每个半导体器件的所述金属芯焊料球；以及
多个导电连接器，位于所述再分布结构上，其中，所述导电连接器电连接至所述再分布结构。
10.一种封装件，包括：
器件结构，该器件结构包括电连接至至少一个第一半导体器件的再分布结构，其中，所述至少一个第一半导体器件通过多个金属芯焊料球电连接至所述再分布结构，其中，所述多个金属芯焊料球的每一者包括至少部分地由焊料材料覆盖的金属球，并且其中，所述再分布结构和所述至少一个半导体器件由模制材料围绕。
CN202011106489.2A 2019-10-18 2020-10-16 半导体器件、半导体器件的制造方法及封装件 Pending CN112687628A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/656,796 US11145614B2 (en) 2019-10-18 2019-10-18 Semiconductor device and method of manufacture
US16/656,796 2019-10-18

Publications (1)

Publication Number Publication Date
CN112687628A true CN112687628A (zh) 2021-04-20

Family

ID=75268570

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011106489.2A Pending CN112687628A (zh) 2019-10-18 2020-10-16 半导体器件、半导体器件的制造方法及封装件

Country Status (5)

Country Link
US (1) US11145614B2 (zh)
KR (1) KR102386542B1 (zh)
CN (1) CN112687628A (zh)
DE (1) DE102019129870A1 (zh)
TW (1) TWI785296B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11984403B2 (en) * 2019-11-15 2024-05-14 Dyi-chung Hu Integrated substrate structure, redistribution structure, and manufacturing method thereof
US11735564B2 (en) * 2019-12-04 2023-08-22 Sj Semiconductor (Jiangyin) Corporation Three-dimensional chip packaging structure and method thereof
DE102020130962A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und herstellungsverfahren
US11894318B2 (en) * 2020-05-29 2024-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US20230421119A1 (en) * 2022-06-24 2023-12-28 Wolfspeed, Inc. Semiconductor device packages with exposed heat dissipating surfaces and methods of fabricating the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206530A (zh) * 2014-11-26 2016-12-07 台湾积体电路制造股份有限公司 半导体器件及其制造方法
KR20170063230A (ko) * 2015-11-30 2017-06-08 하나 마이크론(주) 메탈 코어 솔더 볼 인터커넥터 팬-아웃 웨이퍼 레벨 패키지
CN107731786A (zh) * 2016-08-12 2018-02-23 台湾积体电路制造股份有限公司 重配置线路结构的制造方法
CN109309013A (zh) * 2017-07-28 2019-02-05 台湾积体电路制造股份有限公司 Lthc在形成封装件中作为电荷阻挡层、封装件及其形成方法
US20190148254A1 (en) * 2017-11-16 2019-05-16 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
CN109786268A (zh) * 2017-11-15 2019-05-21 台湾积体电路制造股份有限公司 半导体封装件中的金属化图案及其形成方法

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001319994A (ja) 2000-02-29 2001-11-16 Allied Material Corp 半導体パッケージとその製造方法
JP2007103737A (ja) * 2005-10-05 2007-04-19 Sharp Corp 半導体装置
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
KR20130050406A (ko) 2011-11-07 2013-05-16 오수미 머지 모드에서의 움직임 정보 생성 방법
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9257333B2 (en) 2013-03-11 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming same
US9263839B2 (en) 2012-12-28 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved fine pitch joint
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US9196532B2 (en) 2012-06-21 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods for forming the same
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US9275924B2 (en) 2012-08-14 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having a recess filled with a molding compound
KR20140070057A (ko) * 2012-11-30 2014-06-10 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9196559B2 (en) 2013-03-08 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Directly sawing wafers covered with liquid molding compound
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US8987922B2 (en) 2013-03-11 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for wafer level packaging
US9275925B2 (en) 2013-03-12 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved interconnect structure
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9461018B1 (en) 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US9666502B2 (en) 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
WO2017095094A2 (ko) 2015-11-30 2017-06-08 하나마이크론(주) 메탈 코어 솔더 볼 인터커넥터 팬-아웃 웨이퍼 레벨 패키지 및 그 제조 방법
TWI652778B (zh) 2016-01-27 2019-03-01 艾馬克科技公司 半導體封裝以及其製造方法
US10515899B2 (en) 2016-10-03 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure with bump
US10153222B2 (en) 2016-11-14 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US10388637B2 (en) 2016-12-07 2019-08-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a 3D interposer system-in-package module
US10770405B2 (en) 2017-05-31 2020-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal interface material having different thicknesses in packages
US10727198B2 (en) 2017-06-30 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method manufacturing the same
US10224301B2 (en) * 2017-07-05 2019-03-05 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
JP7014535B2 (ja) * 2017-07-07 2022-02-01 新光電気工業株式会社 導電性ボール及び電子装置とそれらの製造方法
CN110299329A (zh) 2018-03-21 2019-10-01 华为技术有限公司 一种封装结构及其制作方法、电子设备

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206530A (zh) * 2014-11-26 2016-12-07 台湾积体电路制造股份有限公司 半导体器件及其制造方法
KR20170063230A (ko) * 2015-11-30 2017-06-08 하나 마이크론(주) 메탈 코어 솔더 볼 인터커넥터 팬-아웃 웨이퍼 레벨 패키지
CN107731786A (zh) * 2016-08-12 2018-02-23 台湾积体电路制造股份有限公司 重配置线路结构的制造方法
CN109309013A (zh) * 2017-07-28 2019-02-05 台湾积体电路制造股份有限公司 Lthc在形成封装件中作为电荷阻挡层、封装件及其形成方法
CN109786268A (zh) * 2017-11-15 2019-05-21 台湾积体电路制造股份有限公司 半导体封装件中的金属化图案及其形成方法
US20190148254A1 (en) * 2017-11-16 2019-05-16 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
DE102019129870A1 (de) 2021-04-22
TW202117874A (zh) 2021-05-01
TWI785296B (zh) 2022-12-01
KR20210047225A (ko) 2021-04-29
KR102386542B1 (ko) 2022-04-14
US11145614B2 (en) 2021-10-12
US20210118835A1 (en) 2021-04-22

Similar Documents

Publication Publication Date Title
US12100672B2 (en) Semiconductor device and method of manufacture
US10867976B2 (en) Semiconductor packages having dummy connectors and methods of forming same
US11177201B2 (en) Semiconductor packages including routing dies and methods of forming same
CN108987380B (zh) 半导体封装件中的导电通孔及其形成方法
US10062648B2 (en) Semiconductor package and method of forming the same
US10541226B2 (en) Package structure and method of forming the same
CN105789062B (zh) 封装件结构及其形成方法
KR102452011B1 (ko) 반도체 패키지 및 제조 방법
KR102386542B1 (ko) 반도체 장치 및 제조 방법
US20220302009A1 (en) Semiconductor package and method of manufacture
KR102331050B1 (ko) 반도체 패키지 및 그 형성 방법
CN113658873A (zh) 半导体系统封装及其制造方法
CN113314496A (zh) 半导体结构及其形成方法和封装件
US20210375785A1 (en) Semiconductor device and method of manufacture
US11430776B2 (en) Semiconductor devices and methods of manufacturing
CN113314505A (zh) 半导体封装及其制造方法
CN113178392B (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination