CN112670264A - 电子设备封装和其制造方法 - Google Patents

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Abstract

一种电子设备封装和其制造方法。电子设备封装包含第一导电衬底、第二导电衬底以及介电层。所述第一导电衬底具有第一热膨胀系数CTE。所述第二导电衬底安置在所述第一导电衬底的上表面上并且电连接到所述第一导电衬底。所述第二导电衬底具有第二CTE。所述介电层安置在所述第一导电衬底的上表面上并且安置在所述第二导电衬底的至少一个侧壁上。所述介电层具有第三CTE。所述第一CTE与所述第二CTE之间的差值大于所述第一CTE与所述第三CTE之间的差值。

Description

电子设备封装和其制造方法
技术领域
本公开涉及一种电子设备封装和其制造方法，并且更具体地涉及一种包含具有匹配热膨胀系数(CTE)的一对导电衬底的堆叠和位于所述一对导电衬底旁边的介电层的电子设备封装以及其制造方法。
背景技术
如智能电话等无线通信设备通常包含用于发射和接收射频(RF)信号的天线。无线通信设备通常包含天线衬底和通信衬底。天线衬底和通信衬底具有不同的功能要求。例如，天线衬底的一或多个介电层需要相对较低的介电常数(Dk)和相对较低的耗散因子(Df)，以获得期望的峰值增益和较薄的厚度，而通信衬底的一或多个介电层则需要相对较高的介电常数(Dk)。为了追求低Dk和Df特性，相应地降低了天线衬底中的一或多个介电层的弹性模量和粘附性质，这降低了无线通信设备的鲁棒性(robustness)以及天线衬底与通信衬底之间的粘附力。
发明内容
在一些实施例中，一种电子设备封装包含第一导电衬底、第二导电衬底以及介电层。所述第一导电衬底具有第一热膨胀系数(CTE)。所述第二导电衬底安置在所述第一导电衬底的上表面上并且电连接到所述第一导电衬底。所述第二导电衬底具有第二CTE。所述介电层安置在所述第一导电衬底的上表面上并且安置在所述第二导电衬底的至少一个侧壁上。所述介电层具有第三CTE。所述第一CTE与所述第二CTE之间的差值大于所述第一CTE与所述第三CTE之间的差值。
在一些实施例中，一种天线设备封装包含衬底、至少一个第一天线结构、介电层和电子组件。所述衬底具有第一表面和与所述第一表面相反的第二表面。所述至少一个第一天线结构安置在所述衬底的所述第一表面上。在所述衬底的所述第一表面与所述第一天线结构的侧壁之间限定有空间，并且所述空间暴露所述衬底的所述第一表面的一部分。所述介电层安置在所述空间中并且与所述第一天线结构的所述侧壁和所述衬底的所述第一表面接触。所述电子组件安置在所述衬底的所述第二表面上并且通过所述衬底与所述第一天线结构电连接。
在一些实施例中，一种用于制造电子设备封装的方法包含以下操作。接收衬底。在所述衬底上形成多个天线结构。在所述衬底形成介电层以包封所述天线结构。
附图说明
当与附图一起阅读以下详细描述时，可以根据以下详细描述容易地理解本公开的一些实施例的各方面。各种结构可能未按比例绘制，并且为了讨论的清楚起见，可以任意增加或减小各种结构的尺寸。
图1是根据本公开的一些实施例的电子设备封装的截面视图。
图1A是根据本公开的一些实施例的图1的电子设备封装的俯视图。
图2是根据本公开的一些实施例的电子设备封装的截面视图。
图2A是根据本公开的一些实施例的图2的电子设备封装的俯视图。
图3是根据本公开的一些实施例的电子设备封装的截面视图。
图4A、图4B、图4C、图4D、图4E、图4F和图4G展示了根据本公开的一些实施例的制造电子设备封装的操作。
图5A、图5B和图5C展示了根据本公开的一些实施例的制造天线结构的操作。
具体实施方式
以下公开提供了用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述了组件和布置的具体实例以解释本公开的某些方面。当然，这些仅仅是实例并且不旨在是限制性的。例如，在以下描述中，在第二特征上方或之上形成第一特征可以包含将第一特征和第二特征形成或安置成直接接触的实施例，并且还可以包含在第一特征与第二特征之间形成和安置另外的特征使得第一特征和第二特征不直接接触的实施例。此外，本公开可以在各个实例中重复附图标记和/或字母。这种重复是为了简单和清晰的目的并且本身并不指示所讨论的各个实施例和/或配置之间的关系。
如本文所用，在本文中可以为了便于描述而使用如“下面”、“下方”、“上方”、“之上”、“上”“上部”、“下部”、“左侧”、“右侧”等空间相对术语来描述如附图所示的一个元件或特征与另一或多个元件或特征的关系。除了在附图中描绘的定向之外，空间相对术语还旨在涵盖设备在使用时或运行时的不同定向。可以以其它方式定向设备(旋转90度或处于其它定向)，并且同样可以以相应的方式解释本文中使用的空间相对描述语。应理解，当元件被称为“连接到”或“耦接到”另一元件时，其可以直接连接到或耦接到另一元件，或者可以存在中间元件。
在本公开中，提供了一种电子设备封装和其制造方法。电子设备封装可以包含但不限于天线设备封装。电子设备封装可以包含任何包含具有不同的如热膨胀系数(CTE)、弹性模量(杨氏模量)、介电常数(Dk)和耗散因子(Df)等材料特性的两个异质衬底或两个异质结构的堆叠的任何电子设备封装。
图1是根据本公开的一些实施例的电子设备封装1的截面视图，并且图1A是根据本公开的一些实施例的图1的电子设备封装1的俯视图。如图1和图1A所示，电子设备封装1包含第一导电衬底10、第二导电衬底20和介电层30。电子设备封装1可以包含但不限于天线设备封装。第一导电衬底10具有第一热膨胀系数(CTE)和第一弹性模量。第一导电衬底10还可以被称为衬底、通信衬底等。第一导电衬底10可以是多层衬底。例如，第一导电衬底10可以是包含芯层12和安置在芯层12的相反侧上的多个介电膜14的芯衬底。介电膜14的材料可以单独地包含有机材料。可以将一或多个电路层形成于芯层12和介电膜14中和/或两者之间。电路层可以包含从上表面10U暴露的第一键合衬垫16和从下表面10B暴露的第二键合衬垫18。在一些其它实施例中，第一导电衬底10可以包含无芯衬底、半导体衬底或另一种类型的衬底。
第二导电衬底20安置在第一导电衬底10的上表面10U上并且电连接到第一导电衬底10。第二导电衬底20可以是预先形成的结构，并且可以通过粘附层32附接到第一导电衬底10的上表面10U，并且通过多个导电结构34电连接到第一导电衬底10。导电结构34可以包含如焊料凸点或焊料球等焊料导电结构或如铜柱等非焊料导电结构或其组合。第二导电衬底20和第一导电衬底10通过导电结构34电连接。与引线键合相比，安置在第一导电衬底10与第二导电衬底20之间的导电结构34不影响天线性能，并且不需要另外增加包封层厚度以覆盖键合线。第二导电衬底具有第二CTE和第二弹性模量。在一些实施例中，第一导电衬底10可以比第二导电衬底20更具刚性，并且因此第一导电衬底10的第一弹性模量大于第二导电衬底20的第二弹性模量。在一些实施例中，第一导电衬底10的第一弹性模量与第二导电衬底20的第二弹性模量之间的比率大于约1.5或约2。在一些实施例中，粘附层32比第一导电衬底10和第二导电衬底20软，并且因此粘附层32的弹性模量低于第一弹性模量和第二弹性模量。第二导电衬底20的尺寸(例如，长度和/或宽度)小于第一导电衬底10的尺寸，并且第一导电衬底10的上表面10U的一部分由第二导电衬底20暴露。第二导电衬底20可以包含彼此交替堆叠的多个介电薄膜22和多个导电层24。介电膜22的材料可以单独地包含有机材料。导电层24可以彼此电连接或者彼此电耦接。第二导电衬底20可以进一步包含电连接到导电层24并从底表面20B暴露的键合衬垫26。在一些实施例中，最高导电层24U可以从第二导电衬底20的上表面20U暴露。在一些实施例中，第二导电衬底20可以被配置为天线结构。举例来说，第二导电衬底20可以包含多频带天线结构，并且最高导电层24U可以是贴片天线。第二导电衬底20可以被称为天线结构或第一天线结构。导电层24和键合衬垫26的材料可以单独地包含如铜(Cu)、铝(Al)、银(Ag)、其合金等金属。
芯层12/介电膜14、介电膜22和粘附层32可以是异质材料并且具有不同的性质。例如，介电膜22的介电常数(Dk)在约10GHz的频率下可以为约2.8到约3.4不等，并且在约60GHz的频率下为约2.3。芯层12和/或介电膜14的介电常数(Dk)在约10GHz的频率下可以为约3.4到约3.5不等。粘附层30的介电常数(Dk)在约10GHz的频率下可以为约3.1并且在约60GHz的频率下为约2.3。芯层12和/或介电膜14的耗散因子(Df)在约10GHz的频率下为约0.0016到约0.0128不等，并且在约60GHz的频率下为约0.0009。介电膜22的耗散因子(Df)在约10GHz的频率下为约0.004到约0.005不等。粘附层32的耗散因子(Df)在约10GHz的频率下可以为约0.0016到约0.0128不等，或在约60GHz的频率下为约0.0009。介电膜22的CTE可以为约19到约110不等。芯层12和/或介电膜14的CTE可以为约11到约13不等。粘附层32的CTE可以为约70到约110不等。介电膜22的模量可以为约0.4GPa到约13GPa不等。芯层12/介电膜14的弹性模量可以为约25GPa到约26GPa不等。粘附层32的模量可以为约0.4GPa到约0.75GPa不等。
在一些实施例中，电子设备封装1可以进一步包含电子组件50，所述电子组件安置在第一导电衬底10的下表面10B上，并且通过第二键合衬垫18的一部分和多个导电结构56电连接到第一导电衬底10和第二导电衬底20。导电结构56可以包含例如如焊料凸点或焊料球等焊料导电结构或如铜柱等非焊料导电结构或其组合。电子组件50可以包含如半导体管芯等有源组件、无源组件或其组合。在一些实施例中，电子组件50可以包含RFIC(射频集成电路)。在一些实施例中，电子设备封装1可以进一步包含多个电触点52，所述多个电触点安置在第一导电衬底10的下表面10B上，并且通过例如第二键合衬垫18的另一部分电连接到第一导电衬底10。电子设备封装1可以通过电触点52电连接到外部电子组件，如印刷电路板(PCB)。电触点52可以包含焊料球等。电子组件56安置在第一导电衬底10的下表面10B上并且靠近PCB，并且因此缩短了散热路径。
在一些实施例中，电子设备封装1可以进一步包含包封层54，所述包封层安置在第一导电衬底10的下表面10B上并且包封电子组件50。包封层54的材料可以包含模制原料。包封层54和介电层30可以包含相同或不同的材料。
介电层30安置在第一导电衬底10的上表面10U上并且安置在第二导电衬底20的至少一个侧壁20S上。介电层30具有第三CTE和第三弹性模量。在一些实施例中，在第一导电衬底10的上表面10U和第二导电衬底20的侧壁20S之间限定有空间S，并且所述空间暴露第一导电衬底10的上表面10U的一部分。介电层30安置在空间S中并且可以与第一导电衬底10的上表面10U和第二导电衬底20的侧壁20S接触。在一些实施例中，介电层30可以包围第二导电衬底20的侧壁20S，如图1A所示。例如，介电层30包含空腔30C，并且第二导电衬底20安置在空腔30C中。在一些实施例中，介电层30可以相对于第二导电衬底20对称布置。在一些实施例中，第二导电衬底20的上表面20U可以低于介电层30的上表面30U。在一些其它实施例中，第二导电衬底20的上表面20U可以与介电层30的上表面30U基本上共面或比其高。介电层30的边缘30E可以与第一导电衬底10的侧壁10S基本上共面。在一些实施例中，介电层30的材料可以包含如环氧树脂等模制原料，并且可以在模制原料中填充如硅氧化物填料等填料。
第一导电衬底10、第二导电衬底20和介电层30的材料被选择为使得第一导电衬底10的第一CTE、第二导电衬底20的第二CTE和介电层30的第三CTE相匹配。举例来说，第一CTE与第二CTE之间的差值大于第一CTE与第三CTE之间的差值，即，第三CTE更接近第一CTE而不是第二CTE。介电层30可以包含低Dk和低Df材料。介电层30的第三弹性模量可以介于第一导电衬底10的第一弹性模量与第二导电衬底20的第二弹性模量之间。
介电层30和第二导电衬底20均安置在第一导电衬底10的上表面10U上。由于第二导电衬底20与第一导电衬底10之间的CTE差值较大，所以可能会产生应力，从而导致翘曲。介电层30的第三CTE接近第一CTE可以有助于补偿应力，由此减轻翘曲。此外，介电层30的第三弹性模量介于第一导电衬底10的第一弹性模量与第二导电衬底20的第二弹性模量之间也可以有助于承受变形，由此减轻翘曲，避免分层并增加鲁棒性。介电层30的材料被选择为更容易粘附到第一导电衬底10和第二导电衬底20两者。因此，介电层30与第一导电衬底10之间的粘附力大于第二导电衬底20与第一导电衬底10之间的粘附力，并且介电层30与第二导电衬底20之间的粘附力大于第二导电衬底20与第一导电衬底10之间的粘附力。因此，可以进一步增强电子设备封装1的鲁棒性。
本公开的电子设备封装和制造方法不限于上述实施例并且可以根据其它实施例实施。为了简化描述并且为了便于本公开的各个实施例之间的比较，以下实施例的类似组件标记有相同的附图标记并且可以不对其进行赘述。
图2是根据本公开的一些实施例的电子设备封装2的截面视图，并且图2A是根据本公开的一些实施例的图2的电子设备封装2的俯视图。如图2和图2A所示，与图1中的电子设备封装1相比，电子设备封装2进一步包含安置在介电层30中的至少一个第二天线结构40。第二天线结构40可以通过导电结构48电连接到第一键合衬垫16的一部分。导电结构48可以包含焊料球等。在一些实施例中，第一天线结构(第二导电衬底)20和第二天线结构40可以包含不同类型的天线结构。举例来说，第一天线结构20可以包含多频带天线结构，并且第二天线结构40可以包含端射天线结构。第一天线结构20和第二天线结构40可以以基本上相同的水平安置在第一导电衬底10上。可以基于通信需求修改第二天线结构40的数量。在一些实施例中，第二天线结构40可以包含T形截面形状。第二天线结构40的上表面40U从介电层30的上表面30U暴露。第二天线结构40的上表面40U可以与介电层30的上表面30U基本上共面。在一些实施例中，第二天线结构40的侧壁40S与介电层30的边缘30E基本上共面。在一些实施例中，一或多个导电层可以嵌入在介电层30中，或从介电层30的上表面30U和/或边缘30E部分地暴露。第二天线结构40安置在第一导电衬底10的外围区域中，并且因此不需要另外的空间来容置第二天线结构40。在一些实施例中，第二导电衬底20的上表面20U低于介电层30的上表面30U。
图3是根据本公开的一些实施例的电子设备封装3的截面视图。如图3所示，与图2中的电子设备封装2相比，第二导电衬底20的上表面20U与介电层30的上表面30U基本上共面。可以修改上表面20U和上表面30U的水平以改善天线性能。
图4A、图4B、图4C、图4D、图4E、图4F和图4G展示了根据本公开的一些实施例的制造电子设备封装的操作。如图4A所示，接收第一衬底100。衬底100包含多个单切之前的第一导电衬底10。如图4B所示，第二衬底200包含彼此连接的多个第二导电衬底20。如图4C所示，在键合衬垫26上形成多个导电结构34。在一些实施例中，在第二衬底200上形成粘合材料31。在一些实施例中，通过例如激光钻孔部分地去除粘合材料31以暴露导电结构34。
如图4D所示，分割第二衬底200以分离第二导电衬底20，并将粘合材料31分成多个粘附层32。如图4E所示，在第一衬底100上形成多个第二导电衬底20。在一些实施例中，第二导电衬底20通过导电结构34电连接到第一衬底100并且分别通过多个粘附层32附接到第一衬底100。如图4F所示，在第一衬底100上形成介电层30以包封第二导电衬底20。在一些实施例中，在形成介电层30之前，可以在第一衬底上并且在第二导电衬底20附近形成多个第二天线结构40。
如图4G所示，可以翻转第一衬底100。可以在第一衬底100的下表面10B上形成多个电子组件50，并且可以通过多个导电结构56将所述多个电子组件电连接到第一导电衬底10。可以在第一衬底100的下表面10B上形成如焊料球等多个电触点52，并且可以通过第二键合衬垫18将所述多个电触点电连接到第一导电衬底10。可以在第一衬底100的下表面10B上形成包封层54以包封电子组件50。然后，分割第一衬底100和介电层30以形成如图1、图2或图3所展示的电子设备封装1、2或3。
图5A、图5B和图5C展示了根据本公开的一些实施例的制造天线结构的操作。如图5A所示，接收第三衬底300。第三衬底300包含彼此连接的多个第一导电单元42。第一导电单元42可以是图2所展示的天线结构40的一部分。第三衬底300可以包含彼此交替堆叠的多个介电膜421和多个导电层422。
如图5B所示，接收第四衬底400。第四衬底400包含彼此连接的多个第二导电单元44。第二导电单元44可以是图2所展示的天线结构40的另一部分。第四衬底400可以包含彼此交替堆叠的多个介电膜441和多个导电层442。第四衬底400和第三衬底300通过如焊料凸点等多个导电结构46彼此键合。
如图5C所示，分割第三衬底300和第四衬底400以形成多个天线结构40。天线结构40可以形成于第一导电衬底10上，以形成图2或图3所展示的电子设备封装2或3。
在本公开的一些实施例中，电子设备封装使用两个导电衬底(例如，通信衬底和天线结构)之间的导电结构在导电衬底之间建立电连接。因此，可以缩短电连接的传输路径，并且可以降低电子设备封装的总厚度。电子设备封装包含介电层，所述介电层安置在限定于下面的导电衬底的上表面与上面的导电衬底的侧壁之间的空间中。介电层的CTE接近下面的导电衬底的CTE可以有助于补偿所述一对导电衬底之间的应力，由此减轻翘曲。此外，介电层的弹性模量介于所述一对导电衬底的弹性模量之间可以有助于承受变形，由此减轻翘曲，避免分层并增加鲁棒性。介电层与下面的导电衬底之间的粘附力大于上面的导电衬底与下面的导电衬底之间的粘附力，并且介电层与上面的导电衬底之间的粘附力大于上面的导电衬底与下面的导电衬底之间的粘附力。因此，可以进一步增强电子设备封装的鲁棒性。电子设备封装可以进一步包含安置在所述空间中的不同类型的天线结构，以改善天线性能和通信效果，而不占用额外的空间。
如本文所使用的，除非上下文另有明确指示，否则单数形式“一个/种(a/an)”和“所述(the)”可以包含复数指代物。
如本文所使用的，术语“大约”、“基本上”、“基本”和“约”用于描述和解释小的变化。当结合事件或情形使用时，所述术语可以指代事件或情形精确发生的实例以及事件或情形接近发生的实例。例如，当与数值结合使用时，所述术语可以指代小于或等于所述数值的±10％，如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％的变化范围。例如，如果两个数值之间的差值小于或等于平均值的±10％，如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或者小于或等于±0.05％，则所述数值可以被视为“基本上”相同或相等。例如，“基本上”平行可以指相对于0°小于或等于±10°，如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或小于或等于±0.05°的角度变化范围。例如，“基本上”垂直可以指相对于90°小于或等于±10°，如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或小于或等于±0.05°的角度变化范围。
另外，量、比率和其它数值在本文中有时以范围格式呈现。应当理解的是，此范围格式是为了方便和简洁而使用的，并且应该灵活地理解为包含明确指定为范围的界限的数值，而且还包含所述范围内涵盖的所有单独数值或子范围，如同每个数值和子范围被明确指定一样。
虽然已经参考本公开的具体实施例描述和展示了本公开，但是这些描绘和图示不限制本公开。本领域技术人员应当理解，在不脱离如由权利要求限定的本公开的精神和范围的情况下，可以作出各种改变并且可以取代等同物。图示可能不一定按比例绘制。由于制造工艺和公差，本公开中的艺术再现与实际装置之间可能存在区别。可能存在未具体展示的本公开的其它实施例。说明书和附图应被视为是说明性的而非限制性的。可以作出修改以使特定情况、材料、物质构成、方法或过程适于本公开的目标、精神和范围。所有这种修改均旨在落入所附权利要求的范围内。虽然参考以特定顺序执行的特定操作描述了本文所公开的方法，但是应理解，可以在不脱离本公开的教导的情况下对这些操作进行组合、细分或重新排列以形成等效方法。因此，除非本文明确指出，否则操作的顺序和分组并不是本公开的限制。

Claims (22)

1.一种电子设备封装，其包括：
第一导电衬底，所述第一导电衬底具有第一热膨胀系数CTE；
第二导电衬底，所述第二导电衬底安置在所述第一导电衬底的上表面上并且电连接到所述第一导电衬底，所述第二导电衬底具有第二CTE；以及
介电层，所述介电层安置在所述第一导电衬底的所述上表面上并且安置在所述第二导电衬底的至少一个侧壁上，所述介电层具有第三CTE，其中所述第一CTE与所述第二CTE之间的差值大于所述第一CTE与所述第三CTE之间的差值。
2.根据权利要求1所述的电子设备封装，其中所述第一导电衬底的第一弹性模量大于所述第二导电衬底的第二弹性模量。
3.根据权利要求2所述的电子设备封装，其中所述介电层的第三弹性模量介于所述第一弹性模量与所述第二弹性模量之间。
4.根据权利要求1所述的电子设备封装，其进一步包括粘附层，所述粘附层位于所述第一导电衬底与第二导电衬底之间。
5.根据权利要求1所述的电子设备封装，其中所述介电层包围所述第二导电衬底的所述侧壁。
6.根据权利要求1所述的电子设备封装，其中所述第一导电衬底包括通信衬底。
7.根据权利要求1所述的电子设备封装，其中所述第二导电衬底包括至少一个第一天线结构。
8.根据权利要求7所述的电子设备封装，其中所述第一天线结构包括多频带天线结构。
9.根据权利要求7所述的电子设备封装，其进一步包括至少一个第二天线结构，所述至少一个第二天线结构安置在所述介电层中。
10.根据权利要求9所述的电子设备封装，其中所述第二天线结构的侧壁与所述介电层的边缘基本上共面。
11.根据权利要求1所述的电子设备封装，其进一步包括多个导电结构，所述多个导电结构安置在所述第一导电衬底与所述第二导电衬底之间并且将所述第一导电衬底电连接到所述第二导电衬底。
12.根据权利要求1所述的电子设备封装，其进一步包括电子组件，所述电子组件安置在所述第一导电衬底的下表面上并且电连接到所述第一导电衬底。
13.根据权利要求12所述的电子设备封装，其进一步包括电触点，所述电触点安置在所述第一导电衬底的所述下表面上并且电连接到所述第一导电衬底。
14.根据权利要求12所述的电子设备封装，其进一步包括包封层，所述包封层安置在所述第一导电衬底的所述下表面上并且包封所述电子组件。
15.一种天线设备封装，其包括：
衬底，所述衬底具有第一表面和与所述第一表面相反的第二表面；
至少一个第一天线结构，所述至少一个第一天线结构安置在所述衬底的所述第一表面上，其中在所述衬底的所述第一表面与所述第一天线结构的侧壁之间限定有空间，并且所述空间暴露所述衬底的所述第一表面的一部分；
介电层，所述介电层安置在所述空间中并且与所述第一天线结构的所述侧壁和所述衬底的所述第一表面接触；以及
电子组件，所述电子组件安置在所述衬底的所述第二表面上并且通过所述衬底与所述第一天线结构电连接。
16.根据权利要求15所述的天线设备封装，其进一步包括第二天线结构，所述第二天线结构安置在所述衬底上并且由所述介电层包封。
17.根据权利要求15所述的天线设备封装，其进一步包括电触点，所述电触点安置在所述衬底的所述第二表面上并且电连接到所述衬底。
18.根据权利要求15所述的天线设备封装，其进一步包括包封层，所述包封层安置在所述衬底的所述第二表面上并且包封所述电子组件。
19.一种用于制造电子设备封装的方法，其包括：
接收衬底；
在所述衬底上形成多个天线结构；以及
在所述衬底上形成介电层以包封所述天线结构。
20.根据权利要求19所述的方法，其中所述在所述衬底上形成所述天线结构进一步包括：
通过多个导电结构将所述天线结构电连接到所述衬底；以及
分别通过多个粘附层将所述天线结构附接到所述衬底。
21.根据权利要求19所述的方法，其进一步包括：在形成所述介电层之前，在所述衬底上并且在所述天线结构附近形成多个第二天线结构。
22.根据权利要求19所述的方法，其进一步包括：
在所述衬底的下表面上形成多个电子组件；
在所述衬底的所述下表面上形成多个电触点；
在所述衬底的所述下表面上形成包封层以包封所述电子组件；以及
分割所述介电层和所述衬底。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11430750B2 (en) * 2019-05-29 2022-08-30 Advanced Semiconductor Engineering, Inc. Semiconductor device package having an antenna formed over a foaming agent filled cavity in a support layer
US11456227B2 (en) * 2019-12-17 2022-09-27 Nxp Usa, Inc. Topside heatsinking antenna launcher for an integrated circuit package
US11843160B2 (en) * 2020-08-25 2023-12-12 Google Llc Antenna-in-package transceiver module

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69220333D1 (de) * 1991-12-11 1997-07-17 Ibm Elektronische Baugruppe mit schützendem Verkapselungsmaterial
US7061102B2 (en) * 2001-06-11 2006-06-13 Xilinx, Inc. High performance flipchip package that incorporates heat removal with minimal thermal mismatch
US20100171206A1 (en) * 2009-01-07 2010-07-08 Chi-Chih Chu Package-on-Package Device, Semiconductor Package, and Method for Manufacturing The Same
US9153863B2 (en) * 2012-01-24 2015-10-06 E I Du Pont De Nemours And Company Low temperature co-fired ceramic (LTCC) system in a package (SiP) configurations for microwave/millimeter wave packaging applications
US8648454B2 (en) 2012-02-14 2014-02-11 International Business Machines Corporation Wafer-scale package structures with integrated antennas
US9793242B2 (en) * 2013-12-30 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with die stack including exposed molding underfill
US9627285B2 (en) * 2014-07-25 2017-04-18 Dyi-chung Hu Package substrate
US11424195B2 (en) * 2018-04-02 2022-08-23 Intel Corporation Microelectronic assemblies having front end under embedded radio frequency die

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