CN220774356U - 半导体器件 - Google Patents
半导体器件 Download PDFInfo
- Publication number
- CN220774356U CN220774356U CN202321532833.3U CN202321532833U CN220774356U CN 220774356 U CN220774356 U CN 220774356U CN 202321532833 U CN202321532833 U CN 202321532833U CN 220774356 U CN220774356 U CN 220774356U
- Authority
- CN
- China
- Prior art keywords
- substrate
- sidewall
- leadframe
- die
- dimension
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 141
- 238000000465 moulding Methods 0.000 claims abstract description 33
- 150000001875 compounds Chemical class 0.000 claims abstract description 27
- 229910000679 solder Inorganic materials 0.000 claims description 8
- 229920005989 resin Polymers 0.000 claims description 7
- 239000011347 resin Substances 0.000 claims description 7
- 238000000034 method Methods 0.000 abstract description 15
- 239000000853 adhesive Substances 0.000 abstract description 11
- 230000001070 adhesive effect Effects 0.000 abstract description 11
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- POFVJRKJJBFPII-UHFFFAOYSA-N N-cyclopentyl-5-[2-[[5-[(4-ethylpiperazin-1-yl)methyl]pyridin-2-yl]amino]-5-fluoropyrimidin-4-yl]-4-methyl-1,3-thiazol-2-amine Chemical compound C1(CCCC1)NC=1SC(=C(N=1)C)C1=NC(=NC=C1F)NC1=NC=C(C=C1)CN1CCN(CC1)CC POFVJRKJJBFPII-UHFFFAOYSA-N 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000012811 non-conductive material Substances 0.000 description 3
- 239000003351 stiffener Substances 0.000 description 3
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 2
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000012467 final product Substances 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 229920003192 poly(bis maleimide) Polymers 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000875 corresponding effect Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
- H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
本公开的实施例涉及半导体器件。本公开涉及薄衬底封装件和制造半导体封装件的引线框架方法。半导体封装件包括第一引线框架部分和第二引线框架部分。衬底被定位在第一引线框架部分与第二引线框架部分之间的中心开口中,衬底具有小于或等于0.10毫米(mm)的厚度。具有多条导线的第一裸片通过粘合剂被定位在衬底上。成型化合物覆盖第一和第二引线框架部分、衬底以及第一裸片。
Description
技术领域
本公开涉及一种具有引线框架的薄衬底封装结构。
背景技术
半导体封装件行业的创新贡献为技术进步做出了巨大贡献——无论是在电子领域还是在全球其他技术领域。然而,在本领域内始终在进行改进,并且继续保证采用新颖且创新性的方法来进一步推动行业发展。随着半导体封装件小型化需求的增加,制造商正在开发能够满足并超越该需求的封装件和方法。特别地,随着制造商寻求具有更小、更快和更高性能的半导体封装件的创新集成电路,涉及处理具有相对较薄厚度的衬底的工艺和方法仍然越来越困难。
由于各种原因(其中之一是由于条带处理问题),尝试用相对较薄的衬底来组装半导体封装件仍然具有挑战性。例如,当试图处理具有较低厚度的衬底条带时,条带变得脆弱并且阻碍衬底的一致处理。该特定问题在处理具有大约240x74毫米尺寸的较大条带时尤其普遍。这种问题影响制造的衬底使其不可用,并且不能满足当前对较小半导体封装件的需求。
实用新型内容
在体现本公开的原理的衬底封装和方法中,薄有机层压衬底被放置在引线框架单元的中心,从而减少在封装组装过程期间的条带处理问题,并且产生更小、更轻且高效的半导体封装件。由于封装过程期间的条带处理问题和最终产品的易碎性,制造薄衬底已被证明是困难的。本公开涉及利用引线框架部分作为加强件或支撑件,其中薄有机层压衬底在引线框架部分之间。使引线框架能够用作加强件增加了薄衬底在封装和使用期间的稳定性。由于引线框架部分的高度或尺寸大于薄衬底的高度,这也产生了明显更小的半导体封装件。
根据本公开,非常薄的衬底在引线框架部分之间,其中薄衬底小于引线框架部分的高度。一个或多个裸片在引线框架部分之间的薄衬底上。第一引线框架部分包括第一接触表面和第二接触表面。第二引线框架部分包括第一接触表面和第二接触表面。第一和第二引线框架部分包括第一侧壁和第二侧壁,第一侧壁和第二侧壁具有小于或等于0.20毫米(mm)的尺寸。中心开口在第一引线框架部分的第一侧壁与第二引线框架部分的第一侧壁之间,即,这些是面向内部的侧壁。
衬底在第一和第二引线框架部分之间的中心开口中。薄衬底包括第一接触表面和第二接触表面,第一接触表面具有多个接触焊盘。薄衬底包括横向于第一接触表面和第二接触表面的第三侧壁,第三侧壁具有小于或等于0.10毫米(mm)的尺寸。
第一裸片在衬底上,并且包括具有多个接触焊盘的第一接触表面。第一裸片还包括第四侧壁,第四侧壁横向于第一接触表面。多条导线耦合在裸片与衬底之间以及裸片与引线框架部分之间。此外,成型化合物将引线框架部分、衬底、第一裸片以及第一对和第二对导线包封。
根据本公开的一个或多个方面,提供了一种半导体器件,包括:第一引线框架部分,具有与第二接触表面相对的第一接触表面,以及横向于第一接触表面和第二接触表面的第一侧壁;第二引线框架部分,具有与第二接触表面相对的第一接触表面;中心开口,在第一引线框架部分与第二引线框架部分之间;衬底,在第一引线框架部分与第二引线框架部分之间的中心开口中,衬底具有第一表面和与第一表面相对的第二表面、第二侧壁,第二侧壁小于第一侧壁;第一裸片,在衬底上,第一裸片具有第三侧壁,第一侧壁大于第二侧壁和第三侧壁;以及成型化合物,覆盖第一引线框架部分和第二引线框架部分、第一裸片以及衬底。
在一个或多个实施例中,第一引线框架部分和第二引线框架部分具有小于或等于0.20毫米的第一侧壁尺寸。
在一个或多个实施例中,衬底具有小于或等于0.10毫米的第二侧壁尺寸。
在一个或多个实施例中,成型化合物具有第一侧壁、第二侧壁以及第三侧壁的组合的尺寸。
在一个或多个实施例中,第一裸片是微机电系统。
在一个或多个实施例中,第一引线框架部分包括横向于第一接触表面和第二接触表面的第四外部侧壁,第四外部侧壁与第一侧壁基本相同;并且第四外部侧壁大于衬底的第二侧壁。
在一个或多个实施例中,第一裸片的第二表面上的多个连接件的曲线的峰的第四尺寸等于或小于0.05毫米。
在一个或多个实施例中,衬底是有机层压衬底。
在一个或多个实施例中,衬底的第一表面具有与第一引线框架部分和第二引线框架部分的第一接触表面共面的多个接触件。
在一个或多个实施例中,该半导体器件还包括多个焊球,多个焊球被耦合到在衬底的第一接触表面上以及在第一引线框架部分和第二引线框架部分的第一接触表面上的多个接触焊盘。
在一个或多个实施例中,成型化合物是树脂成型化合物。
根据本公开的一个或多个方面,提供了一种半导体器件,包括:引线框架,在第一方向上具有第一尺寸;开口,在引线框架中;衬底,在引线框架中的开口中,衬底在第一方向上具有第二尺寸,第一尺寸大于第二尺寸;以及第一裸片,在衬底上,第一裸片和衬底在第一方向上具有第三尺寸,第一尺寸大于第三尺寸。
在一个或多个实施例中,该半导体器件还包括多条导线,多条导线中的第一集合被耦合在第一裸片与衬底之间,多条导线中的第二集合被耦合在第一裸片与引线框架之间。
在一个或多个实施例中,衬底具有与第二表面相对的第一表面,第一裸片在第一表面上,多条导线中的至少一条导线具有曲线,其中从曲线的峰到衬底的第二表面的第四尺寸小于或等于0.20毫米。
在一个或多个实施例中,该半导体器件还包括覆盖引线框架、开口、衬底以及第一裸片的成型化合物。
在一个或多个实施例中,包括成型化合物的第五尺寸等于或大于第一尺寸、第二尺寸、第三尺寸以及第四尺寸的总和。
通过使用根据本公开的实施例,可以至少解决前述问题的至少一部分,并实现相应的效果,例如减少在封装组装过程期间的条带处理问题。
附图说明
图1是本公开的半导体封装件的一个实施例的截面图。
图2是本公开的半导体封装件的一个实施例的截面图。
图3是本公开的半导体封装件的一个实施例的截面图。
图4A至图4E是制造图1中的半导体封装件的方法的截面图。
具体实施方式
在随后的说明中,阐述了某些特定细节以便提供对各种公开的实施例的透彻理解。然而,相关领域的技术人员将认识到,可以在没有一个或多个这些特定细节的情况下、或利用其他方法、部件、材料等来实践实施例。
贯穿本说明书,对“一个实施例”或“实施例”的引用意指结合该实施例描述的特定特征、结构或特性被包括在至少一个实施例中。因此,贯穿本说明书,短语“在一个实施例中”或“在实施例中”在各处的出现不一定都指代相同的实施例。此外,在一个或多个实施例中,可以以任何适当的方式组合特定的特征、结构或特性。
本公开涉及一种薄衬底半导体封装件,该封装件在制造过程和使用期间利用引线框架部分以起到加强件或支撑件的作用。当小于阈值尺寸时,由于材料的柔韧性,薄衬底不容易被放置在半导体封装件中。如上所述,本公开利用引线框架部分作为半导体封装件内的稳定结构,其中薄衬底可以被定位在引线框架载带上而不会轻易弯曲或碎裂。减小衬底的尺寸允许整个半导体封装件的尺寸减小,同时允许在最终产品中包括用于运输和组装的支撑结构。
图1涉及半导体封装件100的优选实施例的截面图。半导体封装件100包括第一引线框架部分109和第二引线框架部分104。衬底102被定位在第一引线框架部分109与第二引线框架部分104之间的中心开口118中,被成型化合物116覆盖。
第一引线框架部分109包括第一接触表面111和第二接触表面113,第二接触表面113与第一接触表面111相对。第一引线框架部分具有分别横向于第一和第二接触表面111、113的第一内部侧壁117。具有第一侧壁尺寸或厚度132的第一内部侧壁117与衬底102相邻,与第一外部侧壁124相对。第一侧壁厚度132从第一引线框架部分109的第一接触表面111延伸到第二接触表面113,第一侧壁厚度132具有小于或等于0.20毫米(mm)的厚度范围。
第二引线框架部分104包括第一接触表面105和第二接触表面106,第二接触表面106与第一接触表面105相对。第二引线框架部分104还包括第二内部侧壁107。第二内部侧壁107分别横向于第一和第二接触表面105、106。第二外部侧壁103与第二内部侧壁107相对,并且横向于第二引线框架部分104的第一和第二接触表面105、106。第二内部侧壁107具有基本等于第一侧壁厚度132的厚度。第二内部侧壁107和第二外部侧壁103从第二引线框架部分104的第一接触表面105延伸到第二接触表面106。
第一和第二引线框架部分104、109在封装件的组装期间耦合到相邻的引线框架(未示出),诸如通过系杆(未示出)进行耦合。引线框架是引线框架的阵列的一部分。在下面将关于图4A至图4E进一步详细描述的单片化过程期间,将系杆(tie bar)分离和/或移除。
中心开口118从第一引线框架部分109的第一内部侧壁117延伸到第二引线框架部分104的第二内部侧壁107。通常,在本领域已知的标准封装中,中心开口包括由引线框架材料(诸如铜或其他类似材料)组成的裸片焊盘。然而,本公开包括与引线框架部分不同的材料的薄衬底102。引线框架部分是诸如铜的金属。薄衬底可以是层压衬底,诸如具有纤维和树脂的印刷电路板。树脂可以是双马来酰亚胺三嗪(bismaleimide triazine)树脂或其他适当的非导电材料。衬底可以包括多个电连接件,如对最终产品有益的再分布层。
在本公开中,衬底比第一和第二引线框架部分109、104更薄。在组装封装件时,引线框架部分109、104提供支撑和刚度。
衬底102被定位在第一引线框架部分109与第二引线框架部分104之间的中心开口118中。衬底102可以由有机层压板或其他适当材料组成。衬底102包括第一衬底侧壁133和第二衬底侧壁135,第二衬底侧壁135与第一衬底侧壁133相对。第一和第二衬底侧壁133、135具有第二侧壁厚度134。第二侧壁厚度134小于第一侧壁尺寸132,第二侧壁厚度134具有小于或等于0.10毫米(mm)的厚度。
衬底102包括第一接触表面120和第二接触表面122,第二接触表面122与第一接触表面120相对。第一和第二衬底侧壁133、135从衬底102的第一接触表面120延伸到衬底102的第二接触表面122。衬底102的第一接触表面120包括多个接触焊盘130,多个接触焊盘130可以形成在衬底上或衬底中。多个接触焊盘130沿着半导体封装件100的暴露表面而被定位。衬底102还包括延伸遍及衬底并且耦合到第一接触表面120和第二接触表面122的金属迹线(未示出)。该封装件可以是平面网格阵列(LGA)布置。
第一裸片110通过裸片附接膜(DAF)或类似的粘合剂108附接到衬底102。粘合剂可以比第一裸片更薄。第一裸片110可以是专用集成电路或其他微机电系统(MEMS)传感器裸片。第一裸片110被定位在引线104、109之间的半导体封装件100的中心开口118中的衬底102上。第一裸片110具有第一接触表面126和第二接触表面128,第二接触表面128与第一接触表面126相对。第一裸片110包括第一侧壁131和第二侧壁137,第一侧壁131与第二侧壁137相对,并且横向于第一和第二接触表面126、128。第一裸片110还包括第三侧壁尺寸或厚度136,第三侧壁厚度136小于第一侧壁厚度132。
第一对导线112a、112b具有耦合到第一裸片110的第二接触表面128的第一端。第一对导线112a、112b包括与第一端相对的第二端。第二端分别耦合到衬底102的第二接触表面122并且耦合到第一引线框架部分109的第二接触表面113。
第二对导线114a、114b具有耦合到第一裸片110的第二接触表面128的第一端。第二对导线114a、114b包括与第一端相对的第二端。第二端耦合到衬底102的第二接触表面122,并且耦合到第二引线框架部分104的第二接触表面106。电信号可以从第一对导线112a、112b和第二对导线114a、114b传送到衬底102以及第一和第二引线框架部分109、104。第一对导线112a、112b和第二对导线114a、114b产生第四尺寸或厚度138。通过从第一和第二引线框架部分109、104的第一接触表面111、105到第一对和第二对导线(112a、112b、114a、114b)的曲线来测量第四尺寸138,第四尺寸138具有低至0.05毫米(mm)的厚度。在一些实施例中,第一裸片110、粘合剂108和衬底102的堆叠小于第四尺寸138。
如前所述,第一和第二引线框架部分109、104、衬底102、第一裸片110以及第一对导线112a、112b和第二对导线114a、114b被成型化合物116覆盖。成型化合物116可以是环氧树脂、树脂或用于保护半导体封装件的一些其他类似的非导电材料。成型化合物116从第一引线框架部分109的外部侧壁124延伸到第二引线框架部分103的外部侧壁103。成型化合物还从第一引线框架部分和第二引线框架部分的第一接触表面111、105延伸,产生第五厚度140。第五厚度140大于第一裸片110、粘合剂108和衬底102的堆叠。第五厚度也大于第一侧壁厚度132。
图2是半导体封装件200的备选实施例的截面图。图2的半导体封装件200的特征中的许多特征与图1中的那些特征类似,并且没有被详细描述,诸如第一、第二、第三、第四侧壁的尺寸或厚度。半导体封装件200包括第一引线框架部分109、第二引线框架部分104以及衬底102。多个焊球220耦合到多个接触焊盘130。多个焊球220被定位以使封装件能够成为球栅阵列(BGA)。
在图2中,第一裸片110在第一和第二引线框架部分104、109之间具有与粘合剂108相同的宽度或尺寸。虽然未被详细图示,但接触焊盘在衬底上,并且在第一裸片上。导线114a、114b和112a、112b从第一裸片上的接触焊盘耦合到衬底或引线。各种布置是可能的并且被预期。与图1一样,封装件的顶面与底面之间的引线框架部分104的尺寸132大于第一裸片、粘合剂和衬底102的堆叠的尺寸。
图3是半导体封装件300的备选实施例的截面图。半导体封装件300包括具有第一引线框架部分330和第二引线框架部分304的引线框架。衬底302被定位在第一引线框架部分与第二引线框架部分之间的中心开口355中。中心开口355从第一引线框架部分330的第一内部侧壁322延伸到第二引线框架部分304的第二内部侧壁310。成型化合物336覆盖第一和第二引线框架部分304、330以及中心开口中的附加组件。
第一裸片346被定位在中心开口355中的衬底302上。第一裸片346可以是倒装芯片裸片或另一专用集成电路(ASIC)裸片。第一裸片346具有与第二接触表面344相对的第一接触表面342。多个焊料凸块或球338耦合到第一裸片346的第二接触表面344。多个焊料凸块338基本被倒装芯片裸片底部填充物340围绕。倒装芯片裸片底部填充物346是将第一裸片346耦合到衬底302的非导电粘合剂。
第一裸片346包括第一侧壁349和第二侧壁351,第一侧壁349与第二侧壁351相对,并且横向于第一和第二接触表面342、344。第一裸片346的第一侧壁349包括第三侧壁尺寸348。第二裸片356通过粘合剂350耦合到第一裸片346。第二裸片356可以是接线键合堆叠裸片、感测裸片或类似的微机电系统(MEMS)。第二裸片356包括第一接触表面352和第二接触表面354,第二接触表面354与第一接触表面352相对。第二裸片356还包括第一侧壁359和第二侧壁361,第一侧壁359和第二侧壁361具有第六尺寸或厚度360。
第一引线框架部分330包括第一接触表面324和第二接触表面328,第二接触表面328与第一接触表面324相对。第一引线框架部分330具有横向于第一和第二接触表面324、328的第一内部侧壁322。具有第一侧壁尺寸或厚度303的第一内部侧壁322与衬底302相邻、与第一外部侧壁326相对。第一侧壁尺寸303从第一引线框架部分330的第一接触表面324延伸到第二接触表面328,第一侧壁尺寸或厚度303具有小于或等于0.20毫米(mm)的厚度范围。第一裸片346和第二裸片356的堆叠小于第一侧壁尺寸303。
第二引线框架部分304包括第一接触表面312和第二接触表面306,第二接触表面306与第一接触表面312相对。第二引线框架部分304还包括第二内部侧壁310。第二内部侧壁310横向于第二引线框架部分304的第一和第二接触表面312、306。第二外部侧壁308与第二引线框架部分304的第二内部侧壁310相对,并且横向于第一和第二接触表面312、306。第二内部侧壁310的厚度或尺寸等于第一侧壁厚度303的厚度或尺寸。第二内部侧壁310和第二外部侧壁308从第二引线框架部分304的第一接触表面312延伸到第二引线框架部分304的第二接触表面306。
如前所述并且适用于该实施例地,第一和第二引线框架部分330、304最初通过系杆(未示出)耦合到下一个裸片上的相邻引线框架(未示出),并且被组装为阵列的一部分。系杆在单片化过程期间被分离和/或移除,这将在下面关于图4A至图4E进一步详细描述。
被定位在中心开口355中的衬底302包括第一接触表面316和第二接触表面318,第二接触表面318与第一接触表面355相对。衬底302还包括第一侧壁321和第二侧壁319。第一和第二衬底侧壁321、319从衬底302的第一接触表面316延伸到衬底302的第二接触表面318。第一和第二衬底侧壁321、319具有第二侧壁尺寸或厚度320,第二侧壁尺寸或厚度320具有小于或等于0.10毫米(mm)的厚度。
衬底302的第一接触表面316耦合到多个接触焊盘358并且与其共面。多个接触焊盘358沿着半导体封装件300的暴露表面而被定位。衬底302还包括在第一接触表面和第二表面两者上的金属迹线(未示出)。多个接触焊盘358耦合到多个焊球314。
一对导线或连接件332、334具有耦合到第二裸片356的第二接触表面354的第一端。该对导线332、334还包括与第一端相对的第二端。第二端耦合到第一和第二引线框架部分330、304的第二接触表面328、306。该对导线的曲线高度是第四尺寸331。通过从第一和第二引线框架部分330、304的第一接触表面324、312到一对导线332、334的曲线来测量第四尺寸331,第四尺寸331具有低至0.05毫米(mm)的厚度。
成型化合物336覆盖第一和第二引线框架部分330、304、衬底302、第一裸片346、第二裸片356以及一对导线332、334。成型化合物336可以是环氧树脂、树脂或用于保护封装的其他类似的非导电材料。成型化合物336从第一引线框架部分330的外部侧壁326延伸到第二引线框架部分304的外部侧壁308。成型化合物336还从第一和第二引线框架部分330、304的第一接触表面324、312延伸至涵盖一对导线332、334的距离,产生第五尺寸或厚度333。第五尺寸333可以基本等于或大于第一、第二、第三、第四和第六侧壁尺寸(303、320、348、331和360)的总和。
图4A至图4E涉及制造图1的半导体封装件100的方法中的步骤。图4A是从引线框架的阵列开始的形成半导体封装件100的步骤的截面图,每个引线框架包括被固定到引线框架载带414的第一引线框架部分104和第二引线框架部分109。引线框架109、104中的每个引线框架具有第一接触表面111、105和第二接触表面113、106。第一接触表面111、105被定位在引线框架载带414上,与第二接触表面113、106相对。每个引线框架109、104具有开口406,开口406将引线框架内部侧壁117、107与引线框架外部侧壁404分离并且间隔开,第一和第二引线框架侧壁具有第一侧壁尺寸132。中心开口118被定位在第一引线框架109与第二引线框架104之间。第一引线框架109和第二引线框架104通过系杆(未示出)耦合到下一个裸片上的相邻引线框架(未示出),该系杆稍后在过程期间被移除。
图4B是形成半导体封装件100的过程的另一个步骤的截面图,该步骤使衬底102被固定到引线框架载带414。具有面向该带的多个接触焊盘130的衬底被放置在第一引线框架109与第二引线框架104之间的中心开口118中。衬底102的第一接触表面120与引线框架载带414直接接触,与多个接触焊盘130共面。衬底102具有与第二侧壁135相对的第一侧壁133,第一侧壁133和第二侧壁135具有第二侧壁尺寸134。
图4C是使用粘合剂108将第一裸片110耦合到衬底102的截面图。第一裸片110被放置在第一引线框架109与第二引线框架104之间的中心开口118中的衬底102上。第一裸片110具有第一接触表面126和第二接触表面128。第一裸片110还包括与第二侧壁137相对的第一侧壁131,每个侧壁具有第三侧壁尺寸136、与引线框架内部侧壁117、107相邻。第一对导线112a、112b从第一裸片110的第二接触表面128耦合到衬底102的第二接触表面122和第一引线框架109的第二接触表面113。第二对导线114a、114b耦合到衬底的第二接触表面122和第二引线框架104的第二接触表面106。
图4D是在形成成型化合物116之后的截面图,成型化合物116将第一和第二引线框架109、104、衬底102、第一裸片110和多条导线112a、112b、114a和114b包封。图4E是通过切割或冲穿第一和第二引线框架部分中的每个引线框架部分的中部来分离相邻半导体封装件的技术的截面图。切割450可以通过第一和第二引线框架部分中的开口406进行。多个封装件在引线框架载带414上时使用机械单片化刀片或锯被单片化450以分离个体单元。每个单元的单片化450在每个引线框架处进行,其形成第一引线框架部分109的第一外部侧壁124和第二引线框架部分104的第二外部侧壁103。
本公开涉及一种器件,该器件包括:第一引线框架部分,具有与第二接触表面相对的第一接触表面,以及横向于第一和第二接触表面的第一侧壁;第二引线框架部分,具有与第二接触表面相对的第一接触表面;中心开口,在第一引线框架部分与第二引线框架部分之间;衬底,在第一引线框架部分与第二引线框架部分之间的中心开口中,衬底具有第一表面和与第一表面相对的第二表面、第二侧壁,第二侧壁小于第一侧壁;第一裸片,在衬底上,第一裸片具有第三侧壁,第一侧壁大于第二侧壁和第三侧壁;以及成型化合物,覆盖第一和第二引线框架部分、第一裸片以及衬底。
该器件包括具有小于或等于0.20毫米(mm)的第一侧壁尺寸的第一引线框架部分和第二引线框架部分。衬底具有小于或等于0.10毫米(mm)的第二侧壁尺寸。成型化合物具有第一侧壁、第二侧壁以及第三侧壁的组合的尺寸。第一裸片是微机电系统。
第一引线框架部分包括横向于第一和第二接触表面的第四外部侧壁,第四外部侧壁与第一侧壁基本相同;并且第四外部侧壁大于衬底的第二侧壁。第一裸片的第二表面上的多个连接件的峰曲线的第四尺寸等于或小于0.05毫米(mm)。衬底由有机层压材料组成。衬底的第一表面具有与第一和第二引线框架部分的第一接触表面共面的多个接触件。多个焊球被耦合到在衬底的第一接触表面上以及在第一和第二引线框架部分的第一接触表面上的多个接触焊盘。
本公开涉及一种器件,该器件具有:引线框架,在第一方向上具有第一尺寸;开口,在引线框架中;衬底,在引线框架中的开口中,衬底在第一方向上具有第二尺寸,第一尺寸大于第二尺寸;以及第一裸片,在衬底上,第一裸片和衬底在第一方向上具有第三尺寸,第一尺寸大于第三尺寸。
多条导线,多条导线中的第一集合被耦合在第一裸片与衬底之间,多条导线中的第二集合被耦合在第一裸片与引线框架之间。衬底具有与第二表面相对的第一表面,第一裸片在第一表面上,多条导线中的至少一条导线具有曲线,其中从曲线的峰到衬底的第二表面的第四尺寸小于或等于0.20毫米(mm)。成型化合物覆盖引线框架、开口、衬底以及第一裸片。包括成型化合物的第五尺寸等于或大于第一、第二、第三以及第四尺寸的总和。
本公开涉及一种使用引线框架在载带上形成多个层的方法,形成多个层包括:形成多个引线框架部分,引线框架部分具有与第二侧相对的第一侧、被耦合到载带的第一表面,第一表面与横向于第一侧和第二侧的第二表面相对;第一侧面向引线框架部分之间的中心开口,并且第二侧面向外部;将衬底放置在引线框架部分之间的中心开口中,衬底具有与第二表面相对的第一表面;通过粘合剂将第一裸片耦合到衬底,第一裸片具有与第二表面相对的第一表面;形成将引线框架部分、衬底、第一裸片以及多条导线包封的成型化合物;以及将引线框架部分的一部分单片化,衬底、第一裸片、多条导线以及成型化合物形成半导体封装件。
多条导线被放置在第一裸片上,多条导线具有等于或小于0.05毫米(mm)的曲线高度。将引线框架部分的一部分单片化产生第一和第二引线框架部分的新外部侧壁。引线框架部分、衬底、第一裸片和成型化合物具有小于或等于1.0毫米(mm)的总组合厚度。可以组合上述各种实施例以提供其他实施例。本说明书中提及的和/或在申请数据表中列出的所有的美国专利、美国专利申请公开、美国专利申请、外国专利、外国专利申请和非专利公开通过引用以其整体并入本文。如果需要采用各种专利、申请和公开的概念来提供另外的实施例,则可以修改实施例的各方面。
可以根据以上详细说明对实施例进行这些和其他改变。总体上,在所附权利要求中,所使用的术语不应当被解释为将权利要求限制为说明书和权利要求中公开的特定实施例,而是应当被解释为包括所有可能的实施例以及赋予这种权利要求的等同物的全部范围。因此,权利要求不受公开内容的限制。
Claims (16)
1.一种半导体器件,其特征在于,包括:
第一引线框架部分,具有与第二接触表面相对的第一接触表面,以及横向于所述第一接触表面和所述第二接触表面的第一侧壁;
第二引线框架部分,具有与第二接触表面相对的第一接触表面;
中心开口,在所述第一引线框架部分与所述第二引线框架部分之间;
衬底,在所述第一引线框架部分与所述第二引线框架部分之间的所述中心开口中,所述衬底具有第一表面和与所述第一表面相对的第二表面、第二侧壁,所述第二侧壁小于所述第一侧壁;
第一裸片,在所述衬底上,所述第一裸片具有第三侧壁,所述第一侧壁大于所述第二侧壁和所述第三侧壁;以及
成型化合物,覆盖所述第一引线框架部分和所述第二引线框架部分、所述第一裸片以及所述衬底。
2.根据权利要求1所述的器件,其特征在于,所述第一引线框架部分和所述第二引线框架部分具有小于或等于0.20毫米的第一侧壁尺寸。
3.根据权利要求1所述的器件,其特征在于,所述衬底具有小于或等于0.10毫米的第二侧壁尺寸。
4.根据权利要求1所述的器件,其特征在于,所述成型化合物具有所述第一侧壁、所述第二侧壁以及所述第三侧壁的组合的尺寸。
5.根据权利要求1所述的器件,其特征在于,所述第一裸片是微机电系统。
6.根据权利要求1所述的器件,其特征在于,所述第一引线框架部分包括横向于所述第一接触表面和所述第二接触表面的第四外部侧壁,所述第四外部侧壁与所述第一侧壁基本相同;并且所述第四外部侧壁大于所述衬底的所述第二侧壁。
7.根据权利要求1所述的器件,其特征在于,所述第一裸片的所述第二表面上的多个连接件的曲线的峰的第四尺寸等于或小于0.05毫米。
8.根据权利要求1所述的器件,其特征在于,所述衬底是有机层压衬底。
9.根据权利要求1所述的器件,其特征在于,所述衬底的所述第一表面具有与所述第一引线框架部分和所述第二引线框架部分的所述第一接触表面共面的多个接触件。
10.根据权利要求1所述的器件,其特征在于,还包括多个焊球,所述多个焊球被耦合到在所述衬底的所述第一接触表面上以及在所述第一引线框架部分和所述第二引线框架部分的所述第一接触表面上的多个接触焊盘。
11.根据权利要求1所述的器件,其特征在于,所述成型化合物是树脂成型化合物。
12.一种半导体器件,其特征在于,包括:
引线框架,在第一方向上具有第一尺寸;
开口,在所述引线框架中;
衬底,在所述引线框架中的所述开口中,所述衬底在所述第一方向上具有第二尺寸,所述第一尺寸大于所述第二尺寸;以及
第一裸片,在所述衬底上,所述第一裸片和所述衬底在所述第一方向上具有第三尺寸,所述第一尺寸大于所述第三尺寸。
13.根据权利要求12所述的器件,其特征在于,还包括多条导线,所述多条导线中的第一集合被耦合在所述第一裸片与所述衬底之间,所述多条导线中的第二集合被耦合在所述第一裸片与所述引线框架之间。
14.根据权利要求13所述的器件,其特征在于,所述衬底具有与第二表面相对的第一表面,所述第一裸片在所述第一表面上,所述多条导线中的至少一条导线具有曲线,其中从所述曲线的峰到所述衬底的所述第二表面的第四尺寸小于或等于0.20毫米。
15.根据权利要求14所述的器件,其特征在于,还包括覆盖所述引线框架、所述开口、所述衬底以及所述第一裸片的成型化合物。
16.根据权利要求15所述的器件,其特征在于,包括所述成型化合物的第五尺寸等于或大于所述第一尺寸、所述第二尺寸、所述第三尺寸以及所述第四尺寸的总和。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US63/352,981 | 2022-06-16 | ||
US18/330,284 US20230411251A1 (en) | 2022-06-16 | 2023-06-06 | Thin substrate package and lead frame |
US18/330,284 | 2023-06-06 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN220774356U true CN220774356U (zh) | 2024-04-12 |
Family
ID=89128307
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202321532833.3U Active CN220774356U (zh) | 2022-06-16 | 2023-06-15 | 半导体器件 |
CN202310712046.5A Pending CN117253869A (zh) | 2022-06-16 | 2023-06-15 | 薄衬底封装和引线框架 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202310712046.5A Pending CN117253869A (zh) | 2022-06-16 | 2023-06-15 | 薄衬底封装和引线框架 |
Country Status (1)
Country | Link |
---|---|
CN (2) | CN220774356U (zh) |
-
2023
- 2023-06-15 CN CN202321532833.3U patent/CN220774356U/zh active Active
- 2023-06-15 CN CN202310712046.5A patent/CN117253869A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
CN117253869A (zh) | 2023-12-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7799610B2 (en) | Method of fabricating a stacked die having a recess in a die BGA package | |
US10943885B2 (en) | Method for making semiconductor device with sidewall recess and related devices | |
US7768125B2 (en) | Multi-chip package system | |
US7723157B2 (en) | Method for cutting and molding in small windows to fabricate semiconductor packages | |
US8729687B2 (en) | Stackable integrated circuit package system | |
US7652376B2 (en) | Integrated circuit package system including stacked die | |
KR20180027679A (ko) | 반도체 패키지 및 그의 제조 방법 | |
US20240096759A1 (en) | Smds integration on qfn by 3d stacked solution | |
US20050051877A1 (en) | Semiconductor package having high quantity of I/O connections and method for fabricating the same | |
KR101440933B1 (ko) | 범프 기술을 이용하는 ic 패키지 시스템 | |
US7687920B2 (en) | Integrated circuit package-on-package system with central bond wires | |
CN220774356U (zh) | 半导体器件 | |
US20090079048A1 (en) | Integrated circuit package system with under paddle leadfingers | |
EP4293716A1 (en) | Thin substrate package and lead frame | |
KR100319400B1 (ko) | 반도체패키지및그제조방법 | |
US8481420B2 (en) | Integrated circuit packaging system with lead frame stacking module and method of manufacture thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GR01 | Patent grant | ||
GR01 | Patent grant |