CN112632899A - 一种均衡电阻的布线方法 - Google Patents

一种均衡电阻的布线方法 Download PDF

Info

Publication number
CN112632899A
CN112632899A CN202011606911.0A CN202011606911A CN112632899A CN 112632899 A CN112632899 A CN 112632899A CN 202011606911 A CN202011606911 A CN 202011606911A CN 112632899 A CN112632899 A CN 112632899A
Authority
CN
China
Prior art keywords
wiring
resistance
channel
calculating
resistance value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202011606911.0A
Other languages
English (en)
Other versions
CN112632899B (zh
Inventor
代超
杨祖声
刘伟平
陆涛涛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huada Jiutian Information Technology Co ltd
Original Assignee
Shanghai Huada Jiutian Information Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huada Jiutian Information Technology Co ltd filed Critical Shanghai Huada Jiutian Information Technology Co ltd
Priority to CN202011606911.0A priority Critical patent/CN112632899B/zh
Publication of CN112632899A publication Critical patent/CN112632899A/zh
Application granted granted Critical
Publication of CN112632899B publication Critical patent/CN112632899B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/39Circuit design at the physical level
    • G06F30/394Routing

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

一种均衡电阻的布线方法,包括以下步骤:在布线区域内选择布线对象以及布线轨道;根据布线对象切分布线通道,计算切分后每段布线通道内的布线条数;初始化每段布线通道,连接每段布线通道内相同线网的布线,生成所有线网的整体布线并计算电阻值;根据电阻值和每段布线通道的布线条数,调整布线宽度,迭代至每段布线通道的电阻值满足布线要求的电阻比例。本发明的均衡电阻的布线方法,能够在限定区域内自动分配线宽,在在指定区域叠加蛇形布线,实现整体布线电阻均衡。

Description

一种均衡电阻的布线方法
技术领域
本发明涉及平板显示EDA设计工具技术领域,特别是涉及一种异形版图中自动分配线宽实现电阻均衡的布线方法。
背景技术
在异形手机面板设计领域,TP(touch panel)设计工程师需要手动完成从IC端口到Touch Panel Pad端口之间的布线工作,由于异形的版图,手动采用等线宽方式预先完成布线,然后手动调整局部线宽宽度调节电阻,由于窄边框的设计,前面布线的条数较多,而随着布线端口数量的减少,空间剩余也越来越大,而且所有布线中布线最短和最长的差异较大,这些对于工程师手动修改线宽,使所有布线电阻均衡变得异常复杂。为了达到这个目的,工程师设计了一种在限定区域内自动分配线宽的布线方法,加上在指定区域叠加蛇形布线的方式,实现整体布线电阻均衡。
发明内容
为了解决现有技术存在的不足,本发明的目的在于提供一种均衡电阻的布线方法,能够在限定区域内自动分配线宽,在在指定区域叠加蛇形布线,实现整体布线电阻均衡。
为实现上述目的,本发明提供的一种均衡电阻的布线方法,包括以下步骤:
在布线区域内选择布线对象以及布线轨道;
根据布线对象切分布线通道,计算切分后每段布线通道内的布线条数;
初始化每段布线通道,连接每段布线通道内相同线网的布线,生成所有线网的整体布线并计算电阻值;
根据电阻值和每段布线通道的布线条数,调整布线宽度,迭代至每段布线通道的电阻值满足布线要求的电阻比例。
进一步地,所述在布线区域内选择布线对象以及布线轨道的步骤,还包括,所述布线对象包括管脚单元和IC端口。
更进一步地,所述根据布线对象切分布线通道,计算布线通道内的布线条数的步骤,还包括,
将管脚单元中心投影到布线通道上面,匹配管脚单元与IC端口,生成布线通道;
根据管脚单元的投影位置,切分布线通道,计算切分后每段布线通道内的布线条数。
进一步地,所述初始化每段布线通道,连接每段布线通道内相同线网的布线,生成所有线网的整体布线并计算电阻值的步骤,还包括,初始化每段布线通道时,将布线按照等差数列占满通道宽度,计算每条布线的初始电阻值。
进一步地,所述根据电阻值和每段布线通道的布线条数,调整布线宽度,迭代至每段布线通道的电阻值满足布线要求的电阻比例的步骤,还包括,在布线通道的指定区域生成布线的蛇形补偿,计算蛇形补偿后布线的电阻值,比较蛇形补偿布线与非蛇形补偿布线的电阻值是否满足等电阻要求。
更进一步地,所述比较蛇形补偿布线与非蛇形补偿布线的电阻值是否满足等电阻要求的步骤,还包括,若是,根据等电阻要求调整布线通道内的布线宽度;若否,根据线性比例调整布线通道内的布线宽度。
更进一步地,所述根据线性比例调整布线通道内的布线宽度的步骤,还包括,计算整体布线电阻比例,根据电阻比例调整每段布线通道内的布线宽度。
为实现上述目的,本发明还提供一种电子设备,包括存储器和处理器,所述存储器上储存有在所述处理器上运行的计算机程序,所述处理器运行所述计算机程序时执行如上文所述的均衡电阻的布线方法的步骤。
为实现上述目的,本发明还提供一种计算机可读存储介质,其上存储有计算机程序,所述计算机程序运行时执行如上文所述的均衡电阻的布线方法的步骤。
本发明的均衡电阻的布线方法,具有以下有益效果:
1)根据轨道布线完成IC端口到像素区端口的布线,布线光滑且紧贴轨道,整体布线限定在特定区域内,自动分配线宽实现不同区域不同线宽,不同线宽支持不同布线间距在特定区域支持不同蛇形设计。
2)解决异形面板Touch Panel Pad与IC端口的布线问题,最大限度地利用设定通道内的布线空间,实现在限定区域内的自动线宽分配,自动蛇形布线的增加,使整体布线的电阻均衡,减少IC驱动的匹配压力,降低驱动成本。
3)减少工程师在通道内进行最佳布线的设计时间,加快异形面板Touch Panel电路设计的速度。
本发明的其它特征和优点将在随后的说明书中阐述,并且,部分地从说明书中变得显而易见,或者通过实施本发明而了解。
附图说明
附图用来提供对本发明的进一步理解,并且构成说明书的一部分,并与本发明的实施例一起,用于解释本发明,并不构成对本发明的限制。在附图中:
图1为根据本发明的均衡电阻的布线方法流程图;
图2为根据本发明的实施例一设置参数界面示意图;
图3为根据本发明的实施例一端口预连接示意图;
图4为根据本发明的实施例一整体布线效果示意图;
图5为根据本发明的实施例一蛇形区域示意图;
图6为根据本发明的实施例一满足电阻要求的通道布线宽度示意图。
具体实施方式
以下结合附图对本发明的优选实施例进行说明,应当理解,此处所描述的优选实施例仅用于说明和解释本发明,并不用于限定本发明。
图1为根据本发明的均衡电阻的布线方法流程图,下面将参考图1,对本发明的均衡电阻的布线方法进行详细描述。
首先,在步骤101,在异形面板所选区域内选择需要连接的管脚单元(Pin Cell)、IC端口以及布线的轨道(布线的Guideline)。
优选地,选取像素区端口的包络线作为布线的轨道。
在步骤102,将管脚单元中心投影到Guideline上面,匹配Pin Cell与IC端口。
优选地,根据顺时针或者逆时针方向匹配Pin Cell与IC端口,生成布线通道。
在步骤103,根据Pin Cell的投影位置切分布线通道,计算布线通道内的布线条数。
优选地,将每一个布线的Pin Cell投影到guideline的位置,按照相邻Pin Cell的投影位置,把布线通道切分成更小的布线通道,并计算切分后每个布线通道内的布线条数。
优选地,利用每个PinCell中心投影到guideline的最近距离的点,将guideline分成多段,在每一段上根据布线通道空间,布线条数以及电阻的要求,改变通道内的布线宽度。
本实施例中,布线轨道分成多段,即相邻管脚间的布线通道,这个通道内的每一条布线都可以进行线宽的调节,有利于电阻的调节,同时为了较好的变化线宽将布线通道占满。
本实施例中,布线的条数用于计算布线等差排列占满布线通道空间,还用于调整线宽改变电阻时,布线通道内保留应有的布线条数。
在步骤104,初始化每一个Pin Cell之间布线通道的布线,连接每一个布线通道内相同Net的布线,生成所有net的整体布线。
优选地,初始化每一个Pin Cell之间布线通道的布线,得到所有布线在初始化时电阻,每一条布线的宽度为最小宽度,并将每一个布线通道内的相同Net的布线利用衔接段连接起来,形成所有net的整体布线。
本实施例中,初始化每段布线通道时,按照等差数列,占满通道宽度,不能调整线宽的布线将初始化为最小宽度。这样能够考量是否可以做到等电阻的布线,以便后面算法按比例调节。
在步骤105,对于特定区域的蛇形补偿,根据区域信息生成每条布线的蛇形补偿图形结果,计算其电阻值,并与通道内布线的结果计算的电阻值相加,得到整条布线的电阻值。
本实施例中,特定区域是指用户指定的区域,一般位于IC端口一侧的那部分空余空间。
本实施例中,根据特定区域布线空间进行蛇形补偿,如果后面蛇形补偿后电阻大于了外围布线改变线宽的电阻,则减少蛇形的空间范围。
本实施例中,在限定蛇形区域加上电阻补偿后,计算每条布线的整体电阻,如果蛇形补偿布线电阻后大于外围只改变线宽的布线的电阻,即可以做到等电阻布线。
本实施例中,得到通道内每条布线结果,利用电阻电容提取工具RCE计算电阻接口,计算电阻值。
在步骤106,根据width的比例调整每个相邻管脚间布线通道(tile)里的电阻,生成新的width进行tile内部重新布线,使整体电阻值将达到等电阻的要求。
优选地,进行电阻的调节,每个相邻管脚间布线通道里面按照width按照比例调整,如果可以做到等电阻,按照等电阻的比例调节,空间不够做成等电阻,按照线性比例调节。
本实施例中,具体的调整算法,假设之前的width为W1,W2,W3…,Wn,之前的阻值为R1,R2,R3..,Rn,而希望调整的比例为NR1,NR2,…NRn,那个调整的width比例为W1*R1/NR1:W2*R2/NR2…:Wn*Rn/NRn,然后根据新的比例计算新的width,tile内部的布线按照新的width重新布线。经过一定次数的迭代,整体电阻值将达到等电阻的要求。随着不同比例的分配,将形成一个区域内,布线的线宽不同,每条布线不同段的布线宽度亦不相同。
下面结合一具体实施例对本发明的均衡电阻的布线方法做进一步的说明。
图2为根据本发明的实施例一设置参数界面示意图。
(1)启动轨道布线命令,并设置布线参数;
在Aether FPD工具中启动TP ERR命令,在相应页面中设置参数。如图2所示,设置参数界面。
(2)选择需要进行布线操作的两组端口;
(3)选择Guide Line;
在选择好端口之后,再点击像素区外面的轮廓,完成Guide Line的选择。如图3所示,选择guideline后,显示端口之间的预连接。
(4)根据设计需求,点击OK完成布线,整体布线效果如图4所示。图5展示的是snake区域的情形,图6说明为了电阻的要求通道内线宽都不一样。
本发明提出一种异形版图中自动分配线宽实现电阻均衡的布线方法,在异形面板的Touch Panel Pad端口与IC端口之间实现基于轨道的电阻均衡布线,从而实现在指定区域内,自动分配线宽,自动增加蛇形布线。
本发明的一个实施例中,还提供一种电子设备,包括存储器和处理器,所述存储器上储存有在所述处理器上运行的计算机程序,所述处理器运行所述计算机程序时执行如上文所述的均衡电阻的布线方法的步骤。
本发明的一个实施例中,还提供一种计算机可读存储介质,其上存储有计算机程序,所述计算机程序运行时执行如上文所述的均衡电阻的布线方法的步骤。
本领域普通技术人员可以理解:以上所述仅为本发明的优选实施例而已,并不用于限制本发明,尽管参照前述实施例对本发明进行了详细的说明,对于本领域的技术人员来说,其依然可以对前述各实施例记载的技术方案进行修改,或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。

Claims (9)

1.一种均衡电阻的布线方法,其特征在于,包括以下步骤:
在布线区域内选择布线对象以及布线轨道;
根据布线对象切分布线通道,计算切分后每段布线通道内的布线条数;
初始化每段布线通道,连接每段布线通道内相同线网的布线,生成所有线网的整体布线并计算电阻值;
根据电阻值和每段布线通道的布线条数,调整布线宽度,迭代至每段布线通道的电阻值满足布线要求的电阻比例。
2.根据权利要求1所述的均衡电阻的布线方法,其特征在于,所述在布线区域内选择布线对象以及布线轨道的步骤,还包括,所述布线对象包括管脚单元和IC端口。
3.根据权利要求2所述的均衡电阻的布线方法,其特征在于,所述根据布线对象切分布线通道,计算布线通道内的布线条数的步骤,还包括,
将管脚单元中心投影到布线通道上面,匹配管脚单元与IC端口,生成布线通道;
根据管脚单元的投影位置,切分布线通道,计算切分后每段布线通道内的布线条数。
4.根据权利要求1所述的均衡电阻的布线方法,其特征在于,所述初始化每段布线通道,连接每段布线通道内相同线网的布线,生成所有线网的整体布线并计算电阻值的步骤,还包括,初始化每段布线通道时,将布线按照等差数列占满通道宽度,计算每条布线的初始电阻值。
5.根据权利要求1所述的均衡电阻的布线方法,其特征在于,所述根据电阻值和每段布线通道的布线条数,调整布线宽度,迭代至每段布线通道的电阻值满足布线要求的电阻比例的步骤,还包括,在布线通道的指定区域生成布线的蛇形补偿,计算蛇形补偿后布线的电阻值,比较蛇形补偿布线与非蛇形补偿布线的电阻值是否满足等电阻要求。
6.根据权利要求5所述的均衡电阻的布线方法,其特征在于,所述比较蛇形补偿布线与非蛇形补偿布线的电阻值是否满足等电阻要求的步骤,还包括,若是,根据等电阻要求调整布线通道内的布线宽度;若否,根据线性比例调整布线通道内的布线宽度。
7.根据权利要求6所述的均衡电阻的布线方法,其特征在于,所述根据线性比例调整布线通道内的布线宽度的步骤,还包括,计算整体布线电阻比例,根据电阻比例调整每段布线通道内的布线宽度。
8.一种电子设备,其特征在于,包括存储器和处理器,所述存储器上储存有在所述处理器上运行的计算机程序,所述处理器运行所述计算机程序时执行权利要求1至7任一项所述的均衡电阻的布线方法的步骤。
9.一种计算机可读存储介质,其上存储有计算机程序,其特征在于,所述计算机程序运行时执行权利要求1至7任一项所述的均衡电阻的布线方法的步骤。
CN202011606911.0A 2020-12-30 2020-12-30 一种均衡电阻的布线方法 Active CN112632899B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011606911.0A CN112632899B (zh) 2020-12-30 2020-12-30 一种均衡电阻的布线方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011606911.0A CN112632899B (zh) 2020-12-30 2020-12-30 一种均衡电阻的布线方法

Publications (2)

Publication Number Publication Date
CN112632899A true CN112632899A (zh) 2021-04-09
CN112632899B CN112632899B (zh) 2022-05-24

Family

ID=75286879

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011606911.0A Active CN112632899B (zh) 2020-12-30 2020-12-30 一种均衡电阻的布线方法

Country Status (1)

Country Link
CN (1) CN112632899B (zh)

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5072402A (en) * 1989-10-10 1991-12-10 Vlsi Technology, Inc. Routing system and method for integrated circuits
US6487706B1 (en) * 2000-08-30 2002-11-26 International Business Machines Corporation Contract methodology for concurrent hierarchical design
CN1520565A (zh) * 2000-12-07 2004-08-11 凯登斯设计系统有限公司 布线方法和装置
CN102622468A (zh) * 2012-02-20 2012-08-01 苏州领佰思自动化科技有限公司 基于并行计算的大规模集成电路通道布线的方法及其系统
CN104063558A (zh) * 2014-07-08 2014-09-24 领佰思自动化科技(上海)有限公司 基于线性规划的大规模集成电路通道布线方法
CN104217046A (zh) * 2013-06-03 2014-12-17 绩达特软件(北京)有限公司 布线方法和装置
CN105160107A (zh) * 2015-09-07 2015-12-16 成都锐开云科技有限公司 一种尤其用于平板显示器的等电阻布线方法及装置
CN105512438A (zh) * 2016-01-18 2016-04-20 成都锐开云科技有限公司 一种等时延布线方法及装置
CN105701269A (zh) * 2014-12-15 2016-06-22 联发科技股份有限公司 减小集成电路的版图面积的方法
CN107992666A (zh) * 2017-11-28 2018-05-04 清华大学 一种逃逸布线方法
CN108595889A (zh) * 2018-05-10 2018-09-28 北京华大九天软件有限公司 一种基于迪杰斯特拉最短路径的轨道布线电阻补偿方法
CN108763662A (zh) * 2018-05-10 2018-11-06 北京华大九天软件有限公司 一种异形版图中基于轨道的多层重叠布线方法
CN109684754A (zh) * 2018-12-28 2019-04-26 北京华大九天软件有限公司 一种异形版图中基于轨道的斜端口布线方法
CN110147632A (zh) * 2019-05-30 2019-08-20 福州大学 一种考虑非均匀轨道和障碍物的拓扑匹配总线布线方法

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5072402A (en) * 1989-10-10 1991-12-10 Vlsi Technology, Inc. Routing system and method for integrated circuits
US6487706B1 (en) * 2000-08-30 2002-11-26 International Business Machines Corporation Contract methodology for concurrent hierarchical design
CN1520565A (zh) * 2000-12-07 2004-08-11 凯登斯设计系统有限公司 布线方法和装置
CN102622468A (zh) * 2012-02-20 2012-08-01 苏州领佰思自动化科技有限公司 基于并行计算的大规模集成电路通道布线的方法及其系统
CN104217046A (zh) * 2013-06-03 2014-12-17 绩达特软件(北京)有限公司 布线方法和装置
CN104063558A (zh) * 2014-07-08 2014-09-24 领佰思自动化科技(上海)有限公司 基于线性规划的大规模集成电路通道布线方法
CN105701269A (zh) * 2014-12-15 2016-06-22 联发科技股份有限公司 减小集成电路的版图面积的方法
CN105160107A (zh) * 2015-09-07 2015-12-16 成都锐开云科技有限公司 一种尤其用于平板显示器的等电阻布线方法及装置
CN105512438A (zh) * 2016-01-18 2016-04-20 成都锐开云科技有限公司 一种等时延布线方法及装置
CN107992666A (zh) * 2017-11-28 2018-05-04 清华大学 一种逃逸布线方法
CN108595889A (zh) * 2018-05-10 2018-09-28 北京华大九天软件有限公司 一种基于迪杰斯特拉最短路径的轨道布线电阻补偿方法
CN108763662A (zh) * 2018-05-10 2018-11-06 北京华大九天软件有限公司 一种异形版图中基于轨道的多层重叠布线方法
CN109684754A (zh) * 2018-12-28 2019-04-26 北京华大九天软件有限公司 一种异形版图中基于轨道的斜端口布线方法
CN110147632A (zh) * 2019-05-30 2019-08-20 福州大学 一种考虑非均匀轨道和障碍物的拓扑匹配总线布线方法

Also Published As

Publication number Publication date
CN112632899B (zh) 2022-05-24

Similar Documents

Publication Publication Date Title
US6378115B1 (en) LSI manufacturing method and recording medium for storing layout software
US6408427B1 (en) Wire width planning and performance optimization for VLSI interconnects
JP3052519B2 (ja) 集積回路の電源配線設計方法
US7930669B2 (en) Stage mitigation of interconnect variability
US7788620B1 (en) Input/output placement systems and methods to reduce simultaneous switching output noise
TWI719090B (zh) 用於修改界定電路組件之標準單元布局之電腦實施系統及方法
US9208277B1 (en) Automated adjustment of wire connections in computer-assisted design of circuits
KR102255450B1 (ko) 반도체 장치의 레이아웃 설계 방법
TWI222580B (en) System and method for H-tree signal layout
US8108814B2 (en) Dummy metal insertion processing method and apparatus
CN112632899B (zh) 一种均衡电阻的布线方法
CN115983187A (zh) 基于多策略的考虑总线偏差的层分配方法
Chen et al. A novel wire-density-driven full-chip routing system for CMP variation control
CN115048900B (zh) 一种集成电路版图的拐角填充方法、装置及计算机设备
JP4220932B2 (ja) 半導体集積回路の設計支援方法
US9817936B2 (en) Methods for minimizing layout area of IC
US20070220471A1 (en) Cell placement taking into account consumed current amount
US11853671B1 (en) Filling vacant areas of an integrated circuit design
JP3144392B2 (ja) 半導体集積回路の設計方法及び設計装置
US7191421B2 (en) Integrated circuit design apparatus, method and program evaluating condition of functional blocks, assigned to virtual placement regions in each of lower-and higher-rank mounting blocks
CN108520128A (zh) 集成电路设计方法和计算机可读存储介质
JP4191986B2 (ja) 半導体集積回路装置の設計方法及び設計装置
US10839130B1 (en) Metal layer routing based on grid regions
JP2003006261A (ja) レイアウトデータ作成方法およびレイアウトデータ作成装置
JPH0869484A (ja) レイアウト装置及びレイアウト方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant