CN112599588A - SiC半导体器件及其制备方法 - Google Patents

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Abstract

本发明公开了一种SiC半导体器件及其制备方法，该器件包括衬基、第一缓冲层、漂移层、外延层、漏栅源区、第二缓冲层、耐压层及贯通区于外延区的贯通区，通过增加同材料的垫底及外延层的氧化层，可隔离与保护衬底或外延层，并减少衬垫氧化层出现潜在缺陷的概率，降低后续沟槽结构出现损伤的风险；引入双层缓冲层，避免两层材料之间可能存在晶格失配，实现应力释放与位错过滤，减小研磨可能造成应力而使得器件层结构损坏的问题，使器件结构更加稳定，提高了系统稳定性；引入大小不同的源极区，可适用于不同的载流子大小需求；引入浅沟槽隔离结构将耐压层分为高耐压器件区与非高耐压器件区，可适用于高压或低压不同应用环境中。

Description

SiC半导体器件及其制备方法
技术领域
本发明涉及半导体集成电路技术领域，尤其涉及一种SiC半导体器件及其制备方法。
背景技术
半导体器件是由数百万个基础构件所组成，要制造这样的一块半导体器件，需要经过集 成电路设计、晶圆制造、封装测试等几道工序。集成电路的基础构件包括晶体管、电容器及 电阻器。晶体管通常包括源极(Source)、漏极(Drain)以及栅极堆迭，而栅极堆迭的组成 是先在衬底(硅)上方形成一介质层(通常为二氧化硅)，然后在介质层上覆盖一层薄膜(如： 多晶硅)作为电极。
第三代半导体器件的优势主要表现在：(1)比导通电阻是硅器件的近千分之一(在相同 的电压/电流等级)，可以大大降低器件的导通损耗；(2)开关频率是硅器件的20倍，可以大 大减小电路中储能元件的体积，从而成倍地减小设备体积，减少贵重金属等材料的消耗；(3) 理论上可以在600℃以上的高温环境下工作，并有抗辐射的优势，可以大大提高系统的可靠 性，在能源转换领域具有巨大的技术优势和应用价值。
碳化硅(Silicon Carbide)是C元素和Si元素形成的化合物，目前已发现的碳化硅同质 异型晶体结构有200多种，其中六方结构的4H型SiC(4H-SiC)具有高临界击穿电场、高电子 迁移率的优势，是制造高压、高温、抗辐照功率半导体器件的优良半导体材料，也是目前综 合性能最好、商品化程度最高、技术最成熟的第三代半导体材料，相比于传统的半导体材料， 4H碳化硅(4H-SiC)具有以下几个优势：(1)化学性质稳定，可以通过热氧化生成优质的绝缘 层；(2)电子饱和速度高，使得4H-SiC器件的导通损耗相当低；(3)热导率是Si的3倍，临 界击穿电场是Si的10倍，不仅提高了器件的散热特性，而且使得4H-SiC器件的耐压容量、工 作频率和电流密度都得到了较大提高。更为重要的是，在第三代宽禁带半导体材料中，4H-SiC 是唯一能通过热氧化生长SiO2绝缘层的半导体材料，且形成的SiO2质量和在Si上形成的SiO2 无任何差别，质地紧密且缺陷少，因而能和当今主流的Si工艺线相兼容。这些特性使4H-SiC 材料用于制造诸如MOSFET、IGBT、MCT之类的功率半导体器件来说是Si的理想替代物，而这些 功率半导体器件对于应用在高压、高频、高温环境下是非常适合的。
与传统硅功率器件制作工艺不同的是，碳化硅SiC功率器件不能直接制作在碳化硅单晶 材料上，必须在导通型单晶衬底上额外生长高质量的外延材料，并在外延层上制造各类器件。 所以，碳化硅功率半导体产业链主要包含单晶材料、外延材料、器件、模块和应用这几个环 节。其中，单晶材料是碳化硅功率半导体技术和产业的基础，主要技术指标有单晶直径、微 管密度、单晶电阻率、表面粗糙度、翘曲度等；外延材料是实现器件制造的关键，主要技术 指标有外延片直径、外延层厚度、外延层掺杂浓度和表面缺陷密度等；器件是整个产业链的 核心，主要技术指标有阻断电压、单芯片导通电流/电阻、阻断状态的漏电流、工作温度等； 模块是实现器件应用的桥梁，主要技术指标有模块容量、热阻、寄生参数和驱动保护等；应 用是碳化硅功率半导体器件和产业发展的源动力，主要技术指标是开关频率、转换效率和功 率密度等。
碳化硅功率半导体器件包括二极管和晶体管，其中二极管主要有结势垒肖特基功率二极 管(JBS)、PIN功率二极管和混合PIN肖特基二极管(MPS)；晶体管主要有金属氧化物半导 体场效应晶体管(MOSFET)、双极型晶体管(BJT)、结型场效应晶体管(JFET)、绝缘栅双极 型晶体管(IGBT)和门极可关断晶闸管(GTO)等。
然而，现有技术中SIC半导体器件存在着不能适应高低压不同应用环境，器件结构之间失 配、不稳定，易遭损伤的风险。可见，上述现有的半导体结构在制造方法与使用上，显然仍 存在有不便于缺陷，而亟待加以进一步改进。为了解决上述存在的问题，本发明人基于从事 此类产品设计制造多年丰富的实务经验及专业知识，经过不断的研究、设计，并经反复试做 及改进后，设计出具有实用价值的本发明。
发明内容
针对现有技术的不足，本发明提供了一种SiC半导体器件及其制备方法，以解决现有技术 中存在的不能适应高低压不同应用环境，器件结构之间失配、不稳定，易遭损伤的风险的问 题，其具体方案如下：
第一方面，本发明提供了一种SiC半导体器件，所述器件包括：
由p型SiC制作的衬基，所述衬基包括衬底及形成在所述衬底表面的衬底氧化层；
设置于所述衬基上，由n+型3C-SiC制作的第一缓冲层，所述第一缓冲层杂质浓度是所 述衬底杂质浓度的1/2；
设置于所述第一缓冲层上，由n型3C-SiC制作的漂移层，所述漂移层杂质浓度是所述衬 底杂质浓度的4/5；
设置于所述漂移层上，由n型3C-SiC制作的外延层及形成在所述外延层表面的外延氧化 层，所述外延层杂质浓度与所述衬底杂质浓度相同；
设置于所述外延层上，由n型六方结构4H-SiC制作的漏电极区；
设置于所述漏电极区上，由p型六方结构4H-SiC制作的栅极区；
设置于所述栅极区预设区域上，由n型六方结构6H-SiC制作的长源极区；
设置于所述栅极区其余区域上，由n型六方结构6H-SiC制作的短源极区；
设置于所述漏电极区与所述漂移区之间，有多晶硅填充的贯通区，所述贯通区于所述外 延区中央；
设置于所述外延层及形成在所述外延层表面的外延氧化层之间，由p+型3C-SiC制作的 第二缓冲层；
设置于所述第二缓冲层上，由p-型3C-SiC制作的耐压层，在所述耐压层中形成浅沟槽 隔离结构，所述浅沟槽隔离结构将所述耐压层分为高耐压器件区和非高耐压器件区；
栅电极，位于所述栅极区结构上且电连接所述栅极区结构；
漏电极，位于所述漏极区结构上且电连接所述漏极区结构；
长源极，位于所述长源极区结构且电连接所述且电连接所述长源极区结构；
短源极，位于所述短源极区结构且电连接所述且电连接所述短源极区结构。
优选地，在由n型3C-SiC制作的外延层上进行刻蚀以形成沟槽，并在所述沟槽注入氮离 子，以形成在所述外延层表面的外延氧化层；
所述外延层的杂质浓度为1×1015/cm3至1×1016/cm3之间，所述外延层的膜厚为6μm-8 μm之间。
优选地，在所述外延层及形成在所述外延层表面的外延氧化层形成图案化硬掩膜层，并 以所述图案化硬掩膜层为掩膜，刻蚀去除所述硬掩膜层、外延氧化层以及部分厚度的所述外 延层，以形成所述沟槽。
优选地，在靠近外延氧化层的漏电极区、栅极区、长源极区及短源极区填入高参杂多晶 硅，并对所述高参杂多晶硅进行p+型介质隔离刻蚀，以形成高参杂多晶硅通孔，并在所述通 孔上连接漏电极、栅极、长源极及短源极的电极。
优选地，所述衬底为4H-SiC单晶衬底、6H-SiC单晶衬底或3C-SiC单晶衬底中的任意一 种，所述碳化硅衬底厚度为230μm-300μm。
第二方面，本发明提供了一种SiC半导体器件制备方法，所述方法包括：
在由p型SiC制作的衬底上形成在所述衬底表面的衬底氧化层；
在所述衬基上，由n+型3C-SiC制作第一缓冲层，所述第一缓冲层杂质浓度是所述衬底 杂质浓度的1/2；
在所述第一缓冲层上，由n型3C-SiC制作漂移层，所述漂移层杂质浓度是所述衬底杂质 浓度的4/5；
在所述漂移层上，由n型3C-SiC制作外延层及在所述外延层表面的外延氧化层，所述外 延层杂质浓度与所述衬底杂质浓度相同；
在所述外延层上，由n型六方结构4H-SiC制作漏电极区；
在所述漏电极区上，由p型六方结构4H-SiC制作栅极区；
在所述栅极区的内部表面上分别以预设区域与其余区域相向地设置具有同一浓度、同一 深度、均n型六方结构6H-SiC制作的长源极区与短源极区；
设置于所述漏电极区与所述漂移区之间，有多晶硅填充的贯通区，所述贯通区于所述外 延区中央；
在所述外延层及形成在所述外延层表面的外延氧化层之间，由p+型3C-SiC制作第二缓 冲层；
在所述第二缓冲层上，由p-型3C-SiC制作耐压层，在所述耐压层中形成浅沟槽隔离结 构，所述浅沟槽隔离结构将所述耐压层分为高耐压器件区和非高耐压器件区；
在所述栅极区结构上且电连接所述栅极区结构生成栅电极；
在所述漏极区结构上且电连接所述漏极区结构生成漏电极；
在所述长源极区结构且电连接所述且电连接所述长源极区结构生成长源极；
在所述短源极区结构且电连接所述且电连接所述短源极区结构生成短源极。
优选地，所述在由n型3C-SiC制作的外延层上进行刻蚀以形成沟槽，所述方法包括：
在所述外延层及形成在所述外延层表面的外延氧化层形成图案化硬掩膜层，并以所述图 案化硬掩膜层为掩膜，刻蚀去除所述硬掩膜层、外延氧化层以及部分厚度的所述外延层，以 形成所述沟槽。
优选地，在靠近外延氧化层的漏电极区、栅极区、长源极区及短源极区填入高参杂多晶 硅，并对所述高参杂多晶硅进行p+型介质隔离刻蚀，以形成高参杂多晶硅通孔，并在所述通 孔上连接漏电极、栅极、长源极及短源极的电极。
有益效果：本发明的SiC半导体器件及其制备方法，通过在垫底或外延层上增加垫底氧 化层或外延氧化层，可用于隔离与保护衬底或外延层；衬垫氧化层的材料为碳氮氧化硅，与 垫底氧化层的材料一致，从而利于衬垫的紧密相接，进而减少衬垫氧化层出现潜在缺陷的概 率，降低后续沟槽结构出现损伤的风险；引入双层缓冲层加强了层与层、电极与器件的粘连 性，避免两层材料之间可能存在晶格失配，实现应力释放与位错过滤，减小研磨可能造成应 力而使得器件层结构损坏的问题，使器件结构更加稳定，提高了系统稳定性；引入大小不同 的源极区，可适用于不同的载流子大小需求；引入浅沟槽隔离结构将耐压层分为高耐压器件 区与非高耐压器件区，可适用于高压或低压不同应用环境中。以上措施，解决现有技术中存 在的不能适应高低压不同应用环境，器件结构之间失配、不稳定，易遭损伤的风险的问题。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附 图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，附图中的实 施例不构成对本发明的任何限制，对于本领域普通技术人员来讲，在不付出创造性劳动的前 提下，还可以根据这些附图获得其他的附图。
图1是本发明SiC半导体器件结构示意图。
图2是本发明SiC半导体器件制备方法流程示意图。
图3是本发明SiC半导体器件制备方法所呈现的衬底及其表面的衬底氧化层的结构示意 图。
图4是本发明SiC半导体器件制备方法形成第一缓冲层后所呈现的结构示意图。
图5是本发明SiC半导体器件制备方法形成漂移层后所呈现的结构示意图。
图6是本发明SiC半导体器件制备方法形成外延层后所呈现的结构示意图。
图7是本发明SiC半导体器件制备方法形成贯通区后所呈现的结构示意图。
图8是本发明SiC半导体器件制备方法形成漏电极区后所呈现的结构示意图。
图9是本发明SiC半导体器件制备方法形成栅极区后所呈现的结构示意图。
图10是本发明SiC半导体器件制备方法形成长源极区、短源极区后所呈现的结构示意图。
图11是本发明SiC半导体器件制备方法形成第二缓冲层后所呈现的结构示意图。
图12是本发明SiC半导体器件制备方法形成耐压区后所呈现的结构示意图。
图13是本发明SiC半导体器件制备方法形成外延氧化层后所呈现的结构示意图。
图14是本发明SiC半导体器件制备方法形成电极孔后所呈现的结构示意图。
图中，1.衬底，2.衬底氧化层，3.第一缓冲层，4.漂移层，5.外延层，6.漏电极区，7.栅极区，8.长源极区，9.短源极区，10.第二缓冲层，11.耐压区，12.外延氧化层。
具体实施方式
下面结合附图与实施例对本发明技术方案作进一步详细的说明，这是本发明的较佳实施 例。应当理解，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例；需要说 明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。基于本发 明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例， 都属于本发明保护的范围。
应注意的是，在本说明书中，相似的标号和字母在下面的附图中表示类似项，因此，一 旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常 摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装 置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“水平”、“竖直”等术语并不表示要求部件绝对水平或悬垂，而是可以稍微 倾斜。如“水平”仅仅是指其方向相对“竖直”而言更加水平，并不是表示该结构一定要完全水平，而是可以稍微倾斜。
在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安 装”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接； 可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以 是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本 发明中的具体含义。
本发明实施例技术方案的主要思想：
在由p型SiC制作的衬底上形成在所述衬底表面的衬底氧化层；在所述衬基上，由n+型 3C-SiC制作第一缓冲层，所述第一缓冲层杂质浓度是所述衬底杂质浓度的1/2；在所述第一 缓冲层上，由n型3C-SiC制作漂移层，所述漂移层杂质浓度是所述衬底杂质浓度的4/5；在 所述漂移层上，由n型3C-SiC制作外延层及在所述外延层表面的外延氧化层，所述外延层杂 质浓度与所述衬底杂质浓度相同；
在所述外延层上，由n型六方结构4H-SiC制作漏电极区；在所述漏电极区上，由p型六 方结构4H-SiC制作栅极区；在所述栅极区的内部表面上分别以预设区域与其余区域相向地设 置具有同一浓度、同一深度、均n型六方结构6H-SiC制作的长源极区与短源极区；
设置于所述漏电极区与所述漂移区之间，有多晶硅填充的贯通区，所述贯通区于所述外 延区中央；
在所述外延层上，由p+型3C-SiC制作第二缓冲层；在所述第二缓冲层上，由p-型3C-SiC 制作耐压层，在所述耐压层中形成浅沟槽隔离结构，所述浅沟槽隔离结构将所述耐压层分为 高耐压器件区和非高耐压器件区；
在所述栅极区结构上且电连接所述栅极区结构生成栅电极；在所述漏极区结构上且电连 接所述漏极区结构生成漏电极；在所述长源极区结构且电连接所述且电连接所述长源极区结 构生成长源极；在所述短源极区结构且电连接所述且电连接所述短源极区结构生成短源极。
为了更好的理解上述的技术方案，下面将结合说明书附图以及具体的实施方式对上述技 术方案进行详细的说明。
实施例一
本发明一实施例提供了一种SiC半导体器件结构，如图1所示，具体可以包括如下模块：
由p型SiC制作的衬基，所述衬基包括衬底及形成在所述衬底表面的衬底氧化层。
本实施例中的衬基为SiC。但在另一些实施例中，所述衬基的材料还可以为硅、锗、锗 化硅、砷化镓或镓化铟等其他材料；或又再一些实施例中，所述衬基还可以为绝缘体上的锗 衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
需要说明的是，本实施例中的垫底氧化层可用于隔离与保护衬底，在其它实施例中还可 以作为硬掩膜层的应力缓冲层。衬垫氧化层可以为氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、 氮氧化硅中的一种或多种，在本实施例中，衬垫氧化层的材料为碳氮氧化硅，与垫底氧化层 的材料一致，从而利于衬垫的紧密相接，进而减少衬垫氧化层出现潜在缺陷的概率，降低后 续沟槽结构出现损伤的风险。
设置于所述衬基上，由n+型3C-SiC制作的第一缓冲层，所述第一缓冲层杂质浓度是所 述衬底杂质浓度的1/2；由于两层材料之间可能存在晶格失配，所以引入缓冲层实现应力释 放与位错过滤，以获得较好的晶体质量。
设置于所述第一缓冲层上，由n型3C-SiC制作的漂移层，所述漂移层杂质浓度是所述衬 底杂质浓度的4/5；其中，所述衬底为4H-SiC单晶衬底、6H-SiC单晶衬底或3C-SiC单晶衬 底中的任意一种，所述碳化硅衬底厚度为230μm-300μm。本实施例中的漂移层可用于隔离 与抗刻蚀。
设置于所述漂移层上，由n型3C-SiC制作的外延层及形成在所述外延层表面的外延氧化 层，所述外延层杂质浓度与所述衬底杂质浓度相同；本实施例中的外延氧化层可用于隔离与 保护外延层，在其它实施例中还可以作为硬掩膜层的应力缓冲层。
设置于所述外延层上，由n型六方结构4H-SiC制作的漏电极区；设置于所述漏电极区上， 由p型六方结构4H-SiC制作的栅极区；设置于所述栅极区预设区域上，由n型六方结构6H-SiC 制作的长源极区；设置于所述栅极区其余区域上，由n型六方结构6H-SiC制作的短源极区；
具体地，所述栅极区的内部表面上分别以预设区域与其余区域相向地设置具有同一浓度、 同一深度的长源极区与短源极区，从而适应于不同的源极区载流子大小需求。
设置于所述漏电极区与所述漂移区之间，有多晶硅填充的贯通区，所述贯通区于所述外 延区中央。
设置于所述外延层及形成在所述外延层表面的外延氧化层之间，由p+型3C-SiC制作的 第二缓冲层；设置于所述第二缓冲层上，由p-型3C-SiC制作的耐压层，在所述耐压层中形 成浅沟槽隔离结构，所述浅沟槽隔离结构将所述耐压层分为高耐压器件区和非高耐压器件区， 可运用于高压或低压应用环境中。
栅电极，位于所述栅极区结构上且电连接所述栅极区结构；漏电极，位于所述漏极区结 构上且电连接所述漏极区结构；长源极，位于所述长源极区结构且电连接所述且电连接所述 长源极区结构；短源极，位于所述短源极区结构且电连接所述且电连接所述短源极区结构。
本实施例中，在由n型3C-SiC制作的外延层上进行刻蚀以形成沟槽，并在所述沟槽注入 氮离子，以形成在所述外延层表面的外延氧化层；其中，所述外延层的杂质浓度为1×1015/cm3至1×1016/cm3之间，所述外延层的膜厚为6μm-8μm之间。
在一个可选实施例中，在所述外延层及形成在所述外延层表面的外延氧化层形成图案化 硬掩膜层，并以所述图案化硬掩膜层为掩膜，刻蚀去除所述硬掩膜层、外延氧化层以及部分 厚度的所述外延层，以形成所述沟槽。
在另一可选实施例中，在靠近外延氧化层的漏电极区、栅极区、长源极区及短源极区填 入高参杂多晶硅，并对所述高参杂多晶硅进行p+型介质隔离刻蚀，以形成高参杂多晶硅通孔， 并在所述通孔上连接漏电极、栅极、长源极及短源极的电极。
实施例二
本发明一实施例提供了一种SiC半导体器件制备方法，如图2所示，具体可以包括如下 步骤：
步骤S101，在由p型SiC制作的衬底上形成在所述衬底表面的衬底氧化层。
如图3所述，本实施例中的衬基为SiC。但在另一些实施例中，所述衬基的材料还可以 为硅、锗、锗化硅、砷化镓或镓化铟等其他材料；或又再一些实施例中，所述衬基还可以为 绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的 材料。
需要说明的是，本实施例中的垫底氧化层可用于隔离与保护衬底，在其它实施例中还可 以作为硬掩膜层的应力缓冲层。衬垫氧化层可以为氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、 氮氧化硅中的一种或多种，在本实施例中，衬垫氧化层的材料为碳氮氧化硅，与垫底氧化层 的材料一致，从而利于衬垫的紧密相接，进而减少衬垫氧化层出现潜在缺陷的概率，降低后 续沟槽结构出现损伤的风险。
步骤S102，在所述衬基上，由n+型3C-SiC制作第一缓冲层，所述第一缓冲层杂质浓度 是所述衬底杂质浓度的1/2，如图4所示。
步骤S103，在所述第一缓冲层上，由n型3C-SiC制作漂移层，所述漂移层杂质浓度是 所述衬底杂质浓度的4/5；本实施例中的漂移层可用于隔离与抗刻蚀；如图5所示。
步骤S104，在所述漂移层上，由n型3C-SiC制作外延层及在所述外延层表面的外延氧 化层，所述外延层杂质浓度与所述衬底杂质浓度相同。
如图6所示，本实施例中，由于两层材料之间可能存在晶格失配，所以引入缓冲层实现 应力释放与位错过滤，以获得较好的晶体质量。
在一个可选实施例中，所述由n型3C-SiC制作外延层及在所述外延层表面的外延氧化层， 所述方法具体可以包括：在由n型3C-SiC制作的外延层上进行刻蚀以形成沟槽，并在所述沟 槽注入氮离子，以形成在所述外延层表面的外延氧化层。其中，外延氧化层可用于隔离与保 护外延层，在其它实施例中还可以作为硬掩膜层的应力缓冲层。
在另一可选实施例中，所述在由n型3C-SiC制作的外延层上进行刻蚀以形成沟槽，所述 方法具体可以包括：在所述外延层及形成在所述外延层表面的外延氧化层形成图案化硬掩膜 层，并以所述图案化硬掩膜层为掩膜，刻蚀去除所述硬掩膜层、外延氧化层以及部分厚度的 所述外延层，以形成所述沟槽。
步骤S105，设置于所述漏电极区与所述漂移区之间，有多晶硅填充的贯通区，所述贯通 区于所述外延区中央，如图7所示。
步骤S106，在所述外延层上，由n型六方结构4H-SiC制作漏电极区；在所述漏电极区 上，由p型六方结构4H-SiC制作栅极区；所述栅极区的内部表面上分别以预设区域与其余区 域相向地设置具有同一浓度、同一深度、均n型六方结构6H-SiC制作的长源极区与短源极区； 从而适应于不同的源极区载流子大小需求。如图8-10所示。
步骤S107，在所述外延层及形成在所述外延层表面的外延氧化层之间，由p+型3C-SiC 制作第二缓冲层；在所述第二缓冲层上，由p-型3C-SiC制作耐压层，在所述耐压层中形成 浅沟槽隔离结构，所述浅沟槽隔离结构将所述耐压层分为高耐压器件区和非高耐压器件区， 可运用于高压或低压应用环境中。如图11-13所示。
步骤S108，在所述栅极区结构上且电连接所述栅极区结构生成栅电极；在所述漏极区结 构上且电连接所述漏极区结构生成漏电极；在所述长源极区结构且电连接所述且电连接所述 长源极区结构生成长源极；在所述短源极区结构且电连接所述且电连接所述短源极区结构生 成短源极。
在本实施例中，在靠近外延氧化层的漏电极区、栅极区、长源极区及短源极区填入高参 杂多晶硅，并对所述高参杂多晶硅进行p+型介质隔离刻蚀，以形成高参杂多晶硅通孔，并在 所述通孔上连接漏电极、栅极、长源极及短源极的电极。如图14所示，部分未列出。
综上所述，本发明实施例提供的一种SiC半导体器件及其制备方法，通过在垫底或外延 层上增加垫底氧化层或外延氧化层，可用于隔离与保护衬底或外延层；衬垫氧化层的材料为 碳氮氧化硅，与垫底氧化层的材料一致，从而利于衬垫的紧密相接，进而减少衬垫氧化层出 现潜在缺陷的概率，降低后续沟槽结构出现损伤的风险；引入双层缓冲层加强了层与层、电 极与器件的粘连性，避免两层材料之间可能存在晶格失配，实现应力释放与位错过滤，减小 研磨可能造成应力而使得器件层结构损坏的问题，使器件结构更加稳定，提高了系统稳定性； 引入大小不同的源极区，可适用于不同的载流子大小需求；引入浅沟槽隔离结构将耐压层分 为高耐压器件区与非高耐压器件区，可适用于高压或低压不同应用环境中。以上措施，解决 现有技术中存在的不能适应高低压不同应用环境，器件结构之间失配、不稳定，易遭损伤的 风险的问题。
需要说明，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。并且，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术 方案的结合不存在，也不在本发明要求的保护范围之内。
需要说明的是，对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动 作组合，但是本领域技术人员应该知悉，本发明并不受所描述的动作顺序的限制，因为依据 本发明，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说 明书中所描述的实施例均属于可选实施例，所涉及的动作和模块并不一定是本发明所必须的。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可 以参见其他实施例的相关描述。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者 操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这 种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排 他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而 且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有 的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括 所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
还需要说明的是，在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示 例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、 材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意 性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点 可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本 领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进 行结合和组合。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参 照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以 对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替 换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种SiC半导体器件，其特征在于，所述器件包括：
由p型SiC制作的衬基，所述衬基包括衬底及形成在所述衬底表面的衬底氧化层；
设置于所述衬基上，由n+型3C-SiC制作的第一缓冲层，所述第一缓冲层杂质浓度是所述衬底杂质浓度的1/2；
设置于所述第一缓冲层上，由n型3C-SiC制作的漂移层，所述漂移层杂质浓度是所述衬底杂质浓度的4/5；
设置于所述漂移层上，由n型3C-SiC制作的外延层及形成在所述外延层表面的外延氧化层，所述外延层杂质浓度与所述衬底杂质浓度相同；
设置于所述外延层上，由n型六方结构4H-SiC制作的漏电极区；
设置于所述漏电极区上，由p型六方结构4H-SiC制作的栅极区；
设置于所述栅极区预设区域上，由n型六方结构6H-SiC制作的长源极区；
设置于所述栅极区其余区域上，由n型六方结构6H-SiC制作的短源极区；
设置于所述漏电极区与所述漂移区之间，有多晶硅填充的贯通区，所述贯通区于所述外延区中央；
设置于所述外延层及形成在所述外延层表面的外延氧化层之间，由p+型3C-SiC制作的第二缓冲层；
设置于所述第二缓冲层上，由p-型3C-SiC制作的耐压层，在所述耐压层中形成浅沟槽隔离结构，所述浅沟槽隔离结构将所述耐压层分为高耐压器件区和非高耐压器件区；
栅电极，位于所述栅极区结构上且电连接所述栅极区结构；
漏电极，位于所述漏极区结构上且电连接所述漏极区结构；
长源极，位于所述长源极区结构且电连接所述且电连接所述长源极区结构；
短源极，位于所述短源极区结构且电连接所述且电连接所述短源极区结构。
2.根据权利要求1所述的器件，其特征在于，所述栅极区的内部表面上分别以预设区域与其余区域相向地设置具有同一浓度、同一深度的长源极区与短源极区。
3.根据权利要求1所述的器件，其特征在于，在由n型3C-SiC制作的外延层上进行刻蚀以形成沟槽，并在所述沟槽注入氮离子，以形成在所述外延层表面的外延氧化层；
所述外延层的杂质浓度为1×1015/cm3至1×1016/cm3之间，所述外延层的膜厚为6μm-8μm之间。
4.根据权利要求3所述的器件，其特征在于，在所述外延层及形成在所述外延层表面的外延氧化层形成图案化硬掩膜层，并以所述图案化硬掩膜层为掩膜，刻蚀去除所述硬掩膜层、外延氧化层以及部分厚度的所述外延层，以形成所述沟槽。
5.根据权利要求1-4任一项所述的器件，其特征在于，在靠近外延氧化层的漏电极区、栅极区、长源极区及短源极区填入高参杂多晶硅，并对所述高参杂多晶硅进行p+型介质隔离刻蚀，以形成高参杂多晶硅通孔，并在所述通孔上连接漏电极、栅极、长源极及短源极的电极。
6.根据权利要求5所述的方法，其特征在于，所述衬底为4H-SiC单晶衬底、6H-SiC单晶衬底或3C-SiC单晶衬底中的任意一种，所述碳化硅衬底厚度为230μm-300μm。
7.一种SiC半导体器件制备方法，其特征在于，所述方法包括：
在由p型SiC制作的衬底上形成在所述衬底表面的衬底氧化层；
在所述衬基上，由n+型3C-SiC制作第一缓冲层，所述第一缓冲层杂质浓度是所述衬底杂质浓度的1/2；
在所述第一缓冲层上，由n型3C-SiC制作漂移层，所述漂移层杂质浓度是所述衬底杂质浓度的4/5；
在所述漂移层上，由n型3C-SiC制作外延层及在所述外延层表面的外延氧化层，所述外延层杂质浓度与所述衬底杂质浓度相同；
在所述外延层上，由n型六方结构4H-SiC制作漏电极区；
在所述漏电极区上，由p型六方结构4H-SiC制作栅极区；
在所述栅极区的内部表面上分别以预设区域与其余区域相向地设置具有同一浓度、同一深度、均n型六方结构6H-SiC制作的长源极区与短源极区；
设置于所述漏电极区与所述漂移区之间，有多晶硅填充的贯通区，所述贯通区于所述外延区中央；
在所述外延层及形成在所述外延层表面的外延氧化层之间，由p+型3C-SiC制作第二缓冲层；
在所述第二缓冲层上，由p-型3C-SiC制作耐压层，在所述耐压层中形成浅沟槽隔离结构，所述浅沟槽隔离结构将所述耐压层分为高耐压器件区和非高耐压器件区；
在所述栅极区结构上且电连接所述栅极区结构生成栅电极；
在所述漏极区结构上且电连接所述漏极区结构生成漏电极；
在所述长源极区结构且电连接所述且电连接所述长源极区结构生成长源极；
在所述短源极区结构且电连接所述且电连接所述短源极区结构生成短源极。
8.根据权利要求7所述的器件，其特征在于，所述由n型3C-SiC制作外延层及在所述外延层表面的外延氧化层，所述方法包括：
在由n型3C-SiC制作的外延层上进行刻蚀以形成沟槽，并在所述沟槽注入氮离子，以形成在所述外延层表面的外延氧化层。
9.根据权利要求8所述的器件，其特征在于，所述在由n型3C-SiC制作的外延层上进行刻蚀以形成沟槽，所述方法包括：
在所述外延层及形成在所述外延层表面的外延氧化层形成图案化硬掩膜层，并以所述图案化硬掩膜层为掩膜，刻蚀去除所述硬掩膜层、外延氧化层以及部分厚度的所述外延层，以形成所述沟槽。
10.根据权利要求7-9任一项所述的器件，其特征在于，在靠近外延氧化层的漏电极区、栅极区、长源极区及短源极区填入高参杂多晶硅，并对所述高参杂多晶硅进行p+型介质隔离刻蚀，以形成高参杂多晶硅通孔，并在所述通孔上连接漏电极、栅极、长源极及短源极的电极。
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