CN112563326A - 一种具有寄生二极管的mos栅控晶闸管及其制造方法 - Google Patents
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Abstract
本发明涉及功率半导体技术领域，具体的说是适用于脉冲功率领域的一种具有寄生二极管的MOS栅控晶闸管及其制造方法。本发明主要通过改进常规MOS栅控晶闸管的器件结构，在栅极与阴极之间引入寄生二极管，避免了MOS栅控晶闸管应用于脉冲功率领域时因栅介质击穿导致脉冲系统发生失效，以及静电放电时因栅介质击穿导致器件失效的问题。
Description
技术领域
本发明涉及功率半导体技术领域，具体的说是适用于脉冲功率领域的一种具有寄生二极管的MOS栅控晶闸管及其制造方法。
背景技术
脉冲功率系统中，经常通过储能系统以及利用功率半导体开关实现对能量在时间宽度上的压缩，产生瞬态的高功率脉冲。对于电流脉冲，一般要求其具有较大的上升沿di/dt和峰值电流。而功率半导体开关作为功率脉冲系统中的关键器件，决定着系统的输出功率，因此也对其峰值电流以及di/dt能力提出了相应的要求。
常规MOS控制晶闸管(MOS-Control Thyristors，MCTs)具有电流密度大、开关速度快、导通压降小等特点，很适合应用于功率脉冲领域。但由于常规MCT是常开器件，需要在栅上施加负压以维持阻断状态，因此其驱动电路复杂，且不利于提高系统的可靠性。在此基础上，一种具有阴极短路结构的MOS控制晶闸管(Cathode-short MCT,CS-MCT)被提出，通过阴极短路区的引入，使其具有常关特性，有利于简化驱动电路。同时，CS-MCT能在较小的导通电流下被触发，使其在较大电流范围内具有较小的导通电阻。但常规MCT和CS-MCT在脉冲放电时，由于具有较大的di/dt，从器件阴极到地的寄生电感上会产生很大的感生电动势，使栅电容两端电势差增大，容易导致栅氧化层击穿，造成脉冲系统失效。
同时，半导体器件在生产、组装、运输等过程中，常常会受到静电放电(Electrostatic Discharge,ESD)的影响。随着技术的发展，电子系统的小型化使ESD带来的危害尤为突出，因此ESD防护仍是如今的研究热点。ESD现象发生时通常会在很短的时间内产生较大的电流(电压)，对于MOS控制晶闸管而言，该电流(电压)直接加到栅上会导致栅氧化层的击穿，引起器件及系统失效。
发明内容
本发明的目的，就是为了避免MOS控制晶闸管应用于脉冲功率领域时因栅介质击穿导致脉冲系统发生失效，以及静电放电时因栅介质击穿导致的器件失效的问题。
本发明的技术方案：一种具有寄生二极管的MOS栅控晶闸管，其元胞结构包括由阳极10和位于阳极10底部的阳极金属11构成的阳极结构、位于阳极结构顶部的漂移区1、位于漂移区1顶部的栅极结构与阴极结构以及寄生二极管结构；所述N型漂移区1中具有P型阱区4，所述P型阱区4上层具有第一N型阱区51和第二N型阱区52；所述栅极结构与P型阱区4顶部的一端接触，第二N型阱区52位于P型阱区4顶部的另一端；所述第一N型阱区51上层具有P型源区6；其特征在于，所述阴极结构包括阴极金属8；所述阴极金属8与部分P型阱区4的上表面、部分第一N型阱区51的上表面以及部分P型源区6的上表面接触；所述栅极结构包括栅氧化层2、多晶硅3和栅极金属9；所述栅氧化层2的底部同时与N型漂移区1的上表面、部分P型阱区4的上表面、部分第一N型阱区51的上表面和部分P型源区6的上表面接触；所述多晶硅3位于栅氧化层2上表面；所述栅极金属9与部分多晶硅3接触，同时延伸至远离多晶硅一侧，并与部分第二N型阱区52上表面接触；所述栅极金属9与阴极金属8之间通过绝缘介质层7完全隔离；所述栅氧化层2和多晶硅3与阴极金属8之间也通过绝缘介质层7完全隔离；所述寄生二极管结构包括第二N型阱区52与P型阱区4构成的PN结，栅极金属9与第二N型阱区52上表面接触的部分作为寄生二极管的阴极，阴极金属8与P型阱区4接触的部分作为寄生二极管的阳极。
一种具有寄生二极管的MOS栅控晶闸管的制造方法，其特征在于，包括以下步骤：
第一步：采用衬底硅片制作结终端，形成N型漂移区1；
第二步：在N型漂移区1上表面通过热氧生长栅氧化层2，在栅氧化层2表面淀积多晶硅3，并进行刻蚀；
第三步：采用多晶硅自对准技术，在N型漂移区1上表面通过离子注入和推结形成P型阱区4；
第四步：在P型阱区4中注入N型杂质形成第一N型阱区51和第二N型阱区52，且部分第一N型阱区51的上表面与栅氧化层2的底部接触；
第五步：在第一N型阱区51中注入P型杂质形成P型源区6；
第六步：在器件表面淀积BPSG绝缘介质层7，刻蚀欧姆接触孔，所述绝缘介质层7完全覆盖多晶硅3的上表面和侧面；
第七步：在器件正面淀积第一层金属并刻蚀第一层金属，形成阴极金属8；
第八步：在器件表面淀积BPSG绝缘介质层7，刻蚀欧姆接触孔，所述绝缘介质层7完全覆盖阴极金属8的上表面和侧面；
第九步：在器件正面淀积第二层金属，形成栅极金属9；
第十步：淀积钝化层；
第十一步：对N型漂移区1下表面进行减薄、抛光处理，离子注入并进行激活，形成阳极区10；
第十二步：背金，在阳极区10底部淀积阳极金属11形成阳极。
本发明的效益是，提出具有寄生二极管的MOS栅控晶闸管，避免了MOS栅控晶闸管应用于脉冲功率领域时因栅介质击穿导致脉冲系统发生失效，以及静电放电时因栅介质击穿导致的器件失效的问题。
附图说明
图1是常规MCT的结构示意图；
图2是实施例中具有寄生二极管的MOS栅控晶闸管的结构示意图；
图3是MOS栅控晶闸管电容脉冲放电条件下的等效电路图；
图4是脉冲放电时，常规MCT和实施例结构的栅极-阴极两端电势差的仿真结果对比图；
图5是常规MCT和实施例结构栅电流与栅电压关系的仿真结果对比图；
图6是实施例的工艺流程中采用衬底硅片形成N型漂移区1的示意图；
图7是实施例的工艺流程中在N型硅片上制作栅氧化层2和多晶硅3的示意图；
图8是实施例的工艺流程中在N型硅片上制作P型阱区的示意图；
图9是实施例的工艺流程中在P阱区中制作N型阱区的示意图；
图10是实施例的工艺流程中在N阱区中制作P型源区的示意图；
图11是实施例的工艺流程中第一次淀积BPSG层的示意图；
图12是实施例中的工艺流程中淀积第一层金属并刻蚀第一层金属，形成阴极金属8的示意图；
图13是实施例中的工艺流程中第二次淀积BPSG层并刻蚀接触孔的示意图；
图14是实施例中的工艺流程中淀积第二层金属，形成栅极金属9的示意图；
图15是实施例中的工艺流程中在N型硅片背面制作P型阳极区的示意图；
图16是实施例中的工艺流程中在P型阳极区上淀积阳极金属的示意图。
具体实施方式
下面结合附图和实施例，详细描述本发明的技术方案：
图1为MCT的结构示意图，其具有寄生的晶闸管结构，其开启时具有较大的di/dt，导通时具有较小的导通压降。但在应用于脉冲放电时，由于其具有较大的di/dt，从器件阴极到地的寄生电感上会产生很大的感生电动势，栅电容两端电势差增大，增大至超过栅氧化层击穿电压(VOX)时会导致栅氧化层击穿，从而使脉冲系统失效。
图2为实施例中具有寄生二极管的MOS栅控晶闸管的结构示意图。与常规MCT相比，本发明结构中阴极金属8与部分P型阱区4接触，即具有阴极短路区。同时本发明结构与常规MCT相比还具有栅极金属9和第二N型阱区52，且栅极金属9与部分第二N型阱区52上表面接触。从而在本发明结构中引入了寄生二极管结构，包括第二N型阱区52与P型阱区4构成的PN结，栅极金属9与第二N型阱区52上表面接触的部分作为寄生二极管的阴极，阴极金属8与P型阱区4接触的部分作为寄生二极管的阳极。
本发明提出的具有寄生二极管的MOS栅控晶闸管，其工作原理如下：
由于本发明结构引入了阴极短路区，在正向阻断时，阳极注入的空穴可通过阴极短路区流向阴极，故栅极零偏置下就可以实现正向耐压，具有常关特性。在脉冲放电时，本发明结构阴极接地，在栅极上加正压。由多晶硅3、栅氧化层2以及栅氧化层2下方的第一N型阱区51、P型阱区4、N型漂移区1构成的NMOS开启，其阈值电压为VTH。同时，第二N型阱区52和P型阱区4构成的PN结来承受栅极电压。第二N型阱区52和P型阱区4构成的PN结处的耗尽区扩展，电场增强。当栅极电压达到该PN结的击穿电压VB(VTH<VB<VOX)时，PN结击穿，在空间电荷区产生大量的电子—空穴对，实现反向导通，产生了栅极电压的泄放通路。此时在寄生二极管内部形成了从栅极金属9到阴极金属8的泄放电流，使栅极-阴极之间的电位被钳位。因此，在栅极上有大于VB的电压时，该电压可通过引入的寄生二极管泄放掉，使栅极-阴极之间的电位差保持在较低的范围，从而避免了栅电容两端电势差增大而使栅氧化层击穿。值得注意的是，在不影响器件其他特性的前提下，可以通过合理调节P型阱区4和第一、第二N型阱区的浓度来使器件NMOS部分的阈值电压VTH以及寄生二极管的击穿电压VB取到满足应用需求的值，并且满足VTH<VB<VOX。
图3为电容脉冲放电条件下的等效电路图。可以看到，当器件开启后，较大的电流上升沿di/dt会在阴极到地的寄生电感LC上产生一个较大的感应电压。该电压会对栅极电容进行充放电，引起栅极-阴极两端电压震荡，当电压峰值大于栅介质耐压时就会导致栅介质击穿，造成脉冲系统失效。
图4是脉冲放电时，常规MCT和实施例中具有寄生二极管的MOS栅控晶闸管的栅极-阴极两端电势差的仿真结果对比。从图中可以看出，对于常规MCT，其栅极-阴极两端的电压振荡的最大峰值大于150V，而对于本发明结构，其栅极-阴极两端的电压振荡的最大峰值相对于常规MCT减小了90.7％。这是由于本发明结构在栅极和阴极两端引入了寄生二极管结构，当栅极-阴极两端电压增大时，第二N型阱区52和P型阱区4构成的PN结耐压。当栅极-阴极两端电压达到该PN结的击穿电压VB时，PN结击穿并实现反向导通，产生了栅极电压的泄放通路。此时在寄生二极管内部形成了从栅极金属9到阴极金属8的泄放电流，使栅极-阴极之间的电位被钳位。而常规MCT结构由于不存在栅极电压的泄放通路，因此其栅极-阴极两端的电压振荡很明显。这说明本发明结构通过寄生二极管的引入，有效减小了栅极-阴极两端的电压差，使其保持在较低的范围，减小了栅氧化层的击穿风险。因此，本发明结构避免了栅电容两端的电压过大引起栅氧化层击穿而导致的器件损坏和系统失效问题。
图5是常规MCT和实施例结构栅电流与栅电压关系的仿真结果对比图。可以看到，对于常规MCT，在栅氧化层击穿前，随栅极上电压的增大，器件栅电流几乎不变且接近0，说明其不存在泄放栅极电压的通路。因此对于常规MCT，当ESD现象产生的大电压加在栅上时，由栅介质层承受耐压，当栅上电压大于栅氧化层击穿电压(VOX)时会导致栅氧化层的击穿，引起器件及系统失效。而对于本发明结构，当栅极上电压大于VB时，寄生二极管被击穿并反向导通，从而在寄生二极管内部形成了从栅极金属9到阴极金属8的泄放电流。因此，本发明结构在栅压远小于VOX时就可以将栅上电压泄放掉，从而避免了静电放电时因栅介质击穿导致的器件失效。
以图2所示的器件结构示意图为例，其制作方法包括以下步骤：
第一步：采用衬底硅片制作结终端，形成N型漂移区1；
第二步：在N型漂移区1上表面通过热氧生长栅氧化层2，在栅氧化层2表面淀积多晶硅3，并进行刻蚀；
第三步：采用多晶硅自对准技术，在N型漂移区1上表面通过离子注入和推结形成P型阱区4；
第四步：在P型阱区4中注入N型杂质形成第一N型阱区51和第二N型阱区52，且部分第一N型阱区51的上表面与栅氧化层2的底部接触；
第五步：在第一N型阱区51中注入P型杂质形成P型源区6；
第六步：在器件表面淀积BPSG绝缘介质层7，刻蚀欧姆接触孔，所述绝缘介质层7完全覆盖多晶硅3的上表面和侧面；
第七步：在器件正面淀积第一层金属并刻蚀第一层金属，形成阴极金属8；
第八步：在器件表面淀积BPSG绝缘介质层7，刻蚀欧姆接触孔，所述绝缘介质层7完全覆盖阴极金属8的上表面和侧面；
第九步：在器件正面淀积第二层金属，形成栅极金属9；
第十步：淀积钝化层；
第十一步：对N型漂移区1下表面进行减薄、抛光处理，离子注入并进行激活，形成阳极区10；
第十二步：背金，在阳极区10底部淀积阳极金属11形成阳极。
本发明的核心思想在于，通过改进常MOS栅控晶闸管的器件结构，在栅极与阴极之间引入寄生二极管，当栅上电压较大时，使该电压通过寄生二极管的反向导通释放并将栅极-阴极的电势差钳位在比较低的范围。因此，本发明结构避免了MOS栅控晶闸管应用于脉冲功率领域时因栅介质击穿导致脉冲系统发生失效，以及静电放电时因栅介质击穿导致的器件失效的问题。
Claims (2)
1.一种具有寄生二极管的MOS栅控晶闸管，其元胞结构包括由阳极(10)和位于阳极(10)底部的阳极金属(11)构成的阳极结构、位于阳极结构顶部的漂移区(1)、位于漂移区(1)顶部的栅极结构与阴极结构以及寄生二极管结构；所述N型漂移区(1)中具有P型阱区(4)，所述P型阱区(4)上层具有第一N型阱区(51)和第二N型阱区(52)，所述栅极结构与P型阱区(4)顶部的一端接触，第二N型阱区(52)位于P型阱区(4)顶部的另一端；所述第一N型阱区(51)上层具有第一P型源区(6)；其特征在于，所述阴极结构包括阴极金属(8)；所述阴极金属(8)与部分P型阱区(4)的上表面、部分第一N型阱区(51)的上表面以及部分P型源区(6)的上表面接触；所述栅极结构包括栅氧化层(2)、多晶硅(3)和栅极金属(9)；所述栅氧化层(2)的底部同时与N型漂移区(1)的上表面、部分P型阱区(4)的上表面、部分第一N型阱区(51)的上表面和部分P型源区(6)的上表面接触；所述多晶硅(3)位于栅氧化层(2)上表面；所述栅极金属(9)与部分多晶硅(3)接触，同时沿阴极结构上方延伸至远离多晶硅(3)一侧，并与部分第二N型阱区(52)上表面接触；所述栅极金属(9)与阴极金属(8)之间通过绝缘介质层7完全隔离；所述栅氧化层(2)和多晶硅(3)与阴极金属(8)之间也通过绝缘介质层(7)完全隔离；所述寄生二极管结构由第二N型阱区(52)与P型阱区(4)构成，其中，栅极金属(9)与第二N型阱区(52)上表面接触的部分作为寄生二极管的阴极，阴极金属(8)与P型阱区(4)接触的部分作为寄生二极管的阳极。
2.一种具有寄生二极管的MOS栅控晶闸管的制造方法，其特征在于，包括以下步骤：
第一步：采用衬底硅片制作结终端，形成N型漂移区(1)；
第二步：在N型漂移区(1)上表面通过热氧生长栅氧化层(2)，在栅氧化层(2)表面淀积多晶硅(3)，并进行刻蚀；
第三步：采用多晶硅自对准技术，在N型漂移区(1)上表面通过离子注入和推结形成P型阱区(4)；
第四步：在P型阱区(4)中注入N型杂质形成第一N型阱区(51)和第二N型阱区(52)，且部分第一N型阱区(51)的上表面与栅氧化层(2)的底部接触；
第五步：在第一N型阱区(51)中注入P型杂质形成P型源区(6)；
第六步：在器件表面淀积BPSG绝缘介质层(7)，刻蚀欧姆接触孔，所述绝缘介质层(7)完全覆盖多晶硅(3)的上表面和侧面；
第七步：在器件正面淀积第一层金属并刻蚀第一层金属，形成阴极金属(8)；
第八步：在器件表面淀积BPSG绝缘介质层(7)，刻蚀欧姆接触孔，所述绝缘介质层(7)完全覆盖阴极金属(8)的上表面和侧面；
第九步：在器件正面淀积第二层金属，形成栅极金属(9)；
第十步：淀积钝化层；
第十一步：对N型漂移区(1)下表面进行减薄、抛光处理，离子注入并进行激活，形成阳极区(10)；
第十二步：背金，在阳极区(10)底部淀积阳极金属(11)形成阳极。
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