CN112559268A - 测试装置、测试方法和计算机可读存储介质 - Google Patents

Abstract

本申请实施例提供一种测试装置、测试方法和计算机可读存储介质。测试装置包括多个测试模块和总线模块。总线模块与多个测试模块连接。其中一个测试模块用于发送触发信号，其余测试模块用于接收触发信号。当需要同步时钟信号时，主机测试模块可以将时钟信号作为触发信号通过总线模块发送给不同的从机测试模块，从机测试模块可以采用主机测试模块发送的时钟信号。当需要同步触发信号时，主机测试模块发送触发信号给不同的从机测试模块。从机测试模块可以被依次激发进入工作状态。因此，测试装置可以通过总线模块将测试模块连接，通过触发信号使得不同测试模块协同工作，从而提高了测试的便捷性和测试的效率。

Description

测试装置、测试方法和计算机可读存储介质

技术领域

本申请涉及测试技术领域，特别是涉及一种测试装置、测试方法和计算机可读存储介质。

背景技术

在芯片测试中，为提高测试效率，通常采用多工位并行测试的方法。现有技术中，对芯片测试的模块均是独立的，测试模块间没有直接信息交互。在多模块协同测试过程中，往往会存在信号的交互和同步。比如，在某些芯片多工位测试过程中，由于芯片引脚的复用，会存在同一功能引脚绑定在两个或多个测试模块。若各模块均有独立的时钟，会出现时序同步问题。当需要对芯片进行顺序测试，即各模块对芯片依次测试时，测试的时序无法控制，这都对测试过程带来了不便，降低了工作效率。

发明内容

基于此，有必要针对上述技术问题，提供一种测试装置、测试方法和计算机可读存储介质。

一种测试装置，包括：

多个测试模块；

总线模块，与所述多个测试模块连接，其中一个所述测试模块用于发送触发信号，其余所述测试模块用于接收所述触发信号。

在一个实施例中，所述测试模块包括：

控制单元；

晶振时钟，与所述控制单元连接；

第一开关单元，与所述控制单元和所述总线模块连接；

第二开关单元，与所述控制单元和所述总线模块连接；

所述控制模块用以控制所述晶振时钟、所述第一开关单元、所述第二开关单元的通断。

在一个实施例中，所述控制单元包括现场可编程门阵列。

在一个实施例中，所述第一开关单元为差分转换单元。

在一个实施例中，所述第二开关单元为单端转换单元。

本申请实施例提供一种测试方法，包括：

在多个测试模块选择主机测试模块，其余测试模块为从机测试模块；

判断是否需要对所述多个测试模块同步时钟信号；

所述主机测试模块和所述从机测试模块根据判断结果通过各自的控制单元控制各自的所述晶振时钟、所述差分转换单元和所述单端转换单元的通断。

在一个实施例中，当判断需要同步时钟信号时，所述主机测试模块和所述从机测试模块根据判断结果通过各自的控制单元控制各自的所述晶振时钟、所述差分转换单元和所述单端转换单元的通断包括：

所述主机测试模块的控制单元控制所述晶振时钟和所述差分单元开启，所述主机测试模块的控制单元控制所述单端转换单元关闭，所述晶振时钟通过所述控制单元发送时钟信号，所述时钟信号作为触发信号通过所述差分转换单元传送到所述总线模块；

所述从机测试模块的控制单元控制所述单端转换单元和所述晶振时钟开启，所述从机测试模块的控制单元控制所述差分转换单元关闭，所述总线模块将所述时钟信号通过所述单端转换单元发送给所述从机测试模块的控制单元，所述从机测试模块的控制单元控制所述晶振时钟关闭。

在一个实施例中，当判断不需要同步时钟信号时，所述主机测试模块和所述从机测试模块根据判断结果通过各自的控制单元控制各自的所述晶振时钟、所述差分转换单元和所述单端转换单元的通断包括：

所述主机测试模块的控制单元控制所述单端转换单元关闭，所述主机测试模块的控制单元控制所述差分转换单元和所述晶振时钟开启，所述主机测试模块的控制单元发送触发信号到所述总线模块；

所述从机测试模块的控制单元控制所述差分转换单元关闭，所述从机测试模块的控制单元控制所述单端转换单元和所述晶振时钟开启，所述从机测试模块的所述控制单元通过所述单端转换单元接收所述触发信号。

本申请实施例提供一种测试装置，包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现所述方法的步骤。

本申请实施例还提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现所述的方法的步骤。

本申请实施例提供的所述测试装置、测试方法和计算机可读存储介质。所述测试装置包括多个测试模块和总线模块。所述总线模块与所述多个测试模块连接。其中一个所述测试模块用于发送触发信号，其余所述测试模块用于接收所述触发信号。当需要同步时钟信号时，所述主机测试模块可以将时钟信号作为所述触发信号通过所述总线模块发送给不同的所述从机测试模块，所述从机测试模块可以采用所述主机测试模块发送的时钟信号。当需要同步触发信号时，所述主机测试模块发送所述触发信号给不同的所述从机测试模块。所述从机测试模块可以被依次激发进入工作状态。因此，所述测试装置可以通过所述总线模块将所述测试模块连接，通过所述触发信号使得不同所述测试模块协同工作，从而提高了测试的便捷性和测试的效率。

附图说明

图1为本申请一个实施例提供的所述测试装置示意图；

图2为本申请实施例提供的图1所述的测试装置的测试方法流程图；

图3为本申请一个实施例提供的测试装置结构示意图。

附图标记说明：

测试装置10、测试模块100、控制单元110、晶振时钟120、第一开关单元130、第二开关单元140、总线模块200。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

请参见图1，本申请实施例提供一种测试装置10。所述测试装置10包括多个测试模块100和总线模块200。所述总线模块200与所述多个测试模块100连接。其中一个所述测试模块100用于发送触发信号，其余所述测试模块100用于接收所述触发信号。

所述测试装置10可以用于集成电路的测试。集成电路可以以芯片的形式存在。因此所述测试装置10可以用于对集成电路芯片进行测试。所述测试模块100可以具有不同的测试功能，比如可以测试电流电压等。所述测试模块100均与所述总线模块200连接。因此，所述测试模块100和所述总线模块200之间可以交互消息。可以在多个所述测试模块100中选择一个做为主机测试模块。其余的所述测试模块100可以称为从机测试模块。所述主机测试模块发送所述触发信号。所述触发信号可以通过所述总线模块200发送到不同的所述从机测试模块。所述从机测试模块可以根据需要确定是否接受所述触发信号。

可以理解，所述测试模块100和所述总线模块200可以相互交互信息。因此，当需要同步时钟信号时，所述主机测试模块可以将时钟信号作为所述触发信号通过所述总线模块200发送给不同的所述从机测试模块。所述从机测试模块可以采用所述主机测试模块发送的时钟信号。当需要同步触发信号时，所述主机测试模块发送所述触发信号给不同的所述从机测试模块。所述从机测试模块可以被依次激发进入工作状态。因此，所述测试装置10可以通过所述总线模块200将所述测试模块100连接，通过所述触发信号使得不同所述测试模块100协同工作，从而提高了测试的便捷性和测试的效率。

在一个实施例中，所述测试模块100包括控制单元110、晶振时钟120、第一开关单元130和第二开关单元140。所述第一开关单元130与所述控制单元110和所述总线模块200连接。所述第二开关单元140与所述控制单元110和所述总线模块200连接。所述控制模块用以控制所述晶振时钟120、所述差分转换单元、所述单端转换单元的通断。

可以理解，当需要同步时钟信号时，所述主机测试模块的控制单元110控制所述晶振时钟120开启，并控制所述第一开关单元130开启，控制所述第二开关单元140关闭。所述主机测试模块的控制单元110将所述时钟信号作为所述触发信号通过所述第一开关单元130发送到总线模块200。同时所述从机测试模块控制所述从机测试模块的第一开关单元130关闭、第二开关单元140开启。所述时钟信号通过所述从机测试模块的所述第二开关单元140发送到所述从机测试模块的控制单元110，然后所述从机测试模块的控制单元110控制所述晶振时钟120关闭。此时，所有所述从机测试模块的时钟和所述主机测试模块的时钟同步。

当不需要同步时钟信号时，即多个所述测试模块100需要同步触发信号时，所述主机测试模块的控制单元110控制所述第二开关单元140关闭。所述主机测试模块的控制单元110控制所述第一开关单元130和所述晶振时钟120开启。所述主机测试模块的控制单元110发送触发信号到所述总线模块200。所述从机测试模块的控制单元110控制所述第一开关单元130关闭，所述从机测试模块的控制单元110控制所述第一开关单元130和所述晶振时钟120开启，所述从机测试模块的所述控制单元110通过所述单端转换单元接收所述触发信号。此时，所述从机测试模块工作时使用各自的时钟，接收到所述触发信号的所述从机测试模块可以做下一步动作，例如开启下一个测试任务。

可以理解，所述主机测试模块和所述从机测试模块是可以动态变化的。请参见图1，测试开始时，从左到右多个所述测试模块100可以依次做为所述主机测试模块。当左侧的第一个所述测试模块100为主机测试模块时，其发送触发信号。触发信号经过所述总线模块200发送给左侧第二个测试模块100接收所述触发信号，其被触发后开始相应的工作。当左侧第二个所述测试模块100测试完毕后，可以发送触发信号给左侧第三个所述测试模块100，依次类推完成所有所述测试模块100的测试工作。

在一个实施例中，所述控制单元110包括现场可编程门阵列(FPGA)。所述现场可编程门阵列是一种可编程逻辑器件，其控制程序存储在内存中。加电后，程序自动装载到芯片执行，可显著降低数字系统的开发成本。

在一个实施例中，所述第一开关单元130为差分转换单元。即从所述测试模块100的所述控制单元110输出的触发信号可以通过所述差分转换单元转换为差分信号，然后发送到所述总线模块200。所述总线模块200再将所述差分信号发送给不同所述测试模块100。

在一个实施例中，所述第二开关单元140为单端转换单元。从所述总线模块200输出的差分信号经过所述单端转换单元转换为单端信号后发送给所述控制单元110。

请参见图2，本申请实施例还提供一种测试方法。所述测试方法应用于上述实施例所述的测试装置10中。所述方包括：

S10,在多个测试模块100选择主机测试模块，其余测试模块100为从机测试模块；

S20,判断是否需要对所述多个测试模块100同步时钟信号；

S30,所述主机测试模块和所述从机测试模块根据判断结果通过各自的控制单元110控制各自的所述晶振时钟120、所述差分转换单元和所述单端转换单元的通断。

其中，所述S10中的所述主机测试模块是可以用来发送触发信号的测试模块100。而所述从机测试模块可以为用来接收所述触发信号的测试模块100。所述触发信号可以用来同步不同的所述测试模块100的时钟，也可以用来触发所述测试模块100动作。

所述S30中，每个所述测试模块100均包括所述控制单元110、所述晶振时钟120、所述差分转换单元和所述单端转换单元。每个所述测试模块100中的所述控制单元110可以单独控制每个所述测试模块100中的所述晶振时钟120、所述差分转换单元和所述单端转换单元的通断。

在一个实施例中，当判断需要同步时钟信号时，所述S30包括：

所述主机测试模块的控制单元110控制所述晶振时钟120和所述差分单元开启，所述主机测试模块的控制单元110控制所述单端转换单元关闭，所述晶振时钟120通过所述控制单元110发送时钟信号，所述时钟信号作为所述触发信号通过所述差分转换单元传送到所述总线模块200；

所述从机测试模块的控制单元110控制所述单端转换单元和所述晶振时钟120开启，所述从机测试模块的控制单元110控制所述差分转换单元关闭，所述总线模块200将所述时钟信号通过所述单端转换单元发送给所述从机测试模块的控制单元110，所述从机测试模块的控制单元110控制所述晶振时钟120关闭。

可以理解，所述时钟信号作为所述触发信号通过所述差分转换单元转换为差分信号后发送到所述总线模块200。所述差分信号通过所述单端转换单元转换为单端信号发送给所述控制单元110。所述控制单元110控制所述晶振时钟120关闭。此时所述从机测试模块和所述主机测试模块的时钟完成同步。

在一个实施例中，当判断不需要同步时钟信号时，所述S30包括：

所述主机测试模块的控制单元110控制所述单端转换单元关闭，所述主机测试模块的控制单元110控制所述差分转换单元和所述晶振时钟120开启，所述主机测试模块的控制单元110发送触发信号到所述总线模块200；

所述从机测试模块的控制单元110控制所述差分转换单元关闭，所述从机测试模块的控制单元110控制所述单端转换单元和所述晶振时钟120开启，所述从机测试模块的所述控制单元110通过所述单端转换单元接收所述触发信号。

可以理解，所述主机测试模块的控制单元110发送的所述触发信号通过所述差分转换单元转换为差分信号。所述差分信号通过所述总线模块200发送到所述从测试模块100的单端转换单元，并转换为单端信号发送到所述控制单元110。所述控制单元110接收到作为处罚信号的所述单端信号后控制所述从测试模块100动作。

多个所述测试模块100中，当一个所述测试模块100完成测试工作后，可以作为所述主机测试模块给下一个所述测试模块100发送触发信号，触发下一个所述测试模块100工作，依次类推可以依次完成所有所述测试模块100的工作。可以理解，所述测试模块100的工作顺序可以根据需要调整，而在测试过程中，每个所述测试模块100的时钟是各自控制的。

本申请实施例还提供一种测试装置10。所述测试装置10包括存储器和处理器。所述存储器存储有计算机程序。该处理器执行计算机程序时实现以下步骤：

S10,在多个测试模块100选择主机测试模块，其余测试模块100为从机测试模块；

S20,判断是否需要对所述多个测试模块100同步时钟信号；

S30,所述主机测试模块和所述从机测试模块根据判断结果通过各自的控制单元110控制各自的所述晶振时钟120、所述差分转换单元和所述单端转换单元的通断。

在一个实施例中，处理器执行计算机程序时还实现以下步骤：

当判断需要同步时钟信号时，所述S30包括：

所述主机测试模块的控制单元110控制所述晶振时钟120和所述差分单元开启，所述主机测试模块的控制单元110控制所述单端转换单元关闭，所述晶振时钟120通过所述控制单元110发送时钟信号，所述时钟信号作为所述触发信号通过所述差分转换单元传送到所述总线模块200。

在一个实施例中，处理器执行计算机程序时还实现以下步骤：

当判断不需要同步时钟信号时，所述S30包括：

所述主机测试模块的控制单元110控制所述单端转换单元关闭，所述主机测试模块的控制单元110控制所述差分转换单元和所述晶振时钟120开启，所述主机测试模块的控制单元110发送触发信号到所述总线模块200；

所述从机测试模块的控制单元110控制所述差分转换单元关闭，所述从机测试模块的控制单元110控制所述单端转换单元和所述晶振时钟120开启，所述从机测试模块的所述控制单元110通过所述单端转换单元接收所述触发信号。

所述测试装置10其内部结构图可以如图3所示。该计算机设备包括通过系统总线连接的处理器12、存储器、网络接口14和数据库。其中，该计算机设备的处理器用于提供计算和控制能力。该计算机设备的存储器包括非易失性存储介质15、内存储器13。该非易失性存储介质15存储有操作系统、计算机程序和数据库。该内存储器13为非易失性存储介质15中的操作系统和计算机程序的运行提供环境。该计算机设备的数据库用于存储xxx数据。该计算机设备的网络接口14用于与外部的终端通过网络连接通信。该计算机程序被处理器执行时以实现一种测试方法。

关于测试装置10的具体限定可以参见上文中对于测试方法的限定，在此不再赘述。上述测试装置10中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。

本申请实施例还提供一种计算机可读存储介质。所述计算机可读存储介质被处理器执行时实现以下步骤：

S10,在多个测试模块100选择主机测试模块，其余测试模块100为从机测试模块；

S20,判断是否需要对所述多个测试模块100同步时钟信号；

S30,所述主机测试模块和所述从机测试模块根据判断结果通过各自的控制单元110控制各自的所述晶振时钟120、所述差分转换单元和所述单端转换单元的通断。

在一个实施例中，所述计算机可读存储介质被处理器执行时还实现以下步骤：

当判断需要同步时钟信号时，所述S30包括：

所述主机测试模块的控制单元110控制所述晶振时钟120和所述差分单元开启，所述主机测试模块的控制单元110控制所述单端转换单元关闭，所述晶振时钟120通过所述控制单元110发送时钟信号，所述时钟信号作为所述触发信号通过所述差分转换单元传送到所述总线模块200。

在一个实施例中，所述计算机可读存储介质被处理器执行时还实现以下步骤：

当判断不需要同步时钟信号时，所述S30包括：

所述主机测试模块的控制单元110控制所述单端转换单元关闭，所述主机测试模块的控制单元110控制所述差分转换单元和所述晶振时钟120开启，所述主机测试模块的控制单元110发送触发信号到所述总线模块200；

所述从机测试模块的控制单元110控制所述差分转换单元关闭，所述从机测试模块的控制单元110控制所述单端转换单元和所述晶振时钟120开启，所述从机测试模块的所述控制单元110通过所述单端转换单元接收所述触发信号。

应该理解的是，虽然图2的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图2中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

本领域技术人员可以理解，图1和图3中示出的结构，仅仅是与本申请方案相关的部分结构的框图，并不构成对本申请方案所应用于其上的计算机设备的限定，具体的计算机设备可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种测试装置，其特征在于，包括：

多个测试模块；

总线模块，与所述多个测试模块连接，其中一个所述测试模块用于发送触发信号，其余所述测试模块用于接收所述触发信号。

2.如权利要求1所述的测试装置，其特征在于，所述测试模块包括：

控制单元；

晶振时钟，与所述控制单元连接；

第一开关单元，与所述控制单元和所述总线模块连接；

第二开关单元，与所述控制单元和所述总线模块连接；

所述控制模块用以控制所述晶振时钟、所述第一开关单元、所述第二开关单元的通断。

3.如权利要求2所述的测试装置，其特征在于，所述控制单元包括现场可编程门阵列。

4.如权利要求2所述的测试装置，其特征在于，所述第一开关单元为差分转换单元。

5.如权利要求4所述的测试装置，其特征在于，所述第二开关单元为单端转换单元。

6.一种测试方法，应用于权利要求5所述的测试装置，其特征在于，包括：

在多个测试模块选择主机测试模块，其余测试模块为从机测试模块；

判断是否需要对所述多个测试模块同步时钟信号；

所述主机测试模块和所述从机测试模块根据判断结果通过各自的控制单元控制各自的所述晶振时钟、所述差分转换单元和所述单端转换单元的通断。

7.如权利要求6所述的测试方法，其特征在于，当判断需要同步时钟信号时，所述主机测试模块和所述从机测试模块根据判断结果通过各自的控制单元控制各自的所述晶振时钟、所述差分转换单元和所述单端转换单元的通断包括：

所述主机测试模块的控制单元控制所述晶振时钟和所述差分单元开启，所述主机测试模块的控制单元控制所述单端转换单元关闭，所述晶振时钟通过所述控制单元发送时钟信号，所述时钟信号作为触发信号通过所述差分转换单元传送到所述总线模块；

所述从机测试模块的控制单元控制所述单端转换单元和所述晶振时钟开启，所述从机测试模块的控制单元控制所述差分转换单元关闭，所述总线模块将所述时钟信号通过所述单端转换单元发送给所述从机测试模块的控制单元，所述从机测试模块的控制单元控制所述晶振时钟关闭。

8.如权利要求6所述的测试方法，其特征在于，当判断不需要同步时钟信号时，所述主机测试模块和所述从机测试模块根据判断结果通过各自的控制单元控制各自的所述晶振时钟、所述差分转换单元和所述单端转换单元的通断包括：

所述主机测试模块的控制单元控制所述单端转换单元关闭，所述主机测试模块的控制单元控制所述差分转换单元和所述晶振时钟开启，所述主机测试模块的控制单元发送触发信号到所述总线模块；

所述从机测试模块的控制单元控制所述差分转换单元关闭，所述从机测试模块的控制单元控制所述单端转换单元和所述晶振时钟开启，所述从机测试模块的所述控制单元通过所述单端转换单元接收所述触发信号。

9.一种测试装置，包括存储器和处理器，所述存储器存储有计算机程序，其特征在于，所述处理器执行所述计算机程序时实现权利要求6至8中任一项所述方法的步骤。

10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求6至8中任一项所述的方法的步骤。

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