CN1310814A - 用于多元件系统的时钟系统 - Google Patents

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Abstract

一个时钟模块在与总线时钟信号的生成相结合的情况下运行,进而组成一个模块时钟的联合,并用它来提供一个在总线时钟速度下运行,用于在处理模块间传递数据的足够安全的边界。在优选的实施方案中,一个系统时钟生成总线时钟和采样时钟,该采样时钟相对于总线时钟有一个预置相位关系。在每个处理模块所需频率下的基本时钟以传统的方式生成,依据本发明,通过对采样时钟的采样为每个通讯处理模块生成采样时钟模块。通过用与总线时钟有预置相位关系的采样模块对基本时钟的采样,每个模块时钟就与总线时钟有一个预置的相位关系。通过正确选择预置的相位关系,就可以实现最佳的数据传输速率。

Description

用于多元件系统的时钟系统
发明背景
1．发明领域
本发明涉及电子系统领域，特别是包含有多个时钟元件或模块元件的系统。
2．相关技术描述
大规模系统通常都有多个元器件，并通过一条公共总线进行通讯。在传统的总线系统中，提供一个总线时钟以同步模块间的通讯。即，模块间稳定的总线通讯要求在通讯实际发生的时刻，通讯的数据是稳定的。总线时钟用来标识这些稳定的通讯时刻。传统上，一个模块在通讯时刻之前要有充裕的时间向总线写入数据，以保证通讯开始时，数据的稳定性，同样一个模块依据总线时钟转换的标识，在通讯时刻开始时，从总线读入数据。
由于传输延迟，器件延迟等情况，模块读入数据的实际时间与总线时钟转换发生的时刻不会精确同步，因此，写模块必须在时钟转换前或后的一些指定的容差段内维持数据的稳定性，而且在此时其它的模块都不可以初始化写入总线，例如，在预期下一个总线时钟转换的时候，在指定的容差段内。每个从总线读入数据的模块也必须在这个容差段内完成读的操作。
一般地，总线时钟转换前或后的容差段的宽度限制了总线时钟转换发生的速率，从而限制了通过总线的数据传输率。然而，压缩容差段需要更紧凑的设计和制造工艺，以保证模块符合更紧凑的限制，这样就提高了模块的成本。在典型的设计中，更高性能的系统要求驱使总线时钟提速到“极限”，为了实现最高速度，将容差段压缩至最小。由于在实际决定一个芯片或电路板的元件放置和布线的效果之前，实际的传输延迟，器件延迟等情况是无法预知的，模块通常都要反复多次设计以确保在精确的正确时刻，从总线读出或向其写入数据。即，每个模块的时钟都要经过调试或重新设计，以确保在芯片或电路板的特定位置上，与一定的布线路径和相关的延迟参数相适应，和总线时钟保持时间上的同相。多次设计的步骤需要很大开销，而且当模块之间相互影响时，经常会导致很大的程序计划的改动，每个设计或布局的改动都会增加设计的困难和时间上权衡与限制。
为了减小重复设计步骤的可能性，已经发展出了相应的技术用来实现增加适用于紧凑时钟容差要求的可能。一种普遍的方法是应用“自同步”设计的技术。例如，用来确保一个模块能够在输出或输入时，与总线时钟保持同步，而不必顾及在芯片或电路板上的放置情况的技术，这个模块可以带有一个锁相环(PLL)，顾名思义，就是将模块数据转换时钟的相位与总线时钟的相位锁定。这样，代替人为调节每个模块时钟与总线时钟的匹配的情况，PLL电子地实现该匹配。由于每个模块的设计参数影响其与总线时钟的相位关系，在这种技术中，每个模块必须包含一个PLL以实现精确的相位匹配。
尽管自同步模块的应用的确减少了重复设计的次数，但是添加PLL需要额外的开销，其中包括额外的元件的开销，测试每个PLL的开销，在芯片或电路板上安置PLL所需额外空间等各种开销。另外，传统的PLL包括了模拟元件，就已知的技术而言，该元件比相关的数字元件更加难于设计和制造，价格也更昂贵，而且不如数字元件更容易与新技术相配合。同时，与数字元件相比，每个PLL要消耗更多的能量。
发明简述
本发明的一个目的是实现一个能够提供可靠有力的总线系统界面的时钟体系。本发明的另一个目的是实现一个模块化的时钟体系。本发明的另一个目的是实现一个可升级的时钟体系。本发明的另一个目的是实现一个便于测试的时钟体系。本发明的另一个目的是实现一个减少系统测试复杂度的时钟体系。本发明的另一个目的是实现一个比基于PLL设计消耗更少能量的时钟体系。
这些目的和其它部分，是通过一个时钟模块来实现的，该时钟模块是通过与总线时钟信号的生成相结合来运行的，进而组成一个模块时钟的联合，并用它来提供一个用于在处理模块间传递数据的足够安全的边界。在一个优选的实施方案中，主时钟生成总线时钟和采样时钟，采样时钟与总线时钟有一个预置的相位关系。每个处理模块所需频率的基本时钟以传统的方式生成，并依据本发明，通过采样时钟来产生与每个处理模块对应的采样模块时钟。通过用一个采样时钟对基本时钟的采样，每个模块时钟与相应的总线时钟有一个预置的相位关系。通过正确地选择预置的相位关系就可以实现最佳的数据传输速率。
附图简述
本发明通过举例以及对附图的注解，做进一步的阐述：
图1示出与依据本发明的一个处理系统例子的框图。
图2示出与依据本发明的一个时钟模块例子的框图。
图3示出与依据本发明的一个处理系统例子的时间图表。
图4示出与依据本发明的一个用于一个处理系统的时钟模块例子的流程图
发明详述：
图1示出与本发明相应的一个的处理系统例子的框图，该系统具有时钟模块120。除了时钟模块120，该处理系统还包括一个或多个处理模块131-133，它们通过共同的总线150进行通讯。
处理模块131-133在这里分别用作依靠时钟信号121-123实行某些功能的范例，这些模块可以通过公共总线150进行相互之间的通讯和与外界设备的通讯。例如，处理模块可以是一个响应从总线150输入数据和产生向总线150输出数据的状态机；也可以是一台打印机的控制器用来初始化一系列的命令来实现由总线150传来的打印参数或图象的效果；也可以是CD播放控制器用来读取当前加载盘的内容，并将其传给总线150，再传给上文中提到的打印机控制器，进行打印输出，以及诸如此类的功能。
时钟模块120为每个处理模块131-133提供所需的模块时钟信号121-123。依据本发明的某个内容，时钟模块120也提供公共总线时钟信号125。时钟模块120基于主时钟信号101给出模块时钟信号121-123和总线时钟信号125，以实现同步化和其它与时间有关的操作。依据本发明，每个模块时钟信号121-123与总线时钟125有预置的相位关系。
图2示出依据本发明的一个时钟模块例子的框图。时钟模块例子120生成模块时钟信号A时钟信号121,B时钟信号122，和K时钟信号123，它们都与总线时钟125有预置的相位关系。这里要进一步讨论预置相位的问题，预置相位被确定以提供从模块131-133放置到总线150的传输数据和控制总线150数据传输的总线时钟转换之间的安全的边界。在时钟模块120的例子中，预置相位关系是通过采样给出的，经由采样221-223，使基频时钟信号281-283相应于总线时钟125也有预置的相位关系的采样时钟241。采样时钟241是从“n”倍于总线频率125的主时钟信号派生出来的，n是整数。在图2实施方案例子中，总线时钟125经由f/n分频器230，从主时钟信号中派生出来。在此方式下，由与主时钟信号相关的相移模块240实现的采样时钟241的相移也就是与总线时钟125相关的采样时钟241的相移。用于实现有两个锁定相位关系的信号的设计技术是很普通的。
基频时钟信号281-283是相应处理模块所需的，每个处理模块都可能有不同的要求。应用系统设计技术中通常的技术，就可实现定义每个基频时钟信号281-283的特殊频率。传统上，每个基本时钟信号都是总线时钟125的整分数，以避免在模块间出现频率关系变动的情况。例如，一个处理模块可以工作在总线时钟频率的三分之一频率下，一个工作在二分之一频率下，另一个工作在原总线时钟频率下。这些整分数(nA,nB,nK)在图2的例子中通过产生基本时钟信号281-283的分频器271-273表示出来，其中，n是给出总线时钟频率的整数因数，A,B,K是给出与总线时钟相关的各模块时钟频率的整数因数。用于实现锁定每个基础时钟信号频率与总线时钟频率相位关系的设计技术是很普通的。
图3是一个时间图表，用于表示对基本时钟信号281-283的采样处理。如曲线3C所示，样本时钟241相对于在曲线3B上表示的总线时钟125相位移动303。曲线3D,3F,3H示出基本时钟信号281,282,283，它们并不在与总线时钟125有一定关系的所需预置相位上。在图2和3的例子中，所述的基本时钟信号281-283之间，以及与总线时钟之间有相同的相位关系。每个与总线时钟相关的基本时钟信号281-283仅需前文所述的预置相位就足够了，这对于本发明的技术而言是显而易见的普通技术。
线3E,3G,3J分别示出采样的模块时钟的结果信号。可以看到，模块时钟信号121-123的上升沿321-323与采样时钟241的上升沿350相对应，而模块时钟信号121-123的下降沿321-323仍与241的上升沿351-35 3分别对应。这样，由于采样时钟241的激活沿在与总线时钟125有一定的预置相位303上发生，采样的时钟信号的转变就在与总线时钟125有预置关系的相位上发生。采样时钟241的预置相位303和每个采样时钟信号121-123之间的不同就在于它的相移是由每个采样221-223引入的，在优选的实施方案中是最小的。例如，采样221-223可以是一个以基本时钟信号281-283为输入的传统触发器，即由采样时钟241边缘触发。为了便于注释和理解，本文后面每个采样221-223引入的相移将看成等于并实际为零，这样如图3所示，每个采样的时钟信号121-123的相移将与采样时钟241的预置相移303相等。
预置的相移303可用技术中常用的定时分析技术来确定。为确保操作的可靠性，根据估计的传播延迟，与处理模块131-133对应，从时钟模块120发出的时钟信号121-123，都相应定义了估计偏移。这种添加在时钟信号121-123和总线时钟125之间所需相移的估计偏移，可以根据与总线150通讯的处理模块131-133相对应的传输数据设备的性质，也可以根据所有与总线150通讯的设备相关的通用规范，从而给每个时钟信号121-123一个总的相移。在一种优选方案中，采样时钟241的预置相位303定义为所有时钟信号121-123相移的最大值加上一个安全的边界。有多种因素影响安全的边界的选择，这在技术上是很普通的。通常，这些因素是定义预置相位303在设计上的限制，通过预置相位303可以计算出安全的边界(预置相位减去时钟信号121-123总相移的最大值)。例如，如果要一个设计的限制开销最小，相移模块240可以是一个简单的变极器，它给出的相当于180度的固定相移。用相似的方式，总线时钟125的频率可以是一个基于更高级别系统要求的界面的预置频率，或者采用工业用标准。如果给出了这样的系统设计限制，原有的安全边界不能作为单独或联合的目标或标准，设计限制可以从新评估，改变设计或改变要求，从新计算和评估安全的边界。虽然这种处理也要多次重复直至实现令人满意的安全边界为止，但与应用传统的模块时钟设计技术相比，这种处理可以在整个设计的布局和制作之前进行，并显著地降低了成本，有着显著的优势。
如图2中，时钟例子的图表所示，与本发明相应的时钟模块120可以应用数字分频器271-273实现，因此如上文所述，按照前面的技术系统，每个处理模块131-133都可以不用模拟PLL电路。需要指出的是，在优选的实施方案中，相移模块240也只用数字逻辑电路实现，如前文提到的给出180度相移的变极器，或者，如果主时钟的频率比总线时钟频率高两倍以上，可用一种循环相移的寄存器来实现对总线时钟周期的离散因数的选择。在本领域的技术中，通过数字设备实现上面所述的技术是很普遍的。应用这些技术，整个时钟模块120可用数字式设备制成，从而消除了为实现时钟发生和同步而采用的传统模拟设备所带来成本，能量损耗，和其它复杂因素的问题。
前文仅是阐述了本发明的一些原理。本领域的技术人员可以应用本发明的原理并在其精髓和涉及的范围内，设计出不局限于本文所描述和图示的各种各样的装置来。图4示出依据本发明生成时钟信号的一个流程图的例子，可以用在处理系统100的时钟模块例子120上，并可用来表示一些其它的装置的例子。在410上，生成了总线时钟，用来举例示范图2的分频器230，在420上，采样时钟在从总线时钟的一个固定频率上产生。还可以用一个外部的源来给出总线时钟，在此情况下，应用此领域普遍的同步技术，采样时钟将在预置固定的频率下，与外部给出的总线时钟同步。应用图2例子中的分频器271-273和采样221-223，环430-460对每个基本时钟的生成440和该时钟的采样450产生作用。另外，一个或更多的基本时钟都可以外部生成，例如相应的处理模块。给出这种情况是为了保证外部生成的基本时钟在总线时钟同步的容差范围内，例如，对于任何大于0而小于采样时钟预置相位的相位，通讯的采样会提供一个与总线时钟精确同相的采样时钟模块。另外，可用多个采样时钟为一个或多个处理模块提供不同的预置相位。例如，从总线读取的数据可以给出具有多个相位延迟的时钟信号，向总线写入数据的设备提供一个具有其它预置相位的时钟信号，同时读写数据的设备为二者都提供时钟信号，或者为其中一个提供第三个预置相位的时钟信号，等等。
在图中专门的配置和结构仅是用来阐明本发明的。其它的配置，如将时钟模块120嵌入到处理模块131-133中的一个中去，在此技术领域中都是一项普通的技术。具有功能的时钟可以用硬件，软件，或二者的结合来实现。例如，分频器271-273的功能可用运行在嵌入处理器的程序代码来实现，或者可用运行于一个实现所需功能的状态机的程序逻辑阵列中的程序代码来实现，此时，采样221-223可以是传统的逻辑门。依据本发明和下面所述的权利要求的范围内，上述和其它系统的实施和优化技术在此领域内是一项普通的技术。

Claims (12)

1．一种处理系统(100)，包括：
多个处理模块(131-133)，多个处理模块(131-133)中的每个处理模块响应一个模块时钟信号(121-123)，并依靠一个总线时钟信号进行数据通讯，和
一个时钟模块，包括
一个提供与总线时钟信号(125)有相对固定相位的采样时钟信号(241)的相移器(240)，
多个时钟的采样器，每个时钟采样器根据采样时钟信号(241)对相应的基本时钟信号(281-283)采样，为每个相应的通讯处理模块生成模块时钟信号(121-123)，模块时钟信号(121-123)与总线时钟信号有一个预置的相位关系。
2．权利要求1的处理系统(100)，其中，
相移器(240)提供基于主时钟信号(101)的采样时钟信号(241)，主时钟信号(101)与总线时钟信号(125)同步。
3．权利要求2的处理系统(100)，其中
时钟模块(120)还包括：
一个提供基于主时钟信号(101)的总线时钟信号(125)的分频器(230)。
4．权利要求3的处理系统(100)，其中
时钟模块(120)还包括：
一个或多个基本分频器(171-173)，用于提供基于主时钟信号(101)的一个或多个基本时钟信号(181-183)。
5．权利要求1的处理系统(100)，其中
时钟模块(120)还包括：
一个提供基于主时钟信号(101)的总线时钟信号(125)的分频器(230)。
6．权利要求5的处理系统(100)，其中
时钟模块(120)还包括：
一个或多个基本分频器(171-173)，用于提供基于主时钟信号(101)的一个或多个基本时钟信号(181-183)。
7．权利要求1的处理系统(100)，其中
时钟模块(120)还包括：
一个或多个基本分频器(171-173)，用于提供基于主时钟信号(101)的一个或多个基本时钟信号(181-183)。
8．权利要求1的处理系统(100)，其中
分频器(240)包括转换器，移位寄存器，计数器和状态机中的至少一个。
9．一种提供每一个与总线信号有预置相位关系的多个模块时钟信号(121-123)的时钟模块(120)，包括
一个相移器(240)用于接收一个主时钟信号(125)作为输入，进而从中产生一个与总线时钟信号(125)有预置相位关系的采样时钟信号(241)，和
多个采样器(221-223)，与相移器(240)运行连接，
多个采样器(221-223)的每个采样器接收一个或多个基本时钟信号(281-283)中的一个基本时钟信号和采样时钟信号(241)作为输入，从中产生与采样时钟信号同步的多个模块时钟信号(121-123)中的一个模块时钟信号。
10．一种生成多个与总线时钟信号有预置相位关系的时钟信号的方法，包括：
生成(410)总线时钟信号，
生成(420)一个与总线时钟信号有预置相位关系的采样时钟信号，
生成(440)至少一个基本时钟信号，和
根据采样时钟信号采样(450)至少一个基本时钟信号，以生成多个时钟信号。
11．权利要求10的方法，进一步包括
生成一个主时钟信号，和
其中
根据主时钟信号生成(410)总线时钟信号，和根据主时钟信号生成(420)采样时钟信号。
12．权利要求10的方法，其中
根据主时钟信号，生成(440)至少一个基本时钟信号。
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