CN112542377A - 迭代自对准图案化 - Google Patents
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- 238000000059 patterning Methods 0.000 title claims abstract description 28
- 125000006850 spacer group Chemical group 0.000 claims abstract description 338
- 238000000034 method Methods 0.000 claims abstract description 202
- 239000000463 material Substances 0.000 claims abstract description 150
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 238000005530 etching Methods 0.000 claims abstract description 42
- 238000000151 deposition Methods 0.000 claims abstract description 13
- 239000003989 dielectric material Substances 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 239000000126 substance Substances 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 7
- 239000007789 gas Substances 0.000 description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 4
- 229910052801 chlorine Inorganic materials 0.000 description 4
- 239000000460 chlorine Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000004927 fusion Effects 0.000 description 4
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 3
- 229910052731 fluorine Inorganic materials 0.000 description 3
- 239000011737 fluorine Substances 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010849 ion bombardment Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 239000003082 abrasive agent Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000002925 chemical effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000010421 standard material Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- FAQYAMRNWDIXMY-UHFFFAOYSA-N trichloroborane Chemical compound ClB(Cl)Cl FAQYAMRNWDIXMY-UHFFFAOYSA-N 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
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- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
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- H01L21/0338—Process specially adapted to improve the resolution of the mask
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
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Abstract
一种用于自对准图案化的方法包括:提供衬底;形成包括多个芯轴部件的图案化的芯轴层,图案化的芯轴层形成在衬底上;在芯轴层上方沉积第一间隔件层,第一间隔件层包括第一类型的材料;各向异性地蚀刻第一间隔件层以在芯轴部件的侧壁上留下第一组间隔件;去除芯轴层;在第一组间隔件的剩余部分上方沉积第二间隔件层;以及各向异性地蚀刻第二间隔件层以在第一组间隔件的侧壁上形成第二组间隔件。本发明还涉及迭代自对准图案化。
Description
本申请是2015年04月22日提交的标题为“迭代自对准图案化”、专利申请号为201510193323.1的分案申请。
技术领域
本发明涉及集成电路技术领域,更具体地,涉及迭代自对准图案化。
背景技术
当制造集成电路时,诸如金属线的各种部件形成在半导体器件中。为了形成这些部件,光掩模用于将图案形成在光刻胶层中。去除光刻胶层的区域将下面的衬底暴露至用于形成沟槽(随后金属将放置于其中)的蚀刻工艺。
由于形成在光刻胶层中的图案变得越来越密集,所以很难使用单个光掩模在光刻胶层中形成图案,这是因为纳米范围内的部件比光刻胶层暴露给的光源的分辨率更小。在一些情况下,自对准多重图案化技术用于产生更密集的部件。
自对准多重图案化技术通常包括在芯轴层上方沉积间隔件材料的使用。然后,去除芯轴层并且剩余的间隔件材料用作硬掩模。下面的层可以是用于形成另一个芯轴层的过渡层,通过使用硬掩模从间隔件材料图案化过渡层。可重复该工艺以产生更密集的图案,并且每个步骤利用附加的过渡层。希望使用成本效益高且有效的多重图案化技术。
发明内容
为了解决现有技术中存在的问题,本发明提供了一种用于自对准图案化的方法,所述方法包括:提供衬底;形成包括多个芯轴部件的图案化的芯轴层,所述图案化的芯轴层形成在所述衬底上;在所述芯轴层上方沉积第一间隔件层,所述第一间隔件层包括第一类型的材料;各向异性地蚀刻所述第一间隔件层以在所述芯轴部件的侧壁上留下第一组间隔件;去除所述芯轴层;在所述第一组间隔件的剩余部分上方沉积第二间隔件层;以及各向异性地蚀刻所述第二间隔件层以在所述第一组间隔件的侧壁上形成第二组间隔件。
在上述方法中,其中,所述方法还包括去除所述第一间隔件层的所述第一组间隔件。
在上述方法中,其中,所述方法还包括去除所述第一间隔件层的所述第一组间隔件,其中,所述方法还包括:在所述第二间隔件层的剩余部分上方形成第三间隔件层,所述第三间隔件层包括与所述第一间隔件层相同类型的材料。
在上述方法中,其中,所述方法还包括去除所述第一间隔件层的所述第一组间隔件,其中,所述方法还包括:实施蚀刻工艺以去除通过所述第二间隔件层暴露出的所述衬底的一部分。
在上述方法中,其中,所述方法还包括:在所述第二间隔件层上方形成介电层;进行化学机械抛光(CMP)工艺以暴露出所述第一间隔件层;以及去除所述第一间隔件层和所述介电层。
在上述方法中,其中,所述第一类型的材料包括介电材料。
在上述方法中,其中,所述介电材料包括氧化物、氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、碳氮化硅(SiCN)、或碳氮氧化硅(SiOCN)中的至少一种。
在上述方法中,其中,所述第二间隔件层包括第二类型的材料,所述第二类型的材料包括导电材料。
在上述方法中,其中,所述第二间隔件层包括第二类型的材料,所述第二类型的材料包括非晶硅或非晶碳中的至少一种。
在上述方法中,其中,选择所述芯轴部件的宽度、所述第一间隔件层的宽度和所述第二间隔件层的宽度以产生融合部件。
根据本发明的另一方面,提供了一种用于迭代自对准图案化的方法,所述方法包括:提供衬底;在所述衬底上形成图案化的芯轴层;在所述芯轴层上方沉积第一间隔件层,使得所述第一间隔件层与所述芯轴层共形,所述第一间隔件层包括第一类型的材料;使用第一蚀刻剂对所述第一间隔件层实施第一各向异性蚀刻工艺,从而在所述芯轴层的侧壁上留下第一组间隔件;去除所述芯轴层;在所述第一组间隔件上方形成第二间隔件层,使得所述第二间隔件层与所述第一组间隔件共形,所述第二间隔件层包括与所述第一类型的材料不同的第二类型的材料;以及使用与所述第一蚀刻剂不同的第二蚀刻剂对所述第二间隔件层实施第二各向异性蚀刻工艺,从而在所述第一组间隔件的侧壁上形成第二组间隔件。
在上述方法中,其中,所述方法还包括:在所述第二间隔件层上方形成介电层,使得所述介电层形成在所述第二间隔件层的部件之间并且覆盖所述第二间隔件层的部件。
在上述方法中,其中,所述方法还包括:在所述第二间隔件层上方形成介电层,使得所述介电层形成在所述第二间隔件层的部件之间并且覆盖所述第二间隔件层的部件,其中,所述方法还包括实施平坦化工艺以暴露出所述第一间隔件层。
在上述方法中,其中,所述方法还包括:在所述第二间隔件层上方形成介电层,使得所述介电层形成在所述第二间隔件层的部件之间并且覆盖所述第二间隔件层的部件,其中,所述方法还包括实施平坦化工艺以暴露出所述第一间隔件层,其中,所述方法还包括:实施干蚀刻工艺以去除所述第一间隔件层,所述干蚀刻工艺在所述第一类型的材料和所述第二类型的材料之间具有选择性。
在上述方法中,其中,所述方法还包括:在所述第二间隔件层上方形成介电层,使得所述介电层形成在所述第二间隔件层的部件之间并且覆盖所述第二间隔件层的部件,其中,所述方法还包括实施平坦化工艺以暴露出所述第一间隔件层,其中,所述方法还包括:实施干蚀刻工艺以去除所述第一间隔件层,所述干蚀刻工艺在所述第一类型的材料和所述第二类型的材料之间具有选择性,其中,所述方法还包括形成第三间隔件层,使得所述第三间隔件层与所述第二间隔件层的剩余部分共形,所述第三间隔件层包括所述第一类型的材料。
在上述方法中,其中,所述方法还包括:在所述第二间隔件层上方形成介电层,使得所述介电层形成在所述第二间隔件层的部件之间并且覆盖所述第二间隔件层的部件,其中,所述方法还包括实施平坦化工艺以暴露出所述第一间隔件层,其中,所述方法还包括:实施干蚀刻工艺以去除所述第一间隔件层,所述干蚀刻工艺在所述第一类型的材料和所述第二类型的材料之间具有选择性,其中,所述方法还包括形成第三间隔件层,使得所述第三间隔件层与所述第二间隔件层的剩余部分共形,所述第三间隔件层包括所述第一类型的材料,其中,所述方法还包括:去除所述第三间隔件层的一部分以暴露出所述第二间隔件层;以及实施干蚀刻工艺以去除所述第二间隔件层,所述干蚀刻工艺在所述第一类型的材料和所述第二类型的材料之间具有选择性。
在上述方法中,其中,所述第一蚀刻剂选择性地去除所述第一类型的材料,而保留所述第二类型的材料基本完整,并且所述第二蚀刻剂选择性地去除所述第二类型的材料,而保留所述第一类型的材料基本完整。
根据本发明的又一方面,提供了一种用于迭代自对准图案化的方法,所述方法包括:提供衬底;在所述衬底上形成图案化的芯轴层;在所述芯轴层的侧壁上形成第一组间隔件,所述第一组间隔件包括第一类型的材料;去除所述芯轴层;在所述第一组间隔件的侧壁上形成第二组间隔件,所述第二组间隔件包括第二类型的材料;去除所述第一组间隔件;在所述第二组间隔件的侧壁上形成第三组间隔件,所述第三组间隔件包括所述第一类型的材料;以及去除所述第二组间隔件。
在上述方法中,其中,所述第一类型的材料是介电材料并且第一干蚀刻工艺使用氟基气体。
在上述方法中,其中,所述第二类型的材料是导电材料并且第二干蚀刻工艺使用氯基气体。
附图说明
当结合附图进行阅读时,根据下面详细的描述可以更好地理解本发明的各方面。应该强调的是,根据工业中的标准实践,没有按比例绘制各种部件。实际上,为了清楚地讨论,可以任意地增加或减小各种部件的尺寸。
图1A至图1M是根据本文所述原理的一个实例的示出了用于迭代自对准图案化的说明性工艺的图。
图2A至图2B是根据本文所述原理的一个实例的示出了用于自对准图案化技术的图案的图。
图3是根据本文所述原理的一个实例的用于迭代自对准图案化的说明性方法的流程图。
具体实施方式
以下公开提供了多种不同实施例或实例,用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然,这些仅是实例并且不旨在限制本发明。例如,在以下描述中,在第二部件上方或上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例,也可以包括在第一部件和第二部件之间可以形成其他部件使得第一部件和第二部件不直接接触的实施例。另外,本发明可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚,并且其本身不表示所述多个实施例和/或配置之间的关系。
此外,在此可使用诸如“在…之下”、“在…下面”、“下面的”、“在…之上”、以及“上面的”等的空间关系术语,以容易的描述如图中所示的一个元件或部件与另一元件(多个元件)或部件(多个部件)的关系。除图中所示的方位之外,空间关系术语将包括使用或操作中的装置的各种不同的方位。装置可以以其他方式定位(旋转90度或在其他方位),并且通过在此使用的空间关系描述符进行相应地解释。
如上所述,希望改进自对准图案化技术的效率。根据本文所述原理的一个实施例,由第一类型的材料制成的间隔件层形成在图案化的芯轴层上方。然后,暴露且去除芯轴部件。之后,剩余的间隔件层部件用作用于形成在第一间隔件层部件上方的第二间隔件层的芯轴。第二间隔件层由具有对第一类型的材料具有蚀刻选择性的第二类型的材料制成。该图案化技术可在由第一类型的材料制成的间隔件层和由第二类型的材料制成的间隔件层之间反复地交替,直到图案到达理想的密度。然后,可将图案转印至下面的衬底。
图1A至图1M是示出了用于迭代自对准图案化的说明性工艺的图。根据本实例,图1A示出了形成在衬底102上的芯轴层104。在一个实例中,衬底102是半导体衬底,诸如半导体晶圆。衬底102可由诸如硅的半导体材料制成。在一些实例中,诸如锗或III-V族半导体材料的其他材料可用于衬底102。衬底可包括其上将形成图案的附加层。
可使用各种光刻技术图案化芯轴层104。图案化的芯轴层104包括具有第一间距108的部件106。芯轴层104可由通常用于芯轴层的标准材料制成。
图1B示出了形成在芯轴部件上方的第一间隔件层110。沉积第一间隔件层110,使得其与下面的芯轴部件106共形。因此,第一间隔件形成在芯轴部件106的侧壁以及芯轴部件106的顶部上。第一间隔件层110由第一类型的间隔件层材料制成。下文将提供有关所使用的间隔件层材料的更多细节。
在一个实例中,使用化学汽相沉积(CVD)工艺形成第一间隔件层110。CVD工艺包括将衬底暴露于挥发性前体,该挥发性前体反应和/或分解以在衬底上形成沉积层。在一个实例中,用于沉积第一间隔件层110的CVD工艺是低压CVD(LPCVD)工艺。这种CVD工艺使用反应室内的低压,诸如亚大气压。在一个实例中,用于形成第一间隔件层110的CVD工艺是等离子体增强CVD(PECVD)工艺。PECVD工艺使用等离子体来提高前体的反应速率。这样可允许在较低温度下进行CVD工艺。
图1C示出了去除工艺112以去除第一间隔件层110的一部分以暴露出芯轴部件106的顶部,从而留下位于芯轴部件106的侧壁上的第一组间隔件114。在一个实例中,去除工艺112是各向异性蚀刻工艺,诸如,干蚀刻工艺。各向异性蚀刻工艺是指主要在一个方向上发生蚀刻。在各向异性蚀刻工艺中,基本去除位于芯轴部件106和衬底102上的第一间隔件层110的部分,而芯轴部件106的侧壁上的部分基本保持完整。干蚀刻是通过将材料暴露于离子轰击而去除材料的工艺。干蚀刻工艺使用诸如碳氟化合物、氧、氯、三氯化硼的反应气体的等离子体和其他气体的等离子体。离子轰击驱逐暴露的表面的部分。去除工艺112还去除了第一间隔件层110,使得暴露出衬底102。
图1D示出了去除工艺116以去除芯轴部件106。在去除工艺116之后,出现曾经其中是芯轴部件106的空隙118。去除工艺116可以是诸如干蚀刻工艺的蚀刻工艺。在一些实例中,去除工艺116是湿蚀刻工艺。湿蚀刻工艺通常包括将材料浸入化学蚀刻剂中,使得化学去除材料的暴露部分。湿蚀刻工艺通常是各向同性的,是指它们在所有方向上蚀刻。将去除工艺设计为在第一间隔件层110和芯轴部件106的材料之间具有选择性。这意味着去除工艺116去除芯轴部件106,而保留第一间隔件层110基本完整。
去除芯轴部件106之后,第一间隔件层110的剩余部分从剩余的侧壁间隔件114形成部件114。这些第一间隔件层部件114具有间距120,该间距120受芯轴部件106的宽度和芯轴部件106的间距108的影响。如下文将给出的进一步详细描述,第一间隔件层部件114可用作附加图案化步骤的芯轴层。
图1E示出了在通过第一间隔件层110的剩余部分产生的第一间隔件层部件114上方形成第二间隔件层122。沉积第二间隔件层122,使得其与第一间隔件层部件114共形。因此,第二间隔件层122具有与第一间隔件层部件114的轮廓相似的轮廓。使用诸如LPCVD或PECVD工艺的CVD工艺可形成第二间隔件层122。因此,第二间隔件层122形成在第一间隔件层部件114的侧壁和顶部上。第二间隔件层122可具有基本均匀的厚度。
第二间隔件层122可由具有相对于第一间隔件层110的材料类型的蚀刻选择性的材料形成。根据本文所述原理,第一间隔件层由选自第一组材料的材料制成,以及第二间隔件层由选自第二组材料的材料制成。第二组材料内的材料具有相对于第一组材料内的材料的蚀刻选择性。为了讨论的目的,第一组材料内的材料将被称为A类型材料且第二组材料内的材料将被称为B类型材料。在一个实例中,A类型材料包括介电材料,诸如,氧化物、氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、碳氮化硅(SiCN)、或碳氮氧化硅(SiOCN)。使用上述PECVD或LPCVD可沉积这种材料。此外,使用原子层沉积(ALD)可形成这种介电材料。B类型材料包括导电材料,诸如,非晶硅或非晶碳。使用PECVD或LPCVD可形成这种材料。
在这种情况下,A类型材料的材料和B类型材料的材料选择为在各向异性蚀刻期间具有高蚀刻选择性以形成相应的间隔件。在一个实例中,使用氟基气体的各向异性蚀刻工艺可用于去除A类型材料。这种工艺将去除A类型材料,而保留B类型材料基本完整。此外,使用氯基气体的各向异性蚀刻工艺可用于去除B类型材料。这种工艺将去除B类型材料,而保留A类型材料基本完整。
在一个实例中,第一间隔件层110由A类型材料制成且第二间隔件层122由B类型材料制成。然而在一些实例中,第一间隔件层110由B类型材料制成且第二间隔件层122由A类型材料制成。A类型材料和B类型材料均具有良好的共形特性,使得可有效地沉积材料以与下面的部件共形。
图1F示出了去除工艺124以去除第二间隔件层122的一部分从而暴露出第一间隔件层部件114的顶面。去除工艺124可以是诸如干蚀刻工艺的各向异性蚀刻工艺。该工艺在第一间隔件层部件114的侧壁上留下第二组侧壁间隔件126。间隔件层之间的间隔基于第二间隔件层122的厚度。在一个实例中,如果第二间隔件层122由介电材料制成,则氟基蚀刻工艺用作去除工艺124。然而,如果第二间隔件层122由导电材料制成,则氯基干蚀刻工艺用作去除工艺124。去除工艺124还可暴露出下面的未被第一间隔件层部件114保护的区域处的衬底102。
图1G示出了去除工艺128以去除暴露的第一间隔件层部件114,而保留第二间隔件层122的部分基本完整。然后,第二间隔件层122的剩余部分将形成第二间隔件层部件126。去除工艺128产生曾经其中是第一间隔件层部件114的空隙130。第二间隔件层部件126具有基于部件114的间距120和宽度的间距132。第二间隔件层部件126的宽度部分地基于第一间隔件层部件114的厚度。
去除工艺128是选择性的,从而使得只去除用于第一间隔件层110的类型的材料。例如,如果第一间隔件层110由A类型材料制成且第二间隔件层122由B类型材料制成,则使用与A类型材料相关的各向异性蚀刻工艺,使得由B类型材料制成的第二间隔件层基本保持完整。
图1H示出了在第二间隔件层部件126的剩余部分上方沉积第三间隔件层134。第三间隔件层134形成在部件上方,使得其与部件126共形。因此,第三间隔件层134的轮廓与第二间隔件层部件126的轮廓相似。此外,第三间隔件层134形成在部件126的侧壁和顶部上。使用诸如LPCVD工艺或PECVD工艺的CVD工艺可形成第三间隔件层134。
第三间隔件层134由选自与第一间隔件层110相同类型的材料、和因此与第二间隔件层122不同类型的材料制成。例如,如果第一间隔件层110选自A类型材料的材料,那么第三间隔件层134也选自A类型材料的材料。反之,如果第一间隔件层110选自B类型材料的材料,那么第三间隔件层134也选自B类型材料的材料。更具体地,如果第一间隔件层110是介电材料,那么第三间隔件层也是介电材料。因此,第三间隔件层134还具有相对于用于第二间隔件层122的类型的材料的蚀刻选择性。
图1I示出了介电层136形成在第三间隔件层134上的一个实施例。介电层136填充被第三间隔件层134覆盖的第二间隔件层部件126之间的空间。因此,介电层136用作填充第二间隔件层部件126之间的间隙的填充层。
图1J示出了去除介电层136的顶部和第三间隔件层134的顶部以暴露出部件126的顶部的平坦化工艺138。在一个实例中,平坦化工艺是化学机械抛光(CMP)工艺。CMP工艺包括将磨料应用于衬底上。磨料包括化学蚀刻剂和固体粒子。然后,抛光工具抛光衬底的表面。因此,通过固体粒子的机械效应和化学蚀刻剂的化学效应来平坦化表面。
图1K示出了去除介电层136和第二间隔件层部件126的去除工艺140。在一个实例中,单蚀刻步骤是选择性的,使得均去除介电层136和第二间隔件层部件126,而保留第三间隔件层部件144基本完整。在一个实例中,去除工艺140是两步骤工艺。例如,第一步骤可去除介电材料136而保留第三间隔件层部件144和第二间隔件层部件126基本完整。然后,第二步骤去除第二间隔件层部件126而保留第三间隔件层部件144基本完整。
第三间隔件层部件144具有基于第二间隔件层部件126的间距132和第二间隔件层部件126的宽度的间距142。第三间隔件层部件144的宽度基于第三间隔件层的厚度。第三间隔件层部件144可用作与上述步骤相似的进一步步骤中的芯轴。具体地,该工艺可将先前沉积的间隔件层部件用作当前间隔件层的芯轴而在A类型材料和B类型材料的间隔件层之间交替。
在一些实例中,芯轴层104可由与第二间隔件层相同类型的材料制成。例如,如果第一间隔件层110由A类型材料的材料制成并且第二间隔件层122由B类型材料的材料制成,那么芯轴层104可由选自B类型材料的材料制成。反之,如果第一间隔件层110由B类型材料的材料制成并且第二间隔件层122由A类型材料的材料制成,那么芯轴层104可由选自A类型材料的材料制成。
图1L示出了用于将第三间隔件层部件144的图案转印至下面的衬底102上的蚀刻工艺146。如图图案已达到其预期的密度或最终形式,那么可将图案转印至下面的衬底102上。根据本实例,第三间隔件层部件144用作用于蚀刻工艺146的硬掩模。因此,蚀刻工艺146只会影响未被第三间隔件层部件144覆盖的区域。这样在衬底102内产生部件,该部件与第三间隔件层部件144的图案化相匹配。
图1M示出了去除第三间隔件层部件144的去除工艺150。去除工艺150可以是蚀刻工艺,其对于第三间隔件层部件144是具有选择性的,因此保留衬底102的材料基本完整。在一个实例中,去除工艺150可以是湿蚀刻工艺或干蚀刻工艺。
图2A至图2B是示出了用于自对准图案化技术的图案的图。具体地,图2A和图2B示出了如何选择图案化的芯轴层和间隔件层的厚度以达到期望的最终图案。根据特定说明性实例,可设置芯轴层202中的芯轴部件之间的间隔以在最终图案中产生特定部件。在一些情况下,最终图案包括一组线,每条线具有相似的宽度。然而,在一些情况下,期望一些线具有大于相邻线的宽度。通过调整芯轴层202中的芯轴部件之间的间隔可实现上述期望。
在本实例中,芯轴层202为使得第一部件201具有与相邻的第二部件203的宽度210相等的宽度210。第一间隔件层204具有厚度214。第二间隔件层206具有厚度216,厚度216小于第一间隔件层204的厚度214。第三间隔件层208具有与第二间隔件层206相同的厚度216。
第一部件201和第二部件203具有间隔212,使得融合部件214最终形成在最终图案中。在该实例中,融合部件具有厚度214,厚度214为形成在最终图案中的其他部件的厚度218的约两倍。可根据需要调整间隔212以为融合部件214产生期望的宽度。
在一些实例中,能够调整其他因素以在具体位置产生融合部件。例如,通过调整第一间隔件层204的厚度214能够形成融合部件。额外地或者可选地,通过调整第二间隔件层206或第三间隔件层208的厚度能够产生融合部件。
图2B示出了芯轴部件中的一个具有不同尺寸以产生融合部件222的实施例。具体地,芯轴层202具有第一部件201和第二部件205,第一部件201具有第一宽度210并且第二部件205具有第二宽度220。第二部件205的减小的宽度220导致第二间隔件层206的两个相邻部件融合在一起。这样进而导致最终图案中的融合部件222。
图3是示出了用于迭代自对准图案化的说明性方法的流程图。根据本实例,方法300包括用于在衬底上形成芯轴层的步骤302。可将芯轴层的材料沉积在衬底上。然后,可使用诸如光刻的光刻技术图案化芯轴层材料。在一些实例中,芯轴层可由与第二间隔件层相同类型的材料制成。例如,如果第一间隔件层由A类型材料的材料制成并且第二间隔件层由B类型材料的材料制成,那么,芯轴层由选自B类型材料的材料制成。在本实例中,使用B类型材料形成芯轴层。
方法300还包括使用A类型材料在现有结构上方形成间隔件层的步骤304。对于第一次迭代,现有结构是芯轴部件。间隔件层与现有结构共形。使用诸如LPCVD或PECVD的CVD工艺可沉积间隔件层。在一个实例中,步骤304对应于图1B示出的步骤。具体地,现有结构对应于芯轴部件106,而间隔件层对应于第一间隔件层110。
方法300还包括蚀刻以暴露出现有结构的步骤306。蚀刻可以是诸如干蚀刻工艺的各向异性蚀刻工艺。蚀刻工艺暴露出下面的现有结构,现有结构在第一次迭代中是芯轴部件。在一个实例中,步骤306对应于图1C。具体地,蚀刻工艺对应于去除工艺112。
方法300还包括蚀刻以去除现有结构的步骤308,现有结构在第一次迭代中是芯轴部件。蚀刻工艺暴露出下面的衬底。在一个实例中,步骤308对应于图1D。具体地,蚀刻工艺对应于去除工艺116。
方法300还包括使用B类型材料形成附加间隔件层的步骤310。附加间隔件层与先前形成的间隔件层的剩余部件共形。在一个实例中,步骤310对应于图1E。具体地,附加间隔件层对应于第二间隔件层122。
方法300还包括蚀刻以暴露出现有结构的步骤312,在这种情况下现有结构是来自先前形成的间隔件层的剩余部件。蚀刻可以是诸如干蚀刻工艺的各向异性蚀刻工艺。在一个实例中,步骤312对应于图1F。具体地,蚀刻工艺对应于去除工艺124。
方法300还包括蚀刻以去除来自先前形成的间隔件层的剩余部件的步骤314。蚀刻工艺暴露出下面的衬底。在一个实例中,步骤314对应于图1G。具体地,蚀刻工艺对应于去除工艺128。
在步骤316中,确定是否要再形成间隔件层。具体地,如果当前图案是最终图案,那么不再形成层,并且方法进行至下一个步骤。但是,如果当前图案不是最终图案,那么方法返回至步骤304。
步骤304的第二次迭代可对应于图1H。在本次迭代中,形成的间隔件层对应于第三间隔件层134。在这种情况下的现有结构对应于第二间隔件层部件126。然后,根据需要多次重复该工艺直到实现最终图案。在一些情况下,步骤308之后确定当前图案是否为最终图案。如果是最终图案,那么方法进行至步骤318。
方法300还包括将图案转印至衬底上的步骤318。如果现有图案是最终图案,则完成转印。步骤318可对应于图1L至图1M中所述的步骤。已经转印至衬底的最终图案可用于各种目的。例如,如果图案用于形成金属线,那么,形成在衬底中的图案可填充有金属材料。然后,CMP工艺可应用于晶圆以去除多余的金属材料。
根据本实例,一种用于自对准图案化的方法包括:提供衬底;形成包括多个芯轴部件的图案化的芯轴层,图案化的芯轴层形成在衬底上;在芯轴层上方沉积第一间隔件层,第一间隔件层包括第一类型的材料;各向异性地蚀刻第一间隔件层以在芯轴部件的侧壁上留下第一组间隔件;去除芯轴层;在第一组间隔件的剩余部分上方沉积第二间隔件层;以及各向异性地蚀刻第二间隔件层以在第一组间隔件的侧壁上形成第二组间隔件。
一种用于迭代自对准图案化的方法包括:提供衬底;在衬底上形成图案化的芯轴层;在芯轴层上方沉积第一间隔件层,使得第一间隔件层与芯轴层共形,第一间隔件层包括第一类型的材料;使用第一蚀刻剂对第一间隔件层实施第一各向异性蚀刻工艺,从而在芯轴层的侧壁上留下第一组间隔件;去除芯轴层;在第一组间隔件上方形成第二间隔件层,使得第二间隔件层与第一组间隔件共形,第二间隔件层包括不同于第一类型的材料的第二类型的材料;以及使用不同于第一蚀刻剂的第二蚀刻剂对第二间隔件层实施第二各向异性蚀刻工艺,从而在第一组间隔件的侧壁上形成第二组间隔件。
一种用于迭代自对准图案化的方法,该方法包括:提供衬底;在衬底上形成图案化的芯轴层;在芯轴层的侧壁上形成第一组间隔件,第一组间隔件包括第一类型的材料;去除芯轴层;在第一组间隔件的侧壁上形成第二组间隔件,第二组间隔件包括第二类型的材料;去除第一组间隔件;在第二组间隔件的侧壁上形成第三组间隔件,第三组间隔件包括第一类型的材料;以及去除第二组间隔件。
上面论述了若干实施例的部件,使得本领域的技术人员可以更好地理解本发明的各个方面。本领域的技术人员应该理解,可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域的技术人员也应该意识到,这种等同构造并不背离本发明的精神和范围,并且在不背离本发明的精神和范围的情况下,可以进行多种变化、更换以及改变。
Claims (10)
1.一种用于自对准图案化的方法,所述方法包括:
提供衬底;
形成包括多个芯轴部件的图案化的芯轴层,所述图案化的芯轴层形成在所述衬底上;
在所述芯轴层上方沉积第一间隔件层,所述第一间隔件层包括第一类型的材料;
以第一蚀刻剂各向异性地蚀刻所述第一间隔件层以在所述芯轴部件的侧壁上留下第一组间隔件;
去除所述芯轴层;
在所述第一组间隔件的剩余部分上方沉积第二间隔件层,所述第二间隔件层和所述芯轴层包括与所述第一类型的材料不同第二类型的材料;
以不同于所述第一蚀刻剂的第二蚀刻剂各向异性地蚀刻所述第二间隔件层以在所述第一组间隔件的侧壁上形成第二组间隔件,以实现通过所述第一类型的材料和第二类型的材料形成所述第二组间隔件;
在所述第二组间隔件的侧壁和顶部上形成第三间隔件层;
在所述第三间隔件层上方形成介电层;
进行化学机械抛光(CMP)工艺以暴露出所述第二组间隔件,使得所述第二组间隔件的顶面、所述第三间隔件层的顶面以及所述介电层的顶面共面;以及
去除所述第二组间隔件和所述介电层,
其中,所述多个芯轴部件中的至少一个具有不同的宽度,使得所述第一间隔件层和所述第二间隔件层的至少一个包括通过合并两个相邻的间隔件而形成的融合部件。
2.根据权利要求1所述的方法,还包括:去除所述第一间隔件层的所述第一组间隔件。
3.根据权利要求2所述的方法,其中,所述第三间隔件层包括与所述第一间隔件层相同类型的材料。
4.根据权利要求2所述的方法,还包括:实施蚀刻工艺以去除通过所述第三间隔件层暴露出的所述衬底的一部分。
5.根据权利要求1所述的方法,其中,所述第一类型的材料包括介电材料。
6.根据权利要求1所述的方法,其中,所述介电材料包括氧化物、氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、碳氮化硅(SiCN)、或碳氮氧化硅(SiOCN)中的至少一种。
7.根据权利要求1所述的方法,其中,所述第二类型的材料包括导电材料。
8.根据权利要求1所述的方法,其中,所述第二类型的材料包括非晶硅或非晶碳中的至少一种。
9.一种用于迭代自对准图案化的方法,所述方法包括:
提供衬底;
在所述衬底上形成图案化的芯轴层;
在所述芯轴层上方沉积第一间隔件层,使得所述第一间隔件层与所述芯轴层共形,所述第一间隔件层包括第一类型的材料;
使用第一蚀刻剂对所述第一间隔件层实施第一各向异性蚀刻工艺,从而在所述芯轴层的侧壁上留下第一组间隔件;
去除所述芯轴层;
在所述第一组间隔件上方形成第二间隔件层,使得所述第二间隔件层与所述第一组间隔件共形,所述第二间隔件层和所述芯轴层包括与所述第一类型的材料不同的第二类型的材料;
使用与所述第一蚀刻剂不同的第二蚀刻剂对所述第二间隔件层实施第二各向异性蚀刻工艺,从而在所述第一组间隔件的侧壁上形成第二组间隔件,以实现通过所述第一类型的材料和第二类型的材料形成所述第二组间隔件;
在所述第二组间隔件的侧壁和顶部上形成第三间隔件层;
在所述第三间隔件层上方形成介电层;
进行化学机械抛光(CMP)工艺以暴露出所述第二组间隔件,使得所述第二组间隔件的顶面、所述第三间隔件层的顶面以及所述介电层的顶面共面;以及
去除所述第二组间隔件和所述介电层,
其中,所述芯轴层的多个芯轴部件中的至少一个具有不同的宽度,使得所述第一间隔件层和所述第二间隔件层的至少一个包括通过合并两个相邻的间隔件而形成的融合部件。
10.一种用于迭代自对准图案化的方法,所述方法包括:
提供衬底;
在所述衬底上形成图案化的芯轴层;
以第一蚀刻剂进行各向异性地蚀刻以在所述芯轴层的侧壁上形成第一组间隔件,所述第一组间隔件包括第一类型的材料;
去除所述芯轴层;
以不同于所述第一蚀刻剂的第二蚀刻剂进行各向异性地蚀刻以在所述第一组间隔件的侧壁上形成第二组间隔件,所述第二组间隔件和所述芯轴层包括与所述第一类型的材料不同的第二类型的材料,以实现通过所述第一类型的材料和第二类型的材料形成所述第二组间隔件;
去除所述第一组间隔件;
在所述第二组间隔件的侧壁和顶部上形成第三间隔件层;
在所述第三间隔件层上方形成介电层;
进行化学机械抛光(CMP)工艺以暴露出所述第二组间隔件,从而在所述第二组间隔件的侧壁上形成第三组间隔件,所述第三组间隔件包括所述第一类型的材料,使得所述第二组间隔件的顶面、所述第三组间隔件的顶面以及所述介电层的顶面共面;以及
去除所述第二组间隔件和所述介电层,
其中,所述芯轴层的多个芯轴部件中的至少一个具有不同的宽度,使得所述第一间隔件层和所述第二间隔件层的至少一个包括通过合并两个相邻的间隔件而形成的融合部件。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/517,252 US9685332B2 (en) | 2014-10-17 | 2014-10-17 | Iterative self-aligned patterning |
US14/517,252 | 2014-10-17 | ||
CN201510193323.1A CN106158600A (zh) | 2014-10-17 | 2015-04-22 | 迭代自对准图案化 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201510193323.1A Division CN106158600A (zh) | 2014-10-17 | 2015-04-22 | 迭代自对准图案化 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN112542377A true CN112542377A (zh) | 2021-03-23 |
Family
ID=55749610
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201510193323.1A Pending CN106158600A (zh) | 2014-10-17 | 2015-04-22 | 迭代自对准图案化 |
CN202011363279.1A Pending CN112542377A (zh) | 2014-10-17 | 2015-04-22 | 迭代自对准图案化 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201510193323.1A Pending CN106158600A (zh) | 2014-10-17 | 2015-04-22 | 迭代自对准图案化 |
Country Status (4)
Country | Link |
---|---|
US (1) | US9685332B2 (zh) |
KR (3) | KR20160045527A (zh) |
CN (2) | CN106158600A (zh) |
TW (1) | TWI561460B (zh) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9673059B2 (en) * | 2015-02-02 | 2017-06-06 | Tokyo Electron Limited | Method for increasing pattern density in self-aligned patterning integration schemes |
US9449880B1 (en) * | 2015-02-26 | 2016-09-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin patterning methods for increased process margin |
US9997369B2 (en) | 2016-09-27 | 2018-06-12 | International Business Machines Corporation | Margin for fin cut using self-aligned triple patterning |
CN108010966B (zh) * | 2016-10-28 | 2020-08-14 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
US10832908B2 (en) * | 2016-11-11 | 2020-11-10 | Lam Research Corporation | Self-aligned multi-patterning process flow with ALD gapfill spacer mask |
US9941164B1 (en) * | 2016-12-05 | 2018-04-10 | Samsung Electronics Co., Ltd. | Self-aligned block patterning with density assist pattern |
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EP3718142A4 (en) | 2017-11-30 | 2021-09-22 | Intel Corporation | STRUCTURING RIBS FOR THE PRODUCTION OF AN INTEGRATED CIRCUIT |
WO2019169335A1 (en) | 2018-03-02 | 2019-09-06 | Lam Research Corporation | Selective deposition using hydrolysis |
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2014
- 2014-10-17 US US14/517,252 patent/US9685332B2/en active Active
- 2014-12-18 KR KR1020140182989A patent/KR20160045527A/ko active Search and Examination
-
2015
- 2015-04-22 CN CN201510193323.1A patent/CN106158600A/zh active Pending
- 2015-04-22 CN CN202011363279.1A patent/CN112542377A/zh active Pending
- 2015-10-19 TW TW104134168A patent/TWI561460B/zh active
-
2017
- 2017-03-15 KR KR1020170032419A patent/KR20170033830A/ko active Search and Examination
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- 2018-07-23 KR KR1020180085587A patent/KR101992569B1/ko active IP Right Grant
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Also Published As
Publication number | Publication date |
---|---|
US9685332B2 (en) | 2017-06-20 |
TWI561460B (en) | 2016-12-11 |
US20160111297A1 (en) | 2016-04-21 |
KR20180089339A (ko) | 2018-08-08 |
KR101992569B1 (ko) | 2019-06-24 |
CN106158600A (zh) | 2016-11-23 |
TW201615535A (zh) | 2016-05-01 |
KR20160045527A (ko) | 2016-04-27 |
KR20170033830A (ko) | 2017-03-27 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
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