CN112542192A - 半导体存储装置 - Google Patents

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武木田秀人
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Kioxia Corp
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Abstract

本发明的实施方式提供一种高品质的半导体存储装置。实施方式的半导体存储装置具备：第1单元区域，包含多个存储单元；第2单元区域，包含多个存储单元；连接区域，夹在所述第1单元区域与所述第2单元区域间；以及行解码器，经由所述连接区域，将电压传输到所述第1及第2单元区域的字线。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2019-171693号(申请日：2019年9月20日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
已知有一种能够非易失地存储数据的NAND(Not and，与非)型闪速存储器。
发明内容
实施方式提供一种高品质的半导体存储装置。
实施方式的半导体存储装置具备第1单元区域、第2单元区域、及第1连接区域。第1单元区域具备沿着第1方向相互有间隔地积层的多个第1导电体层、及在多个第1导电体层内在第1方向上延伸的第1半导体层，且多个第1导电体层与第1半导体层的交点分别构成存储单元。第2单元区域具备沿着第1方向相互有间隔地积层的多个第2导电体层、及在多个第2导电体层内在第1方向上延伸的第2半导体层，且多个第2导电体层与第2半导体层的交点分别构成存储单元。第1连接区域在与第1方向交叉的第2方向上配置在第1单元区域与第2单元区域之间，且具备第1桥接区域及第1阶梯区域，在所述第1桥接区域，沿着第1方向相互有间隔地积层的多个第3导电体层分别电连接多个第1导电体层中的1层及多个第2导电体层中的1层，在所述第1阶梯区域，多个第3导电体层分别具备用来设置第1接触插塞的阶台。
第1阶梯区域也可以在与第1方向及第2方向交叉的第3方向上连接于第1桥接区域。
第1连接区域也可以更具备第1副通道区域，所述第1副通道区域在第2方向上与第1桥接区域及第1阶梯区域相邻，设置着在多个第3导电体层内在第1方向上延伸的第2接触插塞。
也可以在第1副通道区域，多个第3导电体层分别电连接多个第1导电体层中的1层及多个第2导电体层中的1层。
半导体存储装置也可以更具备第1狭缝、第3单元区域、第4单元区域、及具备第2副通道区域的第2连接区域。第1狭缝在第3方向上与第1单元区域、第1连接区域、及第2单元区域相邻。第3单元区域在第3方向上介隔第1狭缝与第1单元区域相邻，且具备沿着第1方向相互有间隔地积层的多个第4导电体层、及在多个第4导电体层内在第1方向上延伸的第3半导体层，多个第4导电体层与第3半导体层的交点分别构成存储单元。第4单元区域在第3方向上介隔第1狭缝与第2单元区域相邻，且具备沿着第1方向相互有间隔地积层的多个第5导电体层、及在多个第5导电体层内在第1方向上延伸的第4半导体层，多个第5导电体层与第4半导体层的交点分别构成存储单元。第2副通道区域在第2方向上配置在第3单元区域与第4单元区域之间，且设置着第2桥接区域、第2阶梯区域及第4接触插塞，在所述第2桥接区域，沿着第1方向相互有间隔地积层的多个第6导电体层分别电连接多个第4导电体层中的1层及多个第5导电体层中的1层，在所述第2阶梯区域，多个第6导电体层分别具备用来设置第3接触插塞的阶台，且在第3方向上连接于第2桥接区域，所述第4接触插塞在第2方向上与第2桥接区域及第2阶梯区域相邻，且在多个第6导电体层内在第1方向上延伸。
也可以第1桥接区域及第1阶梯区域在第3方向上介隔第1狭缝与第2副通道区域相邻，且第2桥接区域及第2阶梯区域在第3方向上介隔第1狭缝与第1副通道区域相邻。
也可以在第1桥接区域、第1阶梯区域、及第2副通道区域的第1方向的下方设置着与第1单元区域及第2单元区域相关的第1行解码器，经由第4接触插塞、第1接触插塞、第1阶梯区域、及第1桥接区域，将第1单元区域、及第2单元区域与第1行解码器连接，在第2桥接区域、第2阶梯区域、及第1副通道区域的第1方向的下方设置着与第3单元区域及第4单元区域相关的第2行解码器，且经由第3接触插塞、第2接触插塞、第2阶梯区域、及第2桥接区域，将第3单元区域、及第4单元区域与第2行解码器连接。
半导体存储装置也可以更具备：第1配线，连接第4接触插塞、及第1接触插塞；以及第2配线，连接第3接触插塞、及第2接触插塞。
第1至第3导电体层也可以为同一导电体层。
第1至第3导电体层也可以为字线或选择栅极线。
第4至第6导电体层也可以为同一导电体层。
第4至第6导电体层也可以为字线或选择栅极线。
半导体存储装置也可以更具备第3阶梯区域、第3连接区域、第4阶梯区域、及第4连接区域。第3阶梯区域在第2方向上与第1连接区域隔着第1单元区域，且沿着第1方向相互有间隔地积层的多个第7导电体层分别具备用来设置第5接触插塞的阶台。第3连接区域具备在第2方向上与第3阶梯区域相邻且设置着在多个第7导电体层内在第1方向上延伸的第6接触插塞的第1接触区域。第4阶梯区域在第2方向上与第2连接区域隔着第3单元区域，且沿着第1方向相互有间隔地积层的多个第8导电体层分别具备用来设置第7接触插塞的阶台。第4连接区域具备与第4阶梯区域在第2方向上相邻且设置着在多个第8导电体层内在第1方向上延伸的第8接触插塞的第2接触区域。
也可以第3阶梯区域在第3方向上介隔第1狭缝与第2接触区域相邻，且第4阶梯区域在第3方向上介隔第1狭缝与第1接触区域相邻。
在第3阶梯区域及第2接触区域的第1方向的下方设置着与第1单元区域相关的第3行解码器，经由第5接触插塞、第8接触插塞、及第3阶梯区域，将第1单元区域与第3行解码器连接，在第4阶梯区域及第1接触区域的第1方向的下方设置着与第3单元区域相关的第4行解码器，且经由第6接触插塞、第7接触插塞、及第4阶梯区域，将第3单元区域与第4行解码器连接。
半导体存储装置也可以更具备：第3配线，连接第5接触插塞、及第8接触插塞；以及第4配线，连接第6接触插塞、及第7接触插塞。
第1至第3、及第7导电体层也可以为同一导电体层。
第1至第3、及第7导电体层也可以为字线或选择栅极线。
第4至第6、及第8导电体层也可以为同一导电体层。
另一实施方式的半导体存储装置具备第1单元区域、第2单元区域、连接区域、及行解码器。第1单元区域包含积层在第1方向上的多个第1导电体层、及多个存储单元，所述多个存储单元在多个第1导电体层内在第1方向上延伸，包含第1半导体层，且多个第1导电体层与第1半导体层的交点分别构成存储单元。第2单元区域为配置在与第1单元区域的第1方向交叉的第2方向上的区域，且包含积层在第1方向上的多个第2导电体层、及多个存储单元，所述多个存储单元在多个第2导电体层内在第1方向上延伸，包含第2半导体层，且多个第1导电体层与第2半导体层的交点分别构成存储单元。连接区域为配置在第1单元区域及第2单元区域间的区域，且夹在包含积层在第1方向上并分别将多个第1导电体层中的1层与多个第2导电体层中的1层电连接的多个第3导电体层、及与多个第3导电体层电绝缘并在第1方向上延伸的第1接触插塞。行解码器配置在连接区域的下方，且经由与连接区域的第1接触插塞电连接的连接区域，将电压传输到第1及第2单元区域的字线。
根据实施方式，能够提供一种高品质的半导体存储装置。
附图说明
图1是表示第1实施方式的半导体存储装置的构成例的框图。
图2是表示第1实施方式的半导体存储装置所具备的存储单元阵列的电路构成的一例的电路图。
图3是为了容易地理解半导体存储装置的Z方向的布局而简易地表示的鸟瞰图。
图4是表示存储单元阵列的平面布局例的图。
图5是表示与存储单元阵列的下层相关的布局例的图。
图6是表示与存储单元阵列的上层相关的布局例的图。
图7是表示下层与上层的关系的图。
图8是表示连接区域(下)及隔着连接区域(下)的单元区域(下)的布局例的图。
图9是表示第1下层中的连接区域(下)的布局例的图。
图10是表示第2下层中的连接区域(下)的布局例的图。
图11是表示连接区域(上)及隔着连接区域(上)的单元区域(上)的布局例的图。
图12是表示第1上层中的连接区域(上)的布局例的图。
图13是表示第2上层中的连接区域(上)的布局例的图。
图14是表示第1下层中的各构成的连接的框图。
图15是表示第2下层中的各构成的连接的框图。
图16是表示第1上层中的各构成的连接的框图。
图17是表示第2上层中的各构成的连接的框图。
图18是表示连接区域(下)与连接区域(上)的关系的图。
图19是表示电路区域的平面布局例的图。
图20是表示行解码器模块的一部分及感测放大器模块的一部分的布局例的图。
图21是表示电路区域中的行解码器模块与存储单元阵列中的连接区域的关系的图。
图22是表示第1实施方式的半导体存储装置所具备的存储单元阵列的平面布局的一例的图。
图23是表示第1实施方式的半导体存储装置的单元区域中的存储单元阵列的详细平面布局的一例的图。
图24是沿着图23的C-C线的剖视图，且是表示第1实施方式的半导体存储装置所具备的存储单元阵列的单元区域中的剖面构造的一例的图。
图25是沿着图24的D-D线的剖视图，且是表示第1实施方式的半导体存储装置中的存储柱的剖面构造的一例的图。
图26是第1实施方式的半导体存储装置的连接区域的详细平面布局的一例，且是抽选在Y方向上相邻的两个连接区域(图22的B)进行表示的图。
图27是沿着图26的E-E线的剖视图，且是表示副通道连接区域及阶梯区域的剖面构造的一例的图。
图28是沿着图26的F-F线的剖视图，且是表示副通道连接区域及阶梯区域的剖面构造的一例的图。
图29是沿着图26的G-G线的剖视图，且是表示副通道连接区域及阶梯区域的剖面构造的一例的图。
图30是沿着图26的H-H线的剖视图，且是表示下桥接区域及下副通道连接区域的剖面构造的一例的图。
图31是沿着图26的J-J线的剖视图，且是表示第1下可连接区域的剖面构造的一例的图。
图32是沿着图26的K-K线的剖视图，且表示下桥接区域及下副通道连接区域的剖面构造的一例的图。
图33是沿着图26的L-L线的剖视图，且是表示第1上可连接区域的剖面构造的一例的图。
图34是沿着图26的M-M线的剖视图，且是表示副通道连接区域的剖面构造的一例的图。
图35是表示比较例的电压向单元区域的传输方向的图。
图36是表示比较例的电压向单元区域的传输方向的图。
图37是表示比较例的电压向单元区域的传输方向的图。
图38是表示实施方式的电压向单元区域的传输方向的图。
图39是表示实施方式的电压向单元区域的传输方向的图。
图40是表示连接区域及隔着连接区域的单元区域的布局例的图。
图41是表示第1实施方式的半导体存储装置的电路区域及存储单元阵列的布局的图。
图42是表示第1实施方式的变化例2的半导体存储装置1的电路区域CTA及存储单元阵列10的布局的图。
图43是表示第1实施方式的变化例2的半导体存储装置1的电路区域CTA及存储单元阵列10的布局的图。
图44是表示电路区域的平面布局例的图。
图45是表示存储单元阵列的平面布局例的图。
图46是表示第2实施方式的电压向单元区域的传输方向的图。
图47是表示第2实施方式的电压向单元区域的传输方向的图。
图48是表示电路区域的平面布局例的图。
图49是表示存储单元阵列的平面布局例的图。
图50是表示连接区域及与连接区域相邻的单元区域的布局例的图。
图51是表示连接区域及与连接区域相邻的单元区域的布局例的图。
图52是表示第3实施方式的半导体存储装置的电路区域及存储单元阵列的布局的图。
图53是表示第3实施方式的半导体存储装置的电路区域及存储单元阵列的布局的图。
图54是表示第3实施方式的半导体存储装置的电路区域及存储单元阵列的布局的图。
图55是表示第3实施方式的半导体存储装置的电路区域及存储单元阵列的布局的图。
图56是表示阶梯区域的概要的图。
图57是表示阶梯区域的概要的图。
图58是第4实施方式的半导体存储装置的阶梯区域的详细平面布局的一例，且是抽选在Y方向上相邻的两个阶梯区域进行表示的图。
图59是沿着图58的N-N线的剖视图，且是表示阶梯区域的剖面构造的一例的图。
具体实施方式
以下，参照附图对实施方式进行说明。各实施方式例示出用来将发明的技术思想具体化的装置或方法。附图是示意性或概念性的，各附图的尺寸及比率等未必与现实情况相同。本发明的技术思想不由构成要素的形状、构造、配置等特定出。
另外，在以下说明中，对于具有大致相同的功能及构成的构成要素标注相同符号。构成参照符号的文字之后的数字通过包含相同文字的参照符号进行参照，且用来将具有同样构成的要素彼此区别。在无须将由包含相同文字的参照符号表示的要素彼此区别的情况下，这些要素分别通过仅包含文字的参照符号进行参照。
＜1＞第1实施方式
以下，对第1实施方式的半导体存储装置1进行说明。
＜1-1＞半导体存储装置1的整体构成
＜1-1-1＞构成例
图1示出第1实施方式的半导体存储装置1的构成例。半导体存储装置1是能够非易失地存储数据的NAND型闪速存储器，由外部的存储器控制器2控制。半导体存储装置1与存储器控制器2之间的通信例如支持NAND接口标准。
如图1所示，半导体存储装置1例如具备存储单元阵列10、命令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15、及感测放大器模块16。
存储单元阵列10包含多个区块BLK(0)～BLK(n)(n为1以上的整数)。区块BLK是能够非易失地存储数据的多个存储单元的集合，例如作为数据的删除单位使用。此外，在存储单元阵列10设置多个位线及多个字线。各存储单元例如与1条位线及1条字线建立关联。关于存储单元阵列10的详细构成，将在下文进行叙述。
命令寄存器11保存半导体存储装置1从存储器控制器2接收的命令CMD。命令CMD例如包含使定序器13执行读出动作、写入动作、删除动作等的命令。
地址寄存器12保存半导体存储装置1从存储器控制器2接收的地址信息ADD。地址信息ADD例如包含区块地址BAdd、页地址PAdd、及列地址CAdd。例如，区块地址BA、页地址PAdd、及列地址CAdd分别用于区块BLK、字线、及位线的选择。
定序器13控制半导体存储装置1整体的动作。例如，定序器13基于命令寄存器11中保存的命令CMD，控制驱动器模块14、行解码器模块15、及感测放大器模块16等，执行读出动作、写入动作、删除动作等。
驱动器模块14产生读出动作、写入动作、删除动作等中使用的电压。而且，驱动器模块14例如向与基于地址寄存器12中保存的页地址PAdd选择的字线对应的信号线施加所产生的电压。
行解码器模块15具备多个行解码器RD。行解码器RD基于地址寄存器12中保存的区块地址BAdd，选择对应的存储单元阵列10内的1个区块BLK。而且，行解码器RD例如将施加于与所选择的字线对应的信号线的电压传送到所选择的区块BLK内所选择的字线。
感测放大器模块16在写入动作中，根据从存储器控制器2接收的写入数据DAT，向各位线施加所需电压。此外，感测放大器模块16在读出动作中，基于位线的电压判定存储单元中存储的数据，然后读出判定结果并以数据DAT的形式传送到存储器控制器2。
以上所说明的半导体存储装置1及存储器控制器2也可以通过它们的组合构成1个半导体装置。作为这种半导体装置，例如列举如SDTM卡的存储卡、或SSD(solid statedrive，固态驱动器)等。
＜1-1-2＞存储单元阵列的电路构成
图2示出第1实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成的一例，抽选存储单元阵列10所包含的多个区块BLK中的1个区块BLK。如图2所示，区块BLK包含多个串组件SU(0)～SU(k)(k为1以上的整数)。
各串组件SU包含分别与位线BL(0)～BL(m)(m为1以上的整数)建立关联的多个NAND串NS。各NAND串NS例如包含存储单元晶体管MT(0)～MT(15)、以及选择晶体管ST(1)及ST(2)。存储单元晶体管MT包含控制栅极及电荷累积层，而非易失地保存数据。选择晶体管ST(1)及ST(2)分别用于各种动作时的串组件SU的选择。
在各NAND串NS中，存储单元晶体管MT(0)～MT(15)串联连接。选择晶体管ST(1)的漏极连接于与其建立关联的位线BL，选择晶体管ST(1)的源极连接于串联连接的存储单元晶体管MT(0)～MT(15)的一端。选择晶体管ST(2)的漏极连接于串联连接的存储单元晶体管MT(0)～MT(15)的另一端。选择晶体管ST(2)的源极连接于源极线SL。
在同一区块BLK中，存储单元晶体管MT(0)～MT(15)的控制栅极分别共通连接于字线WL(0)～WL(7)。串组件SU(0)～SU(k)内的各选择晶体管ST(1)的栅极分别共通连接于选择栅极线SGD(0)～SGD(k)。选择晶体管ST(2)的栅极共通连接于选择栅极线SGS。
以上所说明的存储单元阵列10的电路构成中，位线BL在各串组件SU中由被分配同一列地址的NAND串NS共有。源极线SL例如在多个区块BLK间被共有。
在1个串组件SU内连接于共通的字线WL的多个存储单元晶体管MT的集合例如称为单元组件CU。例如，将包含分别存储1比特数据的存储单元晶体管MT的单元组件CU的存储容量定义为“1页数据”。单元组件CU根据存储单元晶体管MT存储的数据的比特数，可以具有2页数据以上的存储容量。
另外，第1实施方式的半导体存储装置1所具备的存储单元阵列10并不限定于以上所说明的电路构成。例如，各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST(1)及ST(2)的个数可以分别设计成任意个数。各区块BLK所包含的串组件SU的个数可以设计成任意个数。
＜1-2＞半导体存储装置的布局
以下，对半导体存储装置1的布局进行说明。
另外，在以下参照的附图中，Y方向对应于位线BL的延伸方向，X方向对应于字线WL的延伸方向，Z方向对应于相对于形成半导体存储装置1的半导体衬底20的表面的铅垂方向。在平面图中，为了容易观察图而适当附加影线。附加于平面图的影线未必与被附加影线的构成要素的原材料或特性有关联。
＜1-2-1＞半导体存储装置的布局的概要
使用图3，对半导体存储装置1的布局的概要进行说明。图3是为了容易地理解半导体存储装置1的Z方向的布局而简易地表示的鸟瞰图。
如图3所示，半导体存储装置1包含具备命令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15、及感测放大器模块16的电路区域CTA、以及在Z方向上设置在电路区域CTA上的存储单元阵列10。存储单元阵列10包含下层LL、及在Z方向上设置在下层LL上的上层UL。此外，下层LL包含第1下层LL1、及在Z方向上设置在第1下层LL1上的第2下层LL2。同样地，上层UL包含第1上层UL1、及在Z方向上设置在第1上层UL1上的第2上层UL2。关于第1下层LL1、第2下层LL2、第1上层UL1、及第2上层UL2的详细情况，将在下文进行叙述。
＜1-2-2＞存储单元阵列的布局
＜1-2-2-1＞概要
接下来，对着眼于存储单元阵列10的包含X方向及Y方向的平面的布局进行说明。
图4示出存储单元阵列10的平面布局例。在图4中，为了简化，示出包含第1下层LL1、第2下层LL2、第1上层UL1、及第2上层UL2的大致布局。
如图4所示，存储单元阵列10大致包含多个单元区域100、及多个连接区域101。所谓单元区域100是具备上述多个区块BLK的区域。连接区域101连接隔着连接区域101的单元区域100的区块BLK，或者将电压从行解码器模块15传递到区块BLK的选择栅极线、或字线。
如图4所示，存在多个单元区域100，大概分成相对于图4的纸面位于左侧及右侧。而且，连接区域101位于左侧的单元区域100与右侧的单元区域100之间。也就意味着连接区域101在X方向上位于存储单元阵列10的中央。也可以将如图4所示的左侧的单元区域100、右侧的单元区域100、及夹在它们之间的的连接区域101汇总记载为“层面”。例如，半导体存储装置1可以具备多个层面，也可以针对每个层面独立、或并列地进行控制。
以下，对单元区域100及连接区域101的布局例进行说明。
具体来说，在图4的纸面上，单元区域100位于4个部位即左上、右上、左下、右下。所谓左上、右上、左下、右下的表现是以图4的纸面为基准的表现。
为了方便起见，将存储单元阵列10中位于左上、右上、左下、及右下的单元区域100分别记载为单元区域(左上)100-FP、单元区域(右上)100-GP、单元区域(左下)100-FD、单元区域(右下)100-GD。另外，在不对4个单元区域进行区别的情况下，简单记载为单元区域100。
单元区域(左上)100-FP及单元区域(左下)100-FD也可以共有位线BL。同样地，单元区域(右上)100-GP及单元区域(右下)100-GD也可以共有位线BL。
此外，如图4所示，存在2个连接区域101。第1个连接区域101设置在单元区域(左上)100-FP与单元区域(右上)100-GP之间，使所述各单元区域连接(短路)。第2个连接区域101设置在单元区域(左下)100-FD与单元区域(右下)100-GD之间，使所述各单元区域连接(短路)。
为了方便起见，将设置在单元区域(左上)100-FP与单元区域(右上)100-GP之间的连接区域101记载为连接区域(上)101-P。此外，将设置在单元区域(左下)100-FD与单元区域(右下)100-GD之间的连接区域101记载为连接区域(下)101-D。另外，在不对2个连接区域进行区别的情况下，简单记载为连接区域101。
＜1-2-2-2＞与下层LL相关的布局的概要
接下来，使用图5，对与存储单元阵列10的下层LL相关的布局的概要进行说明。图5示出与存储单元阵列10的下层LL相关的布局例。
如图5所示，下层LL大致包含单元区域100、及连接区域101。以下，当表示下层LL中的单元区域100时，有时记载为单元区域(下)。此外，当表示下层LL中的连接区域101时，有时记载为连接区域(下)101。
具体来说，在图5的纸面上，单元区域(下)100位于4个部位即左上、右上、左下、右下。表示单元区域(下)100的情况下的所谓左上、右上、左下、右下的表现是以图5的纸面为基准的表现。
为了方便起见，将下层LL中位于左上、右上、左下、及右下的单元区域(下)100分别记载为单元区域(下&左上)100-LFP、单元区域(下&右上)100-LGP、单元区域(下&左下)100-LFD、单元区域(下&右下)100-LGD。
此外，如图5所示，存在2个连接区域(下)101。第1个连接区域(下)101设置在单元区域(下&左上)100-LFP与单元区域(下&右上)100-LGP之间，使所述各单元区域连接(短路)。第2个连接区域(下)101设置在单元区域(下&左下)100-LFD与单元区域(下&右下)100-LGD之间，使所述各单元区域连接(短路)。
为了方便起见，将设置在单元区域(下&左上)100-LFP与单元区域(下&右上)100-LGP之间的连接区域(下)101记载为连接区域(下&上)101-LP。此外，将设置在单元区域(下&左下)100-LFD与单元区域(下&右下)100-LGD之间的连接区域(下)101记载为连接区域(下&下)101-LD。
＜1-2-2-3＞与上层UL相关的布局的概要
接下来，使用图6，对与存储单元阵列10的上层UL相关的布局的概要进行说明。图6示出与存储单元阵列10的上层UL相关的布局例。
如图6所示，上层UL大致包含单元区域100、及连接区域(上)101。以下，当表示上层UL中的单元区域100时，有时记载为单元区域(上)。此外，当表示上层UL中的连接区域101时，有时记载为连接区域(上)101。
具体来说，在图6的纸面上，单元区域(上)100位于4个部位即左上、右上、左下、右下。表示单元区域(上)100的情况下的所谓左上、右上、左下、右下的表现是以图6的纸面为基准的表现。
为了方便起见，将上层UL中位于左上、右上、左下、及右下的单元区域(上)100分别记载为单元区域(上&左上)100-UFP、单元区域(上&右上)100-UGP、单元区域(上&左下)100-UFD、单元区域(上&右下)100-UGD。
单元区域(上&左上)100-UFP及单元区域(上&左下)100-UFD也可以共有位线BL。同样地，单元区域(上&右上)100-UGP及单元区域(上&右下)100-UGD也可以共有位线BL。
此外，如图6所示，存在2个连接区域(上)101。第1个连接区域(上)101设置在单元区域(上&左上)100-UFP与单元区域(上&右上)100-UGP之间，使所述各单元区域连接(短路)。第2个连接区域(上)101设置在单元区域(上&左下)100-UFD及单元区域(上&右下)100-UGD之间，使所述各单元区域连接(短路)。
为了方便起见，将设置在单元区域(上&左上)100-UFP与单元区域(上&右上)100-UGP之间的连接区域(上)101记载为连接区域(上&上)101-UP。此外，将设置在单元区域(上&左下)100-UFD与单元区域(上&右下)100-UGD之间的连接区域(上)101记载为连接区域(上&下)101-LD。
＜1-2-2-4＞下层LL与上层UL的关系
此处，如图7所示，对下层LL与上层UL的关系进行说明。图7示出下层LL与上层UL的关系。
如图7所示，在Z方向上，在单元区域(下&左下)100-LFD的上方设置单元区域(上&左下)100-UFD，且所述各单元区域连接。该单元区域(下&左下)100-LFD及单元区域(上&左下)100-UFD成为单元区域(左下)100-FD。
此外，在Z方向上，在单元区域(下&右下)100-LGD的上方设置单元区域(上&右下)100-UGD，且所述各单元区域连接。该单元区域(下&右下)100-LGD及单元区域(上&右下)100-UGD成为单元区域(右下)100-GD。
此外，在Z方向上，连接区域(上&下)101-UD位于连接区域(下&下)101-LD的上方。该连接区域(下&下)101-LD及连接区域(上&下)101-UD成为连接区域(下)101-D。
进而，在Z方向上，在单元区域(下&左上)100-LFP的上方设置单元区域(上&左上)100-UFP，且所述各单元区域连接。该单元区域(下&左上)100-LFP及单元区域(上&左上)100-UFP成为单元区域(左上)100-FP。
此外，在Z方向上，在单元区域(下&右上)100-LGP的上方设置单元区域(上&右上)100-UGP，且所述各单元区域连接。该单元区域(下&右上)100-LGP及单元区域(上&右上)100-UGP成为单元区域(右上)100-GP。
此外，在Z方向上，连接区域(上&上)101-UP位于连接区域(下&上)101-LP的上方。该连接区域(下&上)101-LP及连接区域(上&上)101-UP成为连接区域(上)101-P。
如上所述，连接区域(上)101位于连接区域(下)101的上方。也就意味着连接区域101在X方向上位于存储单元阵列10的中央。
＜1-2-2-5＞单元区域(下)及连接区域(下)的概要
其次，使用图8，对连接区域(下)101及隔着连接区域(下)101的单元区域(下)100的大致布局进行说明。图8示出连接区域(下)101及隔着连接区域(下)101的单元区域(下)100的布局例。
在图8中，具体地示出单元区域(下&左上)100-LFP、单元区域(下&右上)100-LGP、及下连接区域(下&上)101-LP的一部分。
如图8所示，单元区域(下&左上)100-LFP及单元区域(下&右上)100-LGP分别包含多个区块BLK。而且，在Y方向上，多个区块BLK由在X方向上延伸的狭缝SLT分别被分断。
为了方便起见，对于属于单元区域(下&左上)100-LFP的区块BLK(v：任意整数)，记载为区块(下&左上)BLK(v)-LFP。此外，对于属于单元区域(下&右上)100-LGP的区块BLK(v)，记载为区块(下&右上)BLK(v)-LGP。
此外，如图8所示，连接区域(下&上)101-LP针对每个区块具备阶梯区域(下)SSA-L、及副通道区域(下)SBA-L的组。
在阶梯区域(下)SSA-L中，选择栅极线SGS、字线WL(0)～WL(7)各自的端部设置为依次在X方向上形成阶差的阶梯状。换句话说，在阶梯区域(下)SSA-L中选择栅极线SGS、字线WL(0)～WL(7)分别在端部具有不与下层的配线层(导电体层)重叠的阶台部分(此外，也记载为阶梯、阶梯部、引出部、阶台、或阶台部)。在各阶台部分上形成着接触插塞CC(未图示)。这种阶梯区域也可以记载为引出区域。
副通道区域(下)SBA-L大概分成具备两个功能。
第一个是将阶梯区域(下)SSA-L与行解码器模块15连接的功能。具体来说，在副通道区域(下)SBA-L，形成着用来将形成在连接区域(下)101的Z方向的下方的行解码器模块15与接触插塞CC连接的接触插塞C4(未图示)。然而，该接触插塞C4在Z方向上将设置在副通道区域(下)SBA-L上的副通道区域(上)SBA-U内贯通，而露出于副通道区域(上)SBA-U上。因此，为了将该接触插塞C4与接触插塞CC连接，必须将接触插塞CC连接于设置在副通道区域(下)SBA-L上的副通道区域(上)SBA-U上所露出的接触插塞C4。接触插塞CC及C4包含导电材料，例如也可以使用钨(W)或氮化钛(TiN)等金属材料。
第二个是将在X方向上相邻的区块BLK连接的功能。具体来说，单元区域(下&左上)100-LFP的区块(下&左上)BLK(n－1)-LFP与单元区域(下&右上)100-LGP的区块(下&右上)BLK(n－1)-LGP通过设置在所述各单元区域之间的阶梯区域(下)SSA-L及副通道区域(下)SBA-L而连接。由此，能够分别同时控制单元区域(下&左上)100-LFP的区块(下&左上)BLK(n－1)-LFP、及单元区域(下&右上)100-LGP的区块(下&右上)BLK(n－1)-LGP。
在图8中，具体对单元区域(下&左上)100-LFP、单元区域(下&右上)100-LGP、及连接区域(下&上)101-LP进行了说明，单元区域(下&左下)100-LFD、单元区域(下&右下)100-LGD、及连接区域(下&下)101-LD的情况也一样。
＜1-2-2-6＞下层中的连接区域
接下来，使用图9、及图10，对下层LL中的连接区域(下)101进行说明。在图9、及图10中，示出区块(下&左上)BLK(n)-LFP、区块(下&右上)BLK(n)-LGP、以及与区块(下&左上)BLK(n)-LFP及区块(下&右上)BLK(n)-LGP相关的阶梯区域(下)SSA-L、及副通道区域(下)SBA-L。
为了方便起见，将第1下层LL1中的阶梯区域(下)SSA-L记载为阶梯区域(第1下)SSA-L1。同样地，将第1下层LL1中的副通道区域(下)SBA-L记载为副通道区域(第1下)SBA-L1。
此外，为了方便起见，将第2下层LL2中的阶梯区域(下)SSA-L记载为阶梯区域(第2下)SSA-L2。同样地，将第2下层LL2中的副通道区域(下)SBA-L记载为副通道区域(第2下)SBA-L2。
如图9所示，在第1下层LL1中，阶梯区域(第1下)SSA-L1包含下桥接区域LBBA、及下副通道连接区域LBCA。
下桥接区域LBBA设置着使区块(下&左上)BLK(n)-LFP与区块(下&右上)BLK(n)-LGP中的选择栅极线SGS、字线WL(0)～WL(4)连接(或者也记载为短路)的配线。
副通道区域(第1下)SBA-L1经由下桥接区域LBBA，将区块(下&左上)BLK(n)-LFP与区块(下&右上)BLK(n)-LGP中的选择栅极线SGS、字线WL(0)～WL(4)连接。
下副通道连接区域LBCA例如具备与选择栅极线SGS、字线WL(0)～WL(4)相关的阶台部分，且在各阶台部分设置接触插塞CC(未图示)。
如图10所示，第2下层LL2不包含下桥接区域LBBA。
在第2下层LL2中，阶梯区域(第2下)SSA-L2包含第1下可连接区域LCA1、及第2下可连接区域LCA2。
第1下可连接区域LCA1例如具备与区块(下&左上)BLK(n)-LFP的字线WL(5)～WL(7)相关的阶台部分，且在各阶台部分设置接触插塞CC(未图示)。
第2下可连接区域LCA2例如具备与区块(下&右上)BLK(n)-LGP的字线WL(5)～WL(7)相关的阶台部分。而且，在第1下可连接区域LCA1的阶台部分、及第2下可连接区域LCA2的阶台部分，分别设置接触插塞CB。而且，在上述接触插塞CB上，设置将区块(下&左上)BLK(n)-LFP与区块(下&右上)BLK(n)-LGP中的字线WL(5)～WL(7)分别连接的配线LCL。
＜1-2-2-7＞单元区域(上)及连接区域(上)的概要
其次，对连接区域(上)101及隔着连接区域(上)101的单元区域(上)100的大致布局进行说明。
在图11中，具体示出单元区域(上&左上)100-UFP、单元区域(上&右上)100-UGP、及连接区域(上&上)101-UP的一部分。
如图11所示，单元区域(上&左上)100-UFP及单元区域(上&右上)100-UGP分别包含多个区块BLK。而且，在Y方向上，多个区块BLK由在X方向上延伸的狭缝SLT分别被分断。
此外，为了方便起见，对于属于单元区域(上&左上)100-UFP的区块BLK(v)，记载为区块(上&左上)BLK(v)-UFP。对于属于单元区域(上&右上)100-UGP的区块BLK(v)，记载为区块(上&右上)BLK(v)-UGP。
此外，如图11所示，连接区域(上&上)101-UP针对每个区块分别具备阶梯区域(上)SSA-U、及副通道区域(上)SBA-U的组。
在阶梯区域(上)SSA-U中，字线WL(8)～WL(15)、及选择栅极线SGD各自的端部设置为依次在X方向上形成阶差的阶梯状。换句话说，在阶梯区域(上)SSA-U中字线WL(8)～WL(15)、及选择栅极线SGD分别在端部具有不与下层的配线层(导电体层)重叠的阶台部分。在各阶台部分上形成着接触插塞CC(未图示)。
副通道区域(上)SBA-U大概分成具备两个功能。第一个是将阶梯区域(上)SSA-U与行解码器模块15连接的功能。具体来说，在副通道区域(上)SBA-U，形成着用来将形成在连接区域(下)101的Z方向的下方的行解码器模块15与接触插塞CC连接的接触插塞C4(未图示)。接触插塞CC与接触插塞C4的上端通过配线层连接。接触插塞CC及C4包含导电材料，例如也可以使用钨(W)或氮化钛(TiN)等金属材料。第二个是将在X方向上相邻的区块BLK连接的功能。
具体来说，单元区域(上&左上)100-UFP的区块BLK(n－1)-UFP与单元区域(上&右上)100-UGP的区块BLK(n－1)-UGP通过设置在所述各单元区域之间的阶梯区域(上)SSA-U及副通道区域(上)SBA-U而连接。由此，能够分别同时控制单元区域(上&左上)100-UFP的区块BLK(n－1)-UFP、及单元区域(上&右上)100-UGP的区块BLK(n－1)-UGP。
另外，图8及图11所示的区块BLK在包含X方向及Y方向的平面中，位于相同坐标。也就是说，图11所示的区块BLK(n－1)位于图8所示的区块BLK(n－1)的Z方向的上方。其他区块BLK也一样。
此外，图8所示的阶梯区域(下)SSA-L与图11所示的阶梯区域(上)SSA-U在包含X方向及Y方向的平面中，位于相同坐标。也就是说，图11所示的阶梯区域(上)SSA-U位于图8所示的阶梯区域(下)SSA-L的Z方向的上方。其他阶梯区域(下)SSA-L及阶梯区域(上)SSA-U也一样。有时为了简化，而将阶梯区域(下)SSA-L及阶梯区域(上)SSA-U合并记载为阶梯区域SSA。
此外，图8所示的副通道区域(下)SBA-L与图11所示的副通道区域(上)SBA-U在包含X方向及Y方向的平面中，位于相同坐标。也就是说，图11所示的副通道区域(上)SBA-U位于图8所示的副通道区域(下)SBA-L的Z方向的上方。其他副通道区域(下)SBA-L及副通道区域(上)SBA-U也一样。有时为了简化，而将副通道区域(下)SBA-L及副通道区域(上)SBA-U合并记载为副通道区域SBA。
在图11中，具体对单元区域(上&左上)100-UFP、单元区域(上&右上)100-UGP、及连接区域(上&上)101-UP进行了说明，单元区域(上&左下)100-UFD、单元区域(上&右下)100-UGD、及连接区域(上&下)101-UD的情况也一样。
＜1-2-2-8＞上层中的连接区域
接下来，使用图12及图13，对连接区域(上)101进行说明。在图12及图13中，示出区块(上&左上)BLK(n)-UFP、区块(上&右上)BLK(n)-UGP、以及与区块(上&左上)BLK(n)-UFP及区块(上&右上)BLK(n)-UGP相关的阶梯区域(上)SSA-U、及副通道区域(上)SBA-U。
为了方便起见，将第1上层UL1中的阶梯区域(上)SSA-U记载为阶梯区域(第1上)SSA-U1。同样地，将第1上层UL1中的副通道区域(上)SBA-U记载为副通道区域(第1上)SBA-U1。
此外，为了方便起见，将第2上层UL2中的阶梯区域(上)SSA-U记载为阶梯区域(第2上)SSA-U2。同样地，将第2上层UL2中的副通道区域(上)SBA-U记载为副通道区域(第2上)SBA-U2。
如图12所示，在第1上层UL1中，阶梯区域(第1上)SSA-U1包含上桥接区域UBBA、及上副通道连接区域UBCA。
上桥接区域UBBA设置着将区块(上&左上)BLK(n)-UFP与区块(上&右上)BLK(n)-UGP中的字线WL(8)～WL(12)连接的配线。
副通道区域(第1上)SBA-U1经由上桥接区域UBBA，将区块(上&左上)BLK(n)-UFP与区块(上&右上)BLK(n)-UGP中的字线WL(8)～WL(12)连接。
上副通道连接区域UBCA例如具备与字线WL(8)～WL(12)相关的阶台部分，且在各阶台部分设置接触插塞CC(未图示)。
如图13所示，第2上层UL2不包含上桥接区域UBBA。
在第2上层UL2中，阶梯区域(第2上)SSA-U2包含第1上可连接区域UCA1、及第2上可连接区域UCA2。
第1上可连接区域UCA1例如具备与区块(上&左上)BLK(n)-UFP的字线WL(13)～WL(15)、及选择栅极线SGD相关的阶台部分，且在各阶台部分设置接触插塞CC(未图示)。
第2上可连接区域UCA2例如具备与区块(上&右上)BLK(n)-UGP的字线WL(13)～WL(15)、及选择栅极线SGD相关的阶台部分。而且，在第1上可连接区域UCA1的阶台部分、及第2上可连接区域UCA2的阶台部分，分别设置接触插塞CB。而且，在上述接触插塞CB上，设置将区块(上&左上)BLK(n)-UFP与区块(上&右上)BLK(n)-UGP中的字线WL(13)～WL(15)、及选择栅极线SGD分别连接的配线UCL。
＜1-2-2-9＞下层中的连接关系
如上所述，在第1下层LL1、及第2下层LL2中，区块(下&左上)BLK(n)-LFP与区块(下&右上)BLK(n)-LGP的连接方法不同。因此，对于第1下层LL1、及第2下层LL2中的区块(下&左上)BLK(n)-LFP与区块(下&右上)BLK(n)-LGP的连接方法、区块(下&左上)BLK(n)-LFP与行解码器模块15的行解码器RD的连接方法、及区块(下&右上)BLK(n)-LGP与行解码器模块15的行解码器RD的连接方法示意性地进行说明。
图14是表示第1下层LL1中的各构成的连接的框图。如图14所示，在第1下层LL1中，区块(下&左上)BLK(n)-LFP与区块(下&右上)BLK(n)-LGP中的选择栅极线SGS、字线WL(0)～WL(4)经由下桥接区域LBBA、及副通道区域(下)SBA-L而连接。
此外，区块(下&左上)BLK(n)-LFP中的选择栅极线SGS、字线WL(0)～WL(4)经由下副通道连接区域LBCA、连接下副通道连接区域LBCA及接触插塞C4的第1接触配线CL1、以及接触插塞C4而连接于与区块BLK(n)有关的行解码器RD。以下，将与区块BLK(v)有关的行解码器RD记载为RD(BLK(v))。
此外，区块(下&右上)BLK(n)-LGP中的选择栅极线SGS、字线WL(0)～WL(4)经由副通道区域(下)SBA-L、下桥接区域LBBA、下副通道连接区域LBCA、第1接触配线CL1、及接触插塞C4而连接于与区块BLK(n)有关的行解码器RD(BLK(n))。
图15是表示第2下层LL2中的各构成的连接的框图。接下来，如图15所示，在第2下层LL2中，区块(下&左上)BLK(n)-LFP与区块(下&右上)BLK(n)-LGP中的字线WL(5)～WL(7)经由第1下可连接区域LCA1、连接第1下可连接区域LCA1及第2下可连接区域LCA2的下连接配线LCL、以及第2下可连接区域LCA2而连接。
此外，区块(下&左上)BLK(n)-LFP中的字线WL(5)～WL(7)经由第1下可连接区域LCA1、连接第1下可连接区域LCA1及接触插塞C4的第2接触配线CL2、以及接触插塞C4而连接于与区块BLK(n)有关的行解码器RD(BLK(n))。
此外，区块(下&右上)BLK(n)-LGP中的字线WL(5)～WL(7)经由副通道区域(下)SBA-L、第2下可连接区域LCA2、下连接配线LCL、第1下可连接区域LCA1、第2接触配线CL2、及接触插塞C4而连接于与区块BLK(n)有关的行解码器RD(BLK(n))。
＜1-2-2-10＞上层中的连接关系
如上所述，在第1上层UL1、及第2上层UL2中，区块(上&左上)BLK(n)-UFP与区块(上&右上)BLK(n)-UGP的连接方法不同。因此，对第1上层UL1、及第2上层UL2中的各构成的连接示意性地进行说明。
图16是表示第1上层UL1中的各构成的连接的框图。如图16所示，在第1上层UL1中，区块(上&左上)BLK(n)-UFP与区块(上&右上)BLK(n)-UGP中的字线WL(8)～WL(12)经由上桥接区域UBBA、及副通道区域(上)SBA-U而连接。
此外，区块(上&左上)BLK(n)-UFP中的字线WL(8)～WL(12)经由上副通道连接区域UBCA、连接上副通道连接区域UBCA及接触插塞C4的第3接触配线CL3、以及接触插塞C4而连接于与区块BLK(n)有关的行解码器RD(BLK(n))。
此外，区块(上&右上)BLK(n)-UGP中的字线WL(8)～WL(12)经由副通道区域(上)SBA-U、上桥接区域UBBA、上副通道连接区域UBCA、第3接触配线CL3、及接触插塞C4而连接于与区块BLK(n)有关的行解码器RD(BLK(n))。
图17是表示第2上层UL2中的各构成的连接的框图。接下来，如图17所示，在第2上层UL2中，区块(上&左上)BLK(n)-UFP与区块(上&右上)BLK(n)-UGP中的字线WL(13)～WL(15)、及选择栅极线SGD经由第1上可连接区域UCA1、连接第1上可连接区域UCA1及第2上可连接区域UCA2的上连接配线UCL、及第2上可连接区域UCA2而连接。
此外，区块(上&左上)BLK(n)-UFP中的字线WL(13)～WL(15)、及选择栅极线SGD经由第1上可连接区域UCA1、连接第1上可连接区域UCA1及接触插塞C4的第4接触配线CL4、以及接触插塞C4而连接于与区块BLK(n)有关的行解码器RD(BLK(n))。
此外，区块(上&右上)BLK(n)-UGP中的字线WL(13)～WL(15)、及选择栅极线SGD经由副通道区域(上)SBA-U、第2上可连接区域UCA2、上连接配线UCL、第1上可连接区域UCA1、第4接触配线CL4、及接触插塞C4而连接于与区块BLK(n)有关的行解码器RD(BLK(n))。
另外，在不对第1接触配线CL1、第2接触配线CL2、第3接触配线CL3、及第4接触配线CL4进行区别的情况下，简单记载为接触配线CL。
＜1-2-2-11＞连接区域(下)与连接区域(上)的关系
此处，使用图18，对连接区域(下)101与连接区域(上)101的关系进行说明。在图18中，示出区块(下&左上)BLK(n)-UFP、区块(下&右上)BLK(n)-UGP、与区块(下&左上)BLK(n)-UFP及区块(下&右上)BLK(n)-UGP相关的阶梯区域(下)SSA-L及副通道区域(下)SBA-L、以及区块(上&左上)BLK(n)-UFP、区块(上&右上)BLK(n)-UGP、与区块(上&左上)BLK(n)-UFP及区块(上&右上)BLK(n)-UGP相关的阶梯区域(上)SSA-U及副通道区域(上)SBA-U。
如图18所示，第1下层LL1的下副通道连接区域LBCA具备区域LBCA1及LBCA2。区域LBCA1在Z方向上被第1下可连接区域LCA1覆盖。另一方面，区域LBCA2在Z方向上不被第1下可连接区域LCA1覆盖。因此，在区域LBCA2形成供设置接触插塞CC(未图示)的阶梯。
第2下层LL2的第1下可连接区域LCA1具备区域LCA11及LCA12。区域LCA11在Z方向上被上副通道连接区域UBCA覆盖。另一方面，区域LCA12在Z方向上不被上副通道连接区域UBCA覆盖。因此，在区域LCA12形成供设置接触插塞CC的阶梯。
第2下层LL2的第2下可连接区域LCA2具备区域LCA21及LCA22。区域LCA21在Z方向上被第2上可连接区域UCA2覆盖。另一方面，区域LCA22在Z方向上不被第2上可连接区域UCA2覆盖。因此，在区域LCA22形成供设置接触插塞CC的阶梯。
此外，第1上层UL1的上副通道连接区域UBCA具备区域UBCA1及UBCA2。区域UBCA1在Z方向上被第1上可连接区域UCA1覆盖。另一方面，区域UBCA2在Z方向上不被第1上可连接区域UCA1覆盖。因此，在区域UBCA2形成供设置接触插塞CC的阶梯。
这样一来，上副通道连接区域UBCA的一部分在Z方向的上方设置着第1上可连接区域UCA1，在其他部分的上方未设置第1上可连接区域UCA1。因此，能够将配线从上副通道连接区域UBCA连接到副通道区域。
此外，第1下可连接区域LCA1的一部分在Z方向的上方设置着上副通道连接区域UBCA，在其他部分的上方未设置上副通道连接区域UBCA。因此，能够将配线从第1下可连接区域LCA1连接到副通道区域。
此外，下副通道连接区域LBCA的一部分在Z方向的上方设置着第1下可连接区域LCA1，在其他部分的上方未设置第1下可连接区域LCA1。因此，能够将配线从下副通道连接区域LBCA连接到副通道区域。
此外，第2下可连接区域LCA2的一部分在Z方向的上方设置着第2上可连接区域UCA2，在其他部分的上方未设置第2上可连接区域UCA2。因此，能够将配线从第2下可连接区域LCA2连接到副通道区域。
＜1-2-3＞电路区域的布局
＜1-2-3-1＞概要
使用图19，对着眼于电路区域CTA的包含X方向及Y方向的平面的布局进行说明。
如图19所示，在电路区域CTA中，感测放大器模块16被分割成4个。
具体来说，在图19的纸面上，感测放大器模块16位于4个部位即左上、右上、左下、右下。所谓左上、右上、左下、右下的表现是以图19的纸面为基准的表现。
为了方便起见，将电路区域CTA中位于左上、右上、左下、及右下的感测放大器模块16分别记载为感测放大器模块(左上)16-FP、感测放大器模块(右上)16-GP、感测放大器模块(左下)16-FD、感测放大器模块(右下)16-GD。另外，在不对4个感测放大器模块进行区别的情况下，简单记载为感测放大器模块16。
此外，如图19所示，在Z方向上，感测放大器模块(左上)16-FP设置在单元区域(上&左上)100-UFP、及单元区域(下&左上)100-LFP的下方。而且，感测放大器模块(左上)16-FP经由设置在感测放大器模块(左上)16-FP的一边的第2周边电路(左上)18-FP，连接于与单元区域(上&左上)100-UFP、及单元区域(下&左上)100-LFP相关联的位线BL。
此外，如图19所示，在Z方向上，感测放大器模块(右上)16-GP设置在单元区域(上&右上)100-UGP、及单元区域(下&右上)100-LGP的下方。而且，感测放大器模块(右上)16-GP经由设置在感测放大器模块(右上)16-GP的一边的第2周边电路(右上)18-GP，连接于与单元区域(上&右上)100-UGP、及单元区域(下&右上)100-LGP相关联的位线BL。
此外，如图19所示，在Z方向上，感测放大器模块(左下)16-FD设置在单元区域(上&左下)100-UFD、及单元区域(下&左下)100-LFD的下方。而且，感测放大器模块(左下)16-FD经由设置在感测放大器模块(左下)16-FD的一边的第2周边电路(左下)18-FD，连接于与单元区域(上&左下)100-UFD、及单元区域(下&左下)100-LFD相关联的位线BL。
此外，如图19所示，在Z方向上，感测放大器模块(右下)16-GD设置在单元区域(上&右下)100-UGD、及单元区域(下&右下)100-LGD的下方。而且，感测放大器模块(右下)16-GD经由设置在感测放大器模块(右下)16-GD的一边的第2周边电路(右上)18-GD，连接于与单元区域(上&右下)10-UGD、及单元区域(下&右下)100-LGD相关联的位线BL。
如图19所示，行解码器模块(上)15-P在X方向上夹在感测放大器模块(左上)16-FP与感测放大器模块(右上)16-GP间。此外，行解码器模块(下)15-D在X方向上夹在感测放大器模块(左下)16-FD与感测放大器模块(右下)16-GD间。
此外，如图19所示，第1周边电路17设置在电路区域CTA的一边。
第1周边电路17、及第2周边电路18适当包含命令寄存器11、地址寄存器12、定序器13、及驱动器模块14。
＜1-2-3-2＞行解码器与区块的关系
其次，使用图20，对行解码器与区块的关系进行说明。
在图20中，示出电路区域CTA的行解码器模块15的一部分、及感测放大器模块16的一部分。特别是，在图20中，示出感测放大器模块(左上)16-FP、感测放大器模块(右上)16-GP、及行解码器模块(上)15-P的一部分。
如图20所示，行解码器模块15针对每个区块BLK具备行解码器RD。如图20所示，沿着X方向设置2个行解码器RD，且沿着Y方向设置多个行解码器RD。
＜1-2-3-3＞行解码器模块与存储单元阵列中的连接区域的关系
接下来，使用图21，对电路区域CTA中的行解码器模块15与存储单元阵列10中的连接区域101的关系进行说明。
在图21中，对于电路区域CTA图示与图20同样的内容。此外，在图21中，对于存储单元阵列10，为了简化，将下层LL与上层UL不进行区别地图示。
如图21所示，连接区域101在Z方向上设置在行解码器模块15的上方。更具体来说，在与区块BLK(n－1)有关的行解码器RD(BLK(n－1))的Z方向的上方，设置与区块BLK(n－1)有关的阶梯区域及副通道区域。与区块BLK(n－1)有关的行解码器RD(BLK(n－1))经由与区块BLK(n－1)有关的阶梯区域及副通道区域，连接于存储单元阵列10的区块BLK(n－1)。
其他行解码器模块15、以及阶梯区域及副通道区域也对应于存储单元阵列10的区块BLK而设置。
＜1-2-4＞存储单元阵列的详细构造
＜1-2-4-1＞存储单元阵列的平面布局
使用图22，对第1实施方式的半导体存储装置1所具备的存储单元阵列10的平面布局的一例进行说明。
图22是第1实施方式的半导体存储装置1所具备的存储单元阵列10的平面布局的一例，抽选对应于2个区块BLK(即串组件SU0～SU3)的区域进行表示。
如图22所示，存储单元阵列10的平面布局中，例如在X方向上2个单元区域100经由连接区域101而连接。此外，存储单元阵列10包含多个狭缝SLT(图22中为SLT0～SLT2)、以及多个狭缝SHE(SHE0、及SHE1)。
多个狭缝SLT分别沿着X方向延伸而设置，并在Y方向上排列。狭缝SLT在X方向上将单元区域100及连接区域101横切。
例如1条狭缝SHE位于各相邻的狭缝SLT间。狭缝SHE沿着X方向延伸而设置，并在X方向上将单元区域100横切。
具体来说，狭缝SLT例如将分别对应于字线WL(0)～WL(15)、选择栅极线SGD、及选择栅极线SGS的多个配线层分断。狭缝SHE将对应于选择栅极线SGD的配线层分断。
狭缝SLT及狭缝SHE分别具有在槽的内部埋入着绝缘构件的构造。
以上所说明的存储单元阵列10的平面布局中，单元区域100中由狭缝SLT、及SHE分隔的区域分别对应于1个串组件SU。也就是说，在本例中，各自在X方向上延伸的串组件SU0～SU3在Y方向上排列。
具体来说，将在Y方向上设置在狭缝SLT0与狭缝SHE0之间的区域的多个NAND串NS设为串组件SU0。此外，将在Y方向上设置在狭缝SHE0与狭缝SLT1之间的区域的多个NAND串NS设为串组件SU1。而且，将设置在狭缝SLT0与狭缝SLT1之间的区域的串组件SU0及SU1例如记载为区块BLK。同样地，将在Y方向上设置在狭缝SLT1与狭缝SHE1之间的区域的多个NAND串NS设为串组件SU2。此外，将在Y方向上设置在狭缝SHE1与狭缝SLT2之间的区域的多个NAND串NS设为串组件SU3。而且，将设置在狭缝SLT1与狭缝SLT2之间的区域的串组件SU2及SU3记载为区块BLK。
另外，在以上所说明的存储单元阵列10的平面布局中，位于相邻的狭缝SLT间的狭缝SHE的条数可以设计为任意条数。相邻的2条狭缝SLT间的串组件SU的个数基于位于相邻的2条狭缝SLT间的狭缝SHE的条数而变化。
＜1-2-4-2＞单元区域CA中的存储单元阵列10的构造
接下来，对第1实施方式的半导体存储装置1的单元区域100中的存储单元阵列10的详细平面布局进行说明。
图23是第1实施方式的半导体存储装置1的单元区域100中的存储单元阵列10的详细平面布局的一例，抽选对应于串组件SU0及SU1的区域(图22的A)进行表示。
如图23所示，在单元区域100中，存储单元阵列10更包含多个存储柱MP、多个接触插塞CP、及多个位线BL。
存储柱MP分别例如作为1个NAND串NS发挥功能。
多个存储柱MP沿着多个“列”及“行”而设置。
排列着多个存储柱MP的“列”在Y方向上延伸，大致具有偶数列Ce及奇数列Co。该偶数列Ce、及奇数列Co在X方向上沿X方向交替地设置。
例如，如图23所示，在串组件SU0、及SU1中的狭缝SLT间，在偶数列Ce设置4个存储柱MP，在奇数列Co设置5个存储柱MP。另外，该存储柱MP的数量并不限于此。
排列着多个存储柱MP的“行”在X方向上延伸，在狭缝SLT间，在Y方向上设置多行(本例中例如为9行)。
在各行中，对应于偶数列Ce与奇数列Co中的任一个而设置存储柱MP。
另外，也可以将设置在相邻的偶数列Ce及奇数列Co的多个存储柱MP记载为在Y方向上错位配置。
此外，位于与狭缝SHE重叠的位置的存储柱MP不作为NAND串NS发挥功能，而作为虚设的NAND串NS进行处理。
多个位线BL分别在Y方向上延伸，并在X方向上排列。各位线BL以在每个串组件SU中与至少1个存储柱MP重叠的方式设置。在本例中，2条位线BL与各存储柱MP重叠而设置。在与存储柱MP重叠的多个位线BL中的1条位线BL与该存储柱MP之间设置接触插塞CP。各存储柱MP经由接触插塞CP而与对应的位线BL电连接。
另外，如上所述，与狭缝SHE重叠的存储柱MP为虚设。因此，与狭缝SHE重叠的存储柱MP与位线BL之间的接触插塞CP被省略。相邻的狭缝SLT间的存储柱MP或狭缝SHE等的个数及布局并不限定于使用图23说明的构成，可以适当变更。
＜1-2-4-3＞存储单元阵列的单元区域中的剖面构造
其次，使用图24，对第1实施方式的半导体存储装置1所具备的存储单元阵列10的单元区域100中的剖面构造的一例进行说明。
图24是沿着图23的C-C线的剖视图，示出第1实施方式的半导体存储装置1所具备的存储单元阵列10的单元区域100中的剖面构造的一例。如图24所示，存储单元阵列10更包含导电体层21～25。导电体层21～25设置在半导体衬底20的上方。
具体来说，在半导体衬底20的上方，介隔绝缘体层40设置导电体层21。也可以在半导体衬底20与导电体层21之间的绝缘体层40中例如设置对应于行解码器模块15或感测放大器模块16等的电路。导电体层21例如形成为沿着XY平面扩展的板状，并作为源极线SL使用。导电体层21例如包含硅(Si)。
在导电体层21的上方，介隔绝缘体层41设置导电体层22。导电体层22例如形成为沿着XY平面扩展的板状，并作为选择栅极线SGS使用。导电体层22例如包含硅。
在导电体层22的上方，交替地积层绝缘体层42与导电体层23。导电体层23例如形成为沿着XY平面扩展的板状。例如，积层的多个导电体层23从半导体衬底20侧依次分别对应于字线WL(0)～WL(15)。导电体层23例如包含钨(W)。
在最上层的导电体层23的上方，介隔绝缘体层42积层导电体层24。导电体层24例如形成为沿着XY平面扩展的板状。例如，导电体层24对应于选择栅极线SGD。导电体层24例如包含钨。
在最上层的导电体层24的上方，介隔绝缘体层43而设置导电体层25。导电体层25例如形成为沿着Y方向延伸的线状，并作为位线BL使用。导电体层25例如包含铜(Cu)。
另外，也可以将多个导电体层23记载为积层体。
存储柱MP分别沿着Z方向延伸而设置，并贯通导电体层22～24。存储柱MP分别形成在存储孔MH的内部。
存储孔MH贯通导电体层22～24，且底部与导电体层21接触。
此外，存储柱MP分别例如包含芯构件30、半导体层31、积层膜32。
具体来说，芯构件30沿着Z方向延伸而设置。例如，芯构件30的上端包含在比最上层的导电体层24更靠上层，芯构件30的下端包含在设置着导电体层21的层内。半导体层31例如具有覆盖芯构件30的侧面及底面的部分、及在芯构件30的底部在Z方向上延伸的柱状部。例如半导体层31的柱状部的底部包含在设置着导电体层21的层内。积层膜32除了设置着半导体层31的柱状部的部分以外，覆盖半导体层31的侧面及底面。例如积层膜32的柱状部的底部包含在设置着导电体层21的层内。芯构件30例如包含氧化硅(SiO2)等绝缘体。半导体层31例如包含硅。
在存储柱MP内的半导体层31的上表面设置柱状的接触插塞CP。在图示的区域中，显示对应于5个存储柱MP中的2个存储柱MP的接触插塞CP。对该区域中不与狭缝SHE重叠且未连接接触插塞CP的存储柱MP，在未图示的区域中连接接触插塞CP。
1个导电体层25、即1条位线BL与接触插塞CP的上表面接触。在由狭缝SLT及SHE、以及与狭缝SHE接触的存储柱MP分隔的空间(串组件)的各空间中，1个接触插塞CP连接于1个导电体层25。
狭缝SLT例如形成为沿着XZ平面扩展的板状，将导电体层22～24分断。狭缝SLT的上端包含在最上层的导电体层24与导电体层25之间的层中。狭缝SLT的下端例如包含在设置着导电体层21的层中。狭缝SLT例如包含氧化硅等绝缘体。
狭缝SHE例如形成为沿着XZ平面扩展的板状，将积层的导电体层24分断。狭缝SHE的上端包含在导电体层24与导电体层25之间的层中。狭缝SHE的下端例如包含在最上层的导电体层23与导电体层24之间的层中。狭缝SHE例如包含氧化硅等绝缘体。例如，狭缝SHE的上端与存储柱MP的上端对齐。并不限定于此，存储柱MP的上端与狭缝SLT及SHE的上端也可以未对齐。
另外，在本实施方式中，将从源极线SL到字线WL(7)为止的部分定义为下层LL。此外，将从字线WL(8)到选择栅极线SGD为止的部分定义为上层UL。
＜1-2-4-4＞存储单元阵列10的存储柱MP的剖面构造
图25是沿着图24的D-D线的剖视图，示出第1实施方式的半导体存储装置1中的存储柱MP的剖面构造的一例。更具体来说，图25示出平行于半导体衬底20的表面且包含导电体层23的层中的存储柱MP的剖面构造。
如图21所示，在包含导电体层23的层中，芯构件30例如设置在存储柱MP的中央。半导体层31包围芯构件30的侧面。积层膜32包围半导体层31的侧面。积层膜32例如包含隧道绝缘膜33、绝缘膜34、及阻挡绝缘膜35。
隧道绝缘膜33包围半导体层31的侧面。绝缘膜34包围隧道绝缘膜33的侧面。阻挡绝缘膜35包围绝缘膜34的侧面。导电体层23包围阻挡绝缘膜35的侧面。隧道绝缘膜33及阻挡绝缘膜35分别例如包含氧化硅。绝缘膜34例如包含氮化硅(SiN)。
在以上所说明的存储柱MP的构造中，存储柱MP与导电体层22交叉的部分作为选择晶体管ST2发挥功能。存储柱MP与导电体层23交叉的部分作为存储单元晶体管MT发挥功能。存储柱MP与导电体层24交叉的部分作为选择晶体管ST1发挥功能。
也就是说，半导体层31作为存储单元晶体管MT0～MT7以及选择晶体管ST1及ST2的各自的通道而使用。绝缘膜34作为存储单元晶体管MT的电荷累积层而使用。由此，各存储柱MP作为1个NAND串NS发挥功能。
＜1-2-4-5＞连接区域的构造
接下来，对第1实施方式的半导体存储装置1的连接区域101的构造进行说明。
图26是第1实施方式的半导体存储装置1的连接区域101的详细平面布局的一例，抽选在Y方向上相邻的两个连接区域101(图22的B)进行表示。更具体来说，图26示出设置在图8或图11中所表示的区块BLK(n)与区块BLK(n－1)之间的阶梯区域及副通道区域。
图27是沿着图26的E-E线的剖视图，示出副通道连接区域及阶梯区域的剖面构造的一例。更具体来说，图27示出设置在阶梯区域的接触插塞CC。
图28是沿着图26的F-F线的剖视图，示出副通道连接区域及阶梯区域的剖面构造的一例。更具体来说，图28示出设置在阶梯区域的接触插塞CB。
图29是沿着图26的G-G线的剖视图，示出副通道连接区域及阶梯区域的剖面构造的一例。更具体来说，图29示出下桥接区域LBBA、上桥接区域UBBA、及副通道区域。
图30是沿着图26的H-H线的剖视图，示出下桥接区域LBBA及下副通道连接区域LBCA的剖面构造的一例。更具体来说，图30示出与区块BLK(n)及区块BLK(n－1)的选择栅极线SGS相关的阶台部分、以及与选择栅极线SGS相关的下桥接区域LBBA的剖面构造的一例。
图31是沿着图26的J-J线的剖视图，示出第1下可连接区域LCA1的剖面构造的一例。更具体来说，图31示出与区块BLK(n)及区块BLK(n－1)的字线WL(5)相关的阶台部分、以及设置在阶台部的接触插塞CC及CB。
图32是沿着图26的K-K线的剖视图，示出下桥接区域LBBA及下副通道连接区域LBCA的剖面构造的一例。更具体来说，图32示出与区块BLK(n)及区块BLK(n－1)的字线WL(8)相关的阶台部分、以及与字线WL(8)相关的上桥接区域UBBA的剖面构造的一例。
图33是沿着图26的L-L线的剖视图，示出第1上可连接区域UCA1的剖面构造的一例。更具体来说，图33示出与区块BLK(n)及区块BLK(n－1)的字线WL(14)相关的阶台部分、以及设置在阶台部的接触插塞CC及CB。
图34是沿着图26的M-M线的剖视图，示出副通道连接区域的剖面构造的一例。更具体来说，图34示出设置在副通道连接区域的接触插塞C4。
如图26、图27、及图34所示，接触插塞CC在X方向上例如位于同一直线上。此外，接触插塞C4将副通道区域(下)SBA-L、及副通道区域(上)SBA-U内贯通，连接于行解码器RD。
同样地，如图26及图28所示，接触插塞CB在X方向上例如位于同一直线上。特别是，如图28所示，第1下可连接区域LCA1与第2下可连接区域LCA2在Z方向上的位置(从半导体衬底(未图示)起的高度)分别相同。
如图29所示，选择栅极线SGS、字线WL(0)～字线WL(4)经由下桥接区域LBBA而连接于下副通道连接区域LBCA。同样地，字线WL(8)～字线WL(13)经由上桥接区域UBBA而连接于上副通道连接区域UBCA。另一方面，字线WL(5)～字线WL(7)未设置下桥接区域LBBA。此外，字线WL(14)、字线WL(15)、及选择栅极线SGD未设置上桥接区域UBBA。
如图30所示，选择栅极线SGS经由下副通道连接区域LBCA而连接于下桥接区域LBBA。上述情况在字线WL(0)～字线WL(4)中也一样。由此，隔着连接区域101的两个区块BLK(n)的选择栅极线SGS、字线WL(0)～字线WL(4)相互连接。同样地，隔着连接区域101的两个区块BLK(n－1)的选择栅极线SGS、字线WL(0)～字线WL(4)相互连接。
如图31所示，字线WL(5)未设置下桥接区域LBBA。因此，在第1下可连接区域LCA1的阶台部分设置接触插塞CB，并经由下连接配线LCL(未图示)连接于第2下可连接区域LCA2的接触插塞CB(参照图26)。由此，隔着连接区域101的两个区块BLK(n)的字线WL(5)～字线WL(7)相互连接。同样地，隔着连接区域101的两个区块BLK(n－1)的字线WL(5)～字线WL(7)相互连接。
如图32所示，字线WL(8)经由上副通道连接区域UBCA而连接于上桥接区域UBBA。上述情况在字线WL(9)～字线WL(13)中也一样。由此，隔着连接区域101的两个区块BLK(n)的字线WL(8)～字线WL(13)相互连接。同样地，隔着连接区域101的两个区块BLK(n－1)的字线WL(8)～字线WL(13)相互连接。
如图33所示，字线WL(14)未设置上桥接区域UBBA。因此，在第1上可连接区域UCA1的阶台部分设置接触插塞CB，经由上连接配线UCL(未图示)连接于第2上可连接区域UCA2的接触插塞CB(参照图26)。由此，隔着连接区域101的两个区块BLK(n)的字线WL(14)、字线WL(15)、及选择栅极线SGD相互连接。同样地，隔着连接区域101的两个区块BLK(n－1)的字线WL(14)、字线WL(15)、及选择栅极线SGD相互连接。
＜1-3＞效果
根据上述实施方式，在存储单元阵列10的中央，设置用来向选择栅极线、及字线施加电压的引出区域。而且，引出区域使隔着引出区域的两个单元区域的选择栅极线、及字线短路。因此，隔着引出区域的两个单元区域的选择栅极线、及字线经由引出区域被传输电压。
为了说明本实施方式的效果，对比较例进行说明。在图35中，示出比较例中的单元区域、以及用来向选择栅极线及字线施加电压的引出区域的一部分。
例如，在比较例中，在单元区域的X方向上的两端设置引出区域。将图35的纸面上设置在左侧的引出区域记载为引出区域(左)，将设置在右侧的引出区域记载为引出区域(右)。
在比较例中，例如偶数的区块BLK(BLK(n)、BLK(n+2)…)连接于引出区域(左)，奇数的区块BLK(BLK(n－1)、BLK(n+1)…)连接于引出区域(右)。也就是说，各区块BLK的选择栅极线、及字线从单侧的引出区域被供给电压(参照图中箭头)。
另外，近年来，存储单元晶体管的微细化、及大容量化不断发展，并且要求存储单元晶体管的写入性能、读出性能提高。特别是，有时伴随着选择栅极线、及字线的配线宽度的缩小而配线电阻增大。
在比较例的情况下，从选择栅极线、及字线的单侧施加电压。因此，有时因配线电阻导致电压的传输速度变慢。结果有存储单元晶体管的写入性能、读出性能降低的可能性。
对此，考虑在单元区域的中央设置引出区域。例如，如图36所示，将单元区域分断成相对于图36的纸面的左右两部分。而且，在左侧的单元区域(左)与右侧的单元区域(右)之间设置引出区域。该引出区域具备与左侧的单元区域(左)有关的引出区域(中央&左)、及与右侧的单元区域(右)有关的引出区域(中央&右)。在此情况下，必须如图37所示，准备与单元区域(左)有关的行解码器模块(中央&左)、及与单元区域(右)有关的行解码器模块(中央&右)。
另一方面，如图38所示，在本实施方式中，在两个单元区域100之间设置着连接区域101。该连接区域101连接两个单元区域100，从而能够向两个单元区域100同时提供相同电压。因此，如图39所示，对于两个单元区域100，共有行解码器模块。因此，能够一边抑制如比较例所说明的行解码器模块的面积一边将选择栅极线、及字线的配线长度减半。结果能够一边抑制行解码器模块的面积的增加一边抑制选择栅极线、及字线中的电阻的增加。因此，与比较例相比电压的传递速度变快。结果在本实施方式的半导体存储装置中，能够实现存储单元晶体管的写入性能、读出性能的提高。
＜1-4＞变化例1
对第1实施方式的变化例1进行说明。作为第1实施方式的变化例1，使用图40，对副通道区域SBA与阶梯区域SSA的连接进行说明。
在图40中，示出将设置在阶梯区域SSA的接触插塞CC与设置在副通道区域的接触插塞C4连接的第1接触配线CL1、第2接触配线CL2、第3接触配线CL3、及第4接触配线CL4(以下记载为接触配线CL)的方向、以及在Z方向上设置在连接区域的下方的行解码器RD的位置(参照虚线)。在图40中，具体示出单元区域(左上)100-FP、单元区域(右上)100-GP、及连接区域(上)101-P的一部分。
另外，与区块BLK(v)有关的接触配线CL记载为CL(BLK(v))。此外，属于单元区域100-FP的区块BLK(v)记载为BLK(v)-FP。进而，属于单元区域100-GP的区块BLK(v)记载为BLK(v)-GP。此外，与区块BLK(v)有关的接触插塞C4记载为C4(BLK(v))。此外，与区块BLK(v)有关的接触插塞CC记载为CC(BLK(v))。此外，与区块BLK(v)有关的阶梯区域SSA记载为SSA(BLK(v))。此外，与区块BLK(v)有关的副通道区域SBA记载为SBA(BLK(v))。
如图40所示，与区块BLK(n－1)相关的行解码器RD(BLK(n－1))在Z方向上设置在与区块BLK(n－1)相关的阶梯区域SSA、及与区块BLK(n)相关的副通道区域SBA的下方。
如上所述，在阶梯区域SSA设置着接触插塞CC(未图示)。此外，在副通道区域SSA，设置将副通道区域SSA贯通且连接于在Z方向上设置在副通道区域SSA的下方的行解码器RD的接触插塞C4(未图示)。
如上所述，副通道区域SSA具有两个功能即将在X方向上相邻的区块BLK连接的功能、及将区块BLK的选择栅极线SGS、字线WL0～WL15、及选择栅极线SGD连接于设置在副通道区域SSA的下方的行解码器RD的功能。
本变化例中，在X方向上夹在两个区块BLK(v)间的副通道区域SSA(BLK(v))将在X方向上相邻的两个区块BLK(v)连接。而且，副通道区域SSA(BLK(v))包含接触插塞C4(BLK(v±1))，该接触插塞C4(BLK(v±1))用来将与区块BLK(v)在Y方向上相邻的区块BLK(v±1)的选择栅极线SGS、字线WL0～WL15、及选择栅极线SGD连接于与区块BLK(v±1)相关的行解码器RD(BLK(v±1))。接触插塞C4(BLK(v±1))经由在Y方向上延伸的配线CL(BLK(v±1))，连接于设置在与区块BLK(v±1)相关的阶梯区域SSA(BLK(v±1))的接触插塞CC(BLK(v±1))。结果副通道区域SSA(BLK(v))能够将区块BLK(v±1)的选择栅极线SGS、字线WL0～WL15、及选择栅极线SGD连接于与区块BLK(v±1)相关的行解码器RD(BLK(v±1))。
具体来说，区块BLK(n－1)的选择栅极线SGS、字线WL0～WL15、及选择栅极线SGD经由阶梯区域SSA(BLK(n－1))、设置在阶梯区域SSA(BLK(n－1))的接触插塞CC(BLK(n－1))、将与区块BLK(n)相关的副通道区域SBA(BLK(n))贯通的与区块BLK(n－1)相关的接触插塞C4(BLK(n－1))、以及连接接触插塞CC(BLK(n－1))及接触插塞C4(BLK(n－1))的配线CL(BLK(n－1))，连接于与区块BLK(n－1)相关的行解码器RD(BLK(n－1))。
此外，区块BLK(n)的选择栅极线SGS、字线WL0～WL15、及选择栅极线SGD经由阶梯区域SSA(BLK(n))、设置在阶梯区域SSA(BLK(n))的接触插塞CC(BLK(n))、将与区块BLK(n－1)相关的副通道区域SBA(BLK(n－1))贯通的与区块BLK(n)相关的接触插塞C4(BLK(n))、以及连接接触插塞CC(BLK(n))及接触插塞C4(BLK(n))的配线CL(BLK(n))，连接于与区块BLK(n)相关的行解码器RD(BLK(n))。
同样地，区块BLK(n+1)的选择栅极线SGS、字线WL0～WL15、及选择栅极线SGD经由阶梯区域SSA(BLK(n+1))、设置在阶梯区域SSA(BLK(n+1))的接触插塞CC(BLK(n+1))、将与区块BLK(n+2)相关的副通道区域SBA(BLK(n+2))贯通的与区块BLK(n+1)相关的接触插塞C4(BLK(n+1))、以及连接接触插塞CC(BLK(n+1))及接触插塞C4(BLK(n+1))的配线CL(BLK(n+1))，连接于与区块BLK(n+1)相关的行解码器RD(BLK(n+1))。
此外，区块BLK(n+2)的选择栅极线SGS、字线WL0～WL15、及选择栅极线SGD经由阶梯区域SSA(BLK(n+2))、设置在阶梯区域SSA(BLK(n+2))的接触插塞CC(BLK(n+2))、将与区块BLK(n+1)相关的副通道区域SBA(BLK(n+1))贯通的与区块BLK(n+2)相关的接触插塞C4(BLK(n+2))、以及连接接触插塞CC(BLK(n+2))及接触插塞C4(BLK(n+2))的配线CL(BLK(n+2))，连接于与区块BLK(n+2)相关的行解码器RD(BLK(n+2))。
同样地，区块BLK(n+3)的选择栅极线SGS、字线WL0～WL15、及选择栅极线SGD经由阶梯区域SSA(BLK(n+3))、设置在阶梯区域SSA(BLK(n+3))的接触插塞CC(BLK(n+3))、将与区块BLK(n+4)相关的副通道区域SBA(BLK(n+4))贯通的与区块BLK(n+3)相关的接触插塞C4(BLK(n+3))、以及连接接触插塞CC(BLK(n+3))及接触插塞C4(BLK(n+3))的配线CL(BLK(n+3))，连接于与区块BLK(n+3)相关的行解码器RD(BLK(n+3))。
此外，区块BLK(n+4)的选择栅极线SGS、字线WL0～WL15、及选择栅极线SGD经由阶梯区域SSA(BLK(n+4))、设置在阶梯区域SSA(BLK(n+4))的接触插塞CC(BLK(n+4))、将与区块BLK(n+3)相关的副通道区域SBA(BLK(n+3))贯通的与区块BLK(n+4)相关的接触插塞C4(BLK(n+4))、以及连接接触插塞CC(BLK(n+4))及接触插塞C4(BLK(n+4))的配线CL(BLK(n+4))，连接于与区块BLK(n+4)相关的行解码器RD(BLK(n+4))。
＜1-5＞变化例2
对第1实施方式的变化例2进行说明。在第1实施方式的变化例2中，对连接区域的不同示例进行说明。图41示出第1实施方式的半导体存储装置1的电路区域CTA及存储单元阵列10的布局。图42示出第1实施方式的变化例2的半导体存储装置1的电路区域CTA及存储单元阵列10的布局。图43示出第1实施方式的变化例2的半导体存储装置1的电路区域CTA及存储单元阵列10的布局。
如图41所示，在第1实施方式中，第1下层LL1中的连接区域(下&上)101-LP包含阶梯区域(第1下)SSA-L1、及副通道区域(第1下)SBA-L1。此外，第2下层LL2中的连接区域(下&上)101-LP包含阶梯区域(第2下)SSA-L2、及副通道区域(第2下)SBA-L2。
然而，也可以如图42所示，第2下层LL2中的连接区域(下&上)101-LP不包含阶梯区域(第2下)SSA-L2而包含与阶梯区域(第1下)SSA-L1相同构造的阶梯区域(为了方便起见，附图中记载为SSA-L1)。
此外，如图41所示，在第1实施方式中，第1上层UL1中的连接区域(上&上)101-UP包含阶梯区域(第1上)SSA-U1、及副通道区域(第1上)SBA-U1。此外，第2上层UL2中的连接区域(上&上)101-UP包含阶梯区域(第2上)SSA-U2、及副通道区域(第2上)SBA-U2。
然而，也可以如图43所示，第2上层UL2中的连接区域(上&上)101-UP不包含阶梯区域(第2上)SSA-U2而包含与阶梯区域(第1上)SSA-U1相同构造的阶梯区域(为了方便起见，附图中记载为SSA-U1)。
此外，也可以将图42中所说明的布局与图43中所说明的布局组合。
＜2＞第2实施方式
对第2实施方式进行说明。在第2实施方式中，对于将与选择栅极线SGD有关的行解码器配置在不同于与选择栅极线SGS、字线WL0～WL15有关的行解码器的部位的情况进行说明。
＜2-1＞电路区域的布局
对着眼于电路区域CTA的包含X方向及Y方向的平面的布局进行说明。
如图44所示，与图19中所说明的电路区域CTA相比，在感测放大器模块16的端部进而设置与选择栅极线SGD有关的行解码器模块。以下，将与选择栅极线SGD有关的行解码器模块15记载为行解码器模块(SGD)15等。
具体来说，与选择栅极线SGD有关的行解码器模块位于图44的纸面上的感测放大器模块(左上)16-FP的左侧。将该行解码器模块记载为行解码器模块(SGD&左上)15-LU。这样一来，感测放大器模块(左上)16-FP在X方向上夹在行解码器模块(上)15-P与行解码器模块(SGD&左上)15-LU间。另外，该行解码器模块(上)15-P与第1实施方式同样地，包含与选择栅极线SGD有关的行解码器。
此外，与选择栅极线SGD有关的行解码器模块位于图44的纸面上的感测放大器模块(右上)16-GP的右侧。将该行解码器模块记载为行解码器模块(SGD&右上)15-RU。这样一来，感测放大器模块(右上)16-GP在X方向上夹在行解码器模块(上)15-P与行解码器模块(SGD&右上)15-RU间。
此外，与选择栅极线SGD有关的行解码器模块位于图44的纸面上的感测放大器模块(左下)16-FD的左侧。将该行解码器模块记载为行解码器模块(SGD&左下)15-LD。这样一来，感测放大器模块(左下)16-FD在X方向上夹在行解码器模块(下)15-D与行解码器模块(SGD&左下)15-LD间。另外，该行解码器模块(下)15-D与第1实施方式同样地，包含与选择栅极线SGD有关的行解码器。
此外，与选择栅极线SGD有关的行解码器模块位于图44的纸面上的感测放大器模块(右下)16-GD的右侧。将该行解码器模块记载为行解码器模块(SGD&右下)15-RD。这样一来，感测放大器模块(右下)16-GD在X方向上夹在行解码器模块(下)15-D与行解码器模块(SGD&右下)15-RD间。
另外，也将供设置行解码器模块(SGD&左上)15-LU、及行解码器模块(SGD&左下)15-LD的区域记载为“左端部”。此外，也将供设置行解码器模块(SGD&右上)15-RU、及行解码器模块(SGD&右下)15-RD的区域记载为“右端部”。
＜2-2＞存储单元阵列的布局
接下来，对着眼于存储单元阵列10的包含X方向及Y方向的平面的布局进行说明。
图45示出存储单元阵列10的平面布局例。在图45中，为了简化簡单，示出包含第1下层LL1、第2下层LL2、第1上层UL1、及第2上层UL2的大致布局。
如图45所示，与图4中所说明的存储单元阵列10相比，在单元区域100的端部进而设置用来将选择栅极线SGD与行解码器模块(SGD)15连接的连接区域101。以下，将与选择栅极线SGD有关的连接区域101记载为连接区域(SGD)101等。
具体来说，与选择栅极线SGD有关的连接区域位于图45的纸面上的单元区域(左上)100-FP的左侧。将该连接区域记载为连接区域(SGD&左上)101-LU。这样一来，单元区域(左上)100-FP在X方向上夹在连接区域(上)101-P与连接区域(SGD&左上)101-LU间。另外，该连接区域(上)101-P与第1实施方式同样地，包含与选择栅极线SGD有关的连接区域。
此外，与选择栅极线SGD有关的连接区域位于图45的纸面上的单元区域(右上)100-GP的右侧。将该连接区域记载为连接区域(SGD&右上)101-RU。这样一来，单元区域(右上)100-GP在X方向上夹在连接区域(上)101-P与连接区域(SGD&右上)101-RU间。
此外，与选择栅极线SGD有关的连接区域位于图45的纸面上的单元区域(左下)100-FD的左侧。将该连接区域记载为连接区域(SGD&左下)101-LD。这样一来，单元区域(左下)100-FD在X方向上夹在连接区域(下)101-D与连接区域(SGD&左下)101-LD间。另外，该连接区域(下)101-D与第1实施方式同样地，包含与选择栅极线SGD有关的连接区域。
此外，与选择栅极线SGD有关的连接区域位于图45的纸面上的单元区域(右下)100-GD的右侧。将该连接区域记载为连接区域(SGD&右下)101-RD。这样一来，单元区域(右下)100-GD在X方向上夹在连接区域(下)101-D与连接区域(SGD&右下)101-RD间。
另外，也将供设置连接区域(SGD&左上)101-LU、及连接区域(SGD&左下)101-LD的区域记载为“左端部”。此外，也将供设置连接区域(SGD&右上)101-RU、及连接区域(SGD&右下)101-RD的区域记载为“右端部”。
行解码器模块(SGD&左上)15-LU在Z方向上位于连接区域(SGD&左上)101-LU的下方。行解码器模块(SGD&右上)15-RU在Z方向上位于连接区域(SGD&右上)101-RU的下方。行解码器模块(SGD&左下)15-LD在Z方向上位于连接区域(SGD&左下)101-LD的下方。行解码器模块(SGD&右下)15-RD在Z方向上位于连接区域(SGD&右下)101-RD的下方。
＜2-3＞效果
根据上述实施方式，相对于第1实施方式的构成，构成为电压向选择栅极线SGD的传输不仅从存储单元阵列10的中央进行也从两端(左端部、及右端部)进行。
选择栅极线SGD由狭缝SHE等被分断，因此有时配线的宽度变窄。在此情况下，有选择栅极线SGD的配线的电阻值变高的可能性。因此，对于选择栅极线SGD，如图46及图47所示，构成为不仅从存储单元阵列10的中央也从两端传输电压。因此，即便在选择栅极线SGD的配线的电阻值变高的情况下，也能够获得第1实施方式中所说明的效果。
另外，在第2实施方式中，也可以应用第1实施方式的变化例2。
＜3＞第3实施方式
对第3实施方式进行说明。在第3实施方式中，对如下情况进行说明：将与下层LL相关的行解码器模块15布局在X方向的中央，将与上层UL相关的行解码器模块15布局在X方向的左端部及右端部。
＜3-1＞电路区域的布局
对着眼于电路区域CTA的包含X方向及Y方向的平面的布局进行说明。
如图48所示，与图19中所说明的电路区域CTA相比，行解码器模块15-P、及15-D分别成为与下层LL相关的行解码器模块。此外，在感测放大器模块16的端部进而设置与上层UL有关的行解码器模块(上)。
如图48所示，将图19中的行解码器模块(上)15-P、及行解码器模块(下)15-D分别记载为行解码器模块(下&上)15-LP、及行解码器模块(下&下)15-LD。
与上层UL有关的行解码器模块位于图48的纸面上的感测放大器模块(左上)16-FP的左侧。将该行解码器模块记载为行解码器模块(上&左上)15-UFP。这样一来，感测放大器模块(左上)16-FP在X方向上夹在行解码器模块(下&上)15-LP与行解码器模块(上&左上)15-UFP间。
此外，与上层UL有关的行解码器模块位于图48的纸面上的感测放大器模块(右上)16-GP的右侧。将该行解码器模块记载为行解码器模块(上&右上)15-UGP。这样一来，感测放大器模块(右上)16-GP在X方向上夹在行解码器模块(下&上)15-LP与行解码器模块(上&右上)15-UGP间。
此外，与上层UL有关的行解码器模块位于图48的纸面上的感测放大器模块(左下)16-FD的左侧。将该行解码器模块记载为行解码器模块(上&左下)15-UFD。这样一来，感测放大器模块(左下)16-FD在X方向上夹在行解码器模块(下&下)15-LD与行解码器模块(上&左下)15-UFD间。
此外，与上层UL有关的行解码器模块位于图48的纸面上的感测放大器模块(右下)16-GD的右侧。将该行解码器模块记载为行解码器模块(上&右下)15-UGD。这样一来，感测放大器模块(右下)16-GD在X方向上夹在行解码器模块(下&下)15-LD与行解码器模块(上&右下)15-UGD间。
另外，也将供设置行解码器模块(上&左上)15-UFP、及行解码器模块(上&左下)15-UFD的区域记载为“左端部”。此外，也将供设置行解码器模块(上&右上)15-UGP、及行解码器模块(上&右下)15-UGD的区域记载为“右端部”。
＜3-2＞存储单元阵列的布局
接下来，对着眼于存储单元阵列10的包含X方向及Y方向的平面的布局进行说明。
图49示出存储单元阵列10的平面布局例。在图49中，为了简化，示出包含第1下层LL1、第2下层LL2、第1上层UL1、及第2上层UL2的大致布局。
如图49所示，与图4中所说明的存储单元阵列10相比，在单元区域100的端部进而设置用来将上层UL与行解码器模块(上)15连接的连接区域(上)101。
如图49所示，将图19中的连接区域(上)101-P、及连接区域(下)101-D分别记载为连接区域(下&上)101-LP、及连接区域(下&下)101-LD。在本实施方式中，在连接区域(上)101-P、及连接区域(下)101-D中不包含连接区域(上)101。
连接区域(上)101位于图49的纸面上的单元区域(左上)100-FP的左侧。将该连接区域(上)101记载为连接区域(上&左上)101-UFP。这样一来，单元区域(左上)100-FP在X方向上夹在连接区域(下&上)101-LP与连接区域(上&左上)101-UFP间。
此外，连接区域(上)101位于图49的纸面上的单元区域(右上)100-GP的右侧。将该连接区域(上)101记载为连接区域(上&右上)101-UGP。这样一来，单元区域(右上)100-GP在X方向上夹在连接区域(下&上)101-LP与连接区域(上&右上)101-UGP间。
此外，连接区域(上)101位于图49的纸面上的单元区域(左下)100-FD的左侧。将该连接区域(上)101记载为连接区域(上&左下)101-UFD。这样一来，单元区域(左下)100-FD在X方向上夹在连接区域(下&下)101-LD与连接区域(上&左下)101-UFD间。
此外，连接区域(上)101位于图49的纸面上的单元区域(右下)100-GD的右侧。将该连接区域(上)101记载为连接区域(上&右下)101-UGD。这样一来，单元区域(右下)100-GD在X方向上夹在连接区域(下&下)101-LD与连接区域(上&右下)101-UGD间。
另外，也将供设置连接区域(上&左上)101-UFP、及连接区域(上&左下)101-UFD的区域记载为“左端部”。此外，也将供设置连接区域(上&右上)101-UGP、及连接区域(上&右下)101-UGD的区域记载为“右端部”。
行解码器模块(上&左上)15-UFP在Z方向上位于连接区域(上&左上)101-UFP的下方。行解码器模块(上&右上)15-UGP在Z方向上位于连接区域(上&右上)101-UGP的下方。行解码器模块(上&左下)15-UFD在Z方向上位于连接区域(上&左下)101-UFD的下方。行解码器模块(上&右下)15-UGD在Z方向上位于连接区域(上&右下)101-UGD的下方。
此处，对连接区域(上)101进行说明。
使用图50，对连接区域(上)101与行解码器模块(上)15的X-Y平面的关系进行说明。在图50中，具体示出单元区域(上&左上)100-UFP、连接区域(上&左上)101-UFP、及行解码器模块(上&左上)15-UFP的一部分。在图50中，以虚线表示行解码器模块(上&左上)15-UFP所包含的行解码器RD。
为了方便起见，将与区块(上&左上)BLK(v)-UFP相关的行解码器RD记载为RD(BLK(v)-UFP)。此外，将与区块(上&左上)BLK(v)-UFP相关的第2接触配线CL2记载为CL2(BLK(v)-UFP)。将与区块(上&左上)BLK(v)-UFP相关的接触插塞区域CPA记载为CPA(BLK(v)-UFP)。
如图50所示，连接区域(上&左上)101-UFP针对每个区块具备阶梯区域(上)SSA-U、及接触插塞区域CPA的组。阶梯区域(上)SSA-U由于与第1实施方式中所说明的阶梯区域(上)SSA-U相同，因此省略说明。接触插塞区域CPA是用来将阶梯区域(上)SSA-U与行解码器RD连接的区域。具体来说，在接触插塞区域CPA，形成着用来将形成在连接区域(上&左上)101-UFP的Z方向的下方的行解码器DC与接触插塞CC连接的接触插塞C4(未图示)。接触插塞CC与接触插塞C4的上端通过第2接触配线CL2而连接。第2接触配线CL2在Y方向上延伸。
在本实施方式中，接触插塞区域CPA(BLK(v))包含接触插塞C4(BLK(v±1)-UFP)，该接触插塞C4(BLK(v±1)-UFP)用来将与区块BLK(v)-UFP在Y方向上相邻的区块BLK(v±1)-UFP的字线WL8～WL15、及选择栅极线SGD连接于与区块BLK(v±1)-UFP相关的行解码器RD(BLK(v±1)-UFP)。接触插塞C4(BLK(v±1)-UFP)经由在Y方向上延伸的第2接触配线CL2(BLK(v±1)-UFP)，连接于设置在与区块BLK(v±1)-UFP相关的阶梯区域SSA(BLK(v±1)-UFP)的接触插塞CC(BLK(v±1)-UFP)。结果副通道区域SSA(BLK(v)-UFP)能够将区块BLK(v±1)-UFP的字线WL8～WL15、及选择栅极线SGD连接于与区块BLK(v±1)-UFP相关的行解码器RD(BLK(v±1)-UFP)。
具体来说，区块BLK(n－1)-UFP的字线WL8～WL15、及选择栅极线SGD经由阶梯区域SSA(BLK(n－1)-UFP)、设置在阶梯区域SSA(BLK(n－1)-UFP)的接触插塞CC(BLK(n－1)-UFP)、将与区块BLK(n)-UFP相关的副通道区域SBA(BLK(n)-UFP)贯通的与区块BLK(n－1)-UFP相关的接触插塞C4(BLK(n－1)-UFP)、以及连接接触插塞CC(BLK(n－1)-UFP)及接触插塞C4(BLK(n－1)-UFP)的第2接触配线CL2(BLK(n－1)-UFP)，连接于与区块BLK(n－1)-UFP相关的行解码器RD(BLK(n－1)-UFP)。
此外，区块BLK(n)-UFP的字线WL8～WL15、及选择栅极线SGD经由阶梯区域SSA(BLK(n)-UFP)、设置在阶梯区域SSA(BLK(n)-UFP)的接触插塞CC(BLK(n)-UFP)、将与区块BLK(n－1)-UFP相关的副通道区域SBA(BLK(n－1)-UFP)贯通的与区块BLK(n)-UFP相关的接触插塞C4(BLK(n)-UFP)、以及连接接触插塞CC(BLK(n)-UFP)及接触插塞C4(BLK(n)-UFP)的第2接触配线CL2(BLK(n)-UFP)，连接于与区块BLK(n)-UFP相关的行解码器RD(BLK(n)-UFP)。
同样地，区块BLK(n+1)-UFP的字线WL8～WL15、及选择栅极线SGD经由阶梯区域SSA(BLK(n+1)-UFP)、设置在阶梯区域SSA(BLK(n+1)-UFP)的接触插塞CC(BLK(n+1)-UFP)、将与区块BLK(n+2)-UFP相关的副通道区域SBA(BLK(n+2)-UFP)贯通的与区块BLK(n+1)-UFP相关的接触插塞C4(BLK(n+1)-UFP)、以及连接接触插塞CC(BLK(n+1)-UFP)及接触插塞C4(BLK(n+1)-UFP)的配线CL(BLK(n+1)-UFP)，连接于与区块BLK(n+1)-UFP相关的行解码器RD(BLK(n+1)-UFP)。
此外，区块BLK(n+2)-UFP的字线WL8～WL15、及选择栅极线SGD经由阶梯区域SSA(BLK(n+2)-UFP)、设置在阶梯区域SSA(BLK(n+2)-UFP)的接触插塞CC(BLK(n+2)-UFP)、将与区块BLK(n+1)-UFP相关的副通道区域SBA(BLK(n+1)-UFP)贯通的与区块BLK(n+2)-UFP相关的接触插塞C4(BLK(n+2)-UFP)、以及连接接触插塞CC(BLK(n+2)-UFP)及接触插塞C4(BLK(n+2)-UFP)的第2接触配线CL2(BLK(n+2)-UFP)，连接于与区块BLK(n+2)-UFP相关的行解码器RD(BLK(n+2)-UFP)。
同样地，区块BLK(n+3)-UFP的字线WL8～WL15、及选择栅极线SGD经由阶梯区域SSA(BLK(n+3)-UFP)、设置在阶梯区域SSA(BLK(n+3)-UFP)的接触插塞CC(BLK(n+3)-UFP)、将与区块BLK(n+4)-UFP相关的副通道区域SBA(BLK(n+4)-UFP)贯通的与区块BLK(n+3)-UFP相关的接触插塞C4(BLK(n+3)-UFP)、以及连接接触插塞CC(BLK(n+3)-UFP)及接触插塞C4(BLK(n+3)-UFP)的第2接触配线CL2(BLK(n+3)-UFP)，连接于与区块BLK(n+3)-UFP相关的行解码器RD(BLK(n+3)-UFP)。
此外，区块BLK(n+4)-UFP的字线WL8～WL15、及选择栅极线SGD经由阶梯区域SSA(BLK(n+4)-UFP)、设置在阶梯区域SSA(BLK(n+4)-UFP)的接触插塞CC(BLK(n+4)-UFP)、将与区块BLK(n+3)-UFP相关的副通道区域SBA(BLK(n+3)-UFP)贯通的与区块BLK(n+4)-UFP相关的接触插塞C4(BLK(n+4)-UFP)、以及连接接触插塞CC(BLK(n+4)-UFP)及接触插塞C4(BLK(n+4)-UFP)的第2接触配线CL2(BLK(n+4)-UFP)，连接于与区块BLK(n+4)-UFP相关的行解码器RD(BLK(n+4)-UFP)。此外，使用图51，对连接区域(上)101与行解码器模块(上)15的X-Y平面的关系进行说明。在图51中，具体示出单元区域(上&右上)100-UGP、连接区域(上&右上)101-UGP、及行解码器模块(上&右上)15-UGP的一部分。在图51中，以虚线表示行解码器模块(上&右上)15-UGP所包含的行解码器RD。
为了方便起见，将与区块(上&右上)BLK(v)-UGP相关的行解码器RD记载为RD(BLK(v)-UGP)。此外，将与区块(上&右上)BLK(v)-UGP相关的第2接触配线CL2记载为CL2(BLK(v)-UGP)。将与区块(上&右上)BLK(v)-UGP相关的接触插塞区域CPA记载为CPA(BLK(v)-UGP)。
如图51所示，连接区域(上&右上)101-UGP针对每个区块具备阶梯区域(上)SSA-U、及接触插塞区域CPA的组。阶梯区域(上)SSA-U由于与第1实施方式中所说明的阶梯区域(上)SSA-U相同，因此省略说明。接触插塞区域CPA是用来将阶梯区域(上)SSA-U与行解码器RD连接的区域。具体来说，在接触插塞区域CPA，形成着用来将形成在连接区域(上&右上)101-UGP的Z方向的下方的行解码器DC与接触插塞CC连接的接触插塞C4(未图示)。接触插塞CC与接触插塞C4的上端通过第2接触配线CL2而连接。第2接触配线CL2在Y方向上延伸。
在本实施方式中，接触插塞区域CPA(BLK(v))包含接触插塞C4(BLK(v±1)-UGP)，该接触插塞C4(BLK(v±1)-UGP)用来将与区块BLK(v)-UGP在Y方向上相邻的区块BLK(v±1)-UGP的字线WL8～WL15、及选择栅极线SGD连接于与区块BLK(v±1)-UGP相关的行解码器RD(BLK(v±1)-UGP)。接触插塞C4(BLK(v±1)-UGP)经由在Y方向上延伸的第2接触配线CL2(BLK(v±1)-UGP)，连接于设置在与区块BLK(v±1)-UGP相关的阶梯区域SSA(BLK(v±1)-UGP)的接触插塞CC(BLK(v±1)-UGP)。结果副通道区域SSA(BLK(v)-UGP)能够将区块BLK(v±1)-UGP的字线WL8～WL15、及选择栅极线SGD连接于与区块BLK(v±1)-UGP相关的行解码器RD(BLK(v±1)-UGP)。
具体来说，区块BLK(n－1)-UGP的字线WL8～WL15、及选择栅极线SGD经由阶梯区域SSA(BLK(n－1)-UGP)、设置在阶梯区域SSA(BLK(n－1)-UGP)的接触插塞CC(BLK(n－1)-UGP)、将与区块BLK(n)-UGP相关的副通道区域SBA(BLK(n)-UGP)贯通的与区块BLK(n－1)-UGP相关的接触插塞C4(BLK(n－1)-UGP)、以及连接接触插塞CC(BLK(n－1)-UGP)及接触插塞C4(BLK(n－1)-UGP)的第2接触配线CL2(BLK(n－1)-UGP)，连接于与区块BLK(n－1)-UGP相关的行解码器RD(BLK(n－1)-UGP)。
此外，区块BLK(n)-UGP的字线WL8～WL15、及选择栅极线SGD经由阶梯区域SSA(BLK(n)-UGP)、设置在阶梯区域SSA(BLK(n)-UGP)的接触插塞CC(BLK(n)-UGP)、将与区块BLK(n－1)-UGP相关的副通道区域SBA(BLK(n－1)-UGP)贯通的与区块BLK(n)-UGP相关的接触插塞C4(BLK(n)-UGP)、以及连接接触插塞CC(BLK(n)-UGP)及接触插塞C4(BLK(n)-UGP)的第2接触配线CL2(BLK(n)-UGP)，连接于与区块BLK(n)-UGP相关的行解码器RD(BLK(n)-UGP)。
同样地，区块BLK(n+1)-UGP的字线WL8～WL15、及选择栅极线SGD经由阶梯区域SSA(BLK(n+1)-UGP)、设置在阶梯区域SSA(BLK(n+1)-UGP)的接触插塞CC(BLK(n+1)-UGP)、将与区块BLK(n+2)-UGP相关的副通道区域SBA(BLK(n+2)-UGP)贯通的与区块BLK(n+1)-UGP相关的接触插塞C4(BLK(n+1)-UGP)、以及连接接触插塞CC(BLK(n+1)-UGP)及接触插塞C4(BLK(n+1)-UGP)的配线CL(BLK(n+1)-UGP)，连接于与区块BLK(n+1)-UGP相关的行解码器RD(BLK(n+1)-UGP)。
此外，区块BLK(n+2)-UGP的字线WL8～WL15、及选择栅极线SGD经由阶梯区域SSA(BLK(n+2)-UGP)、设置在阶梯区域SSA(BLK(n+2)-UGP)的接触插塞CC(BLK(n+2)-UGP)、将与区块BLK(n+1)-UGP相关的副通道区域SBA(BLK(n+1)-UGP)贯通的与区块BLK(n+2)-UGP相关的接触插塞C4(BLK(n+2)-UGP)、以及连接接触插塞CC(BLK(n+2)-UGP)及接触插塞C4(BLK(n+2)-UGP)的第2接触配线CL2(BLK(n+2)-UGP)，连接于与区块BLK(n+2)-UGP相关的行解码器RD(BLK(n+2)-UGP)。
同样地，区块BLK(n+3)-UGP的字线WL8～WL15、及选择栅极线SGD经由阶梯区域SSA(BLK(n+3)-UGP)、设置在阶梯区域SSA(BLK(n+3)-UGP)的接触插塞CC(BLK(n+3)-UGP)、将与区块BLK(n+4)-UGP相关的副通道区域SBA(BLK(n+4)-UGP)贯通的与区块BLK(n+3)-UGP相关的接触插塞C4(BLK(n+3)-UGP)、以及连接接触插塞CC(BLK(n+3)-UGP)及接触插塞C4(BLK(n+3)-UGP)的第2接触配线CL2(BLK(n+3)-UGP)，连接于与区块BLK(n+3)-UGP相关的行解码器RD(BLK(n+3)-UGP)。
此外，区块BLK(n+4)-UGP的字线WL8～WL15、及选择栅极线SGD经由阶梯区域SSA(BLK(n+4)-UGP)、设置在阶梯区域SSA(BLK(n+4)-UGP)的接触插塞CC(BLK(n+4)-UGP)、将与区块BLK(n+3)-UGP相关的副通道区域SBA(BLK(n+3)-UGP)贯通的与区块BLK(n+4)-UGP相关的接触插塞C4(BLK(n+4)-UGP)、以及连接接触插塞CC(BLK(n+4)-UGP)及接触插塞C4(BLK(n+4)-UGP)的第2接触配线CL2(BLK(n+4)-UGP)，连接于与区块BLK(n+4)-UGP相关的行解码器RD(BLK(n+4)-UGP)。
＜3-3＞电路区域、及存储单元阵列的布局
接下来，使用图52，对从平行于X-Z平面的剖面观察半导体存储装置1的布局进行说明。
在图52中，示出电路区域CTA、及存储单元阵列10的剖视图。具体来说，在图52中，示出行解码器模块(上&左上)15-UFP、行解码器模块(上&右上)15-UGP、行解码器模块(下&上)15-LP、感测放大器模块(左上)16-FP、及感测放大器模块(右上)16-GP作为电路区域CTA。此外，在图52中，示出单元区域(下&左上)100-LFP、单元区域(下&右上)100-LGP、及连接区域(下&上)101-LP作为存储单元阵列10的下层LL。此外，在图52中，示出单元区域(上&左上)100-UFP、单元区域(上&右上)100-UGP、连接区域(上&左上)101-UFP、及连接区域(上&右上)101-UGP作为存储单元阵列10的上层UL。
如图52所示，在感测放大器模块(左上)16-FP的Z方向的上方设置单元区域(下&左上)100-LFP、单元区域(上&左上)100-UFP。感测放大器模块(左上)16-FP与单元区域(下&左上)100-LFP、及单元区域(上&左上)100-UFP通过未图示的配线而连接。
而且，在行解码器模块(下&上)15-LP的Z方向的上方设置连接区域(下&上)101-LP。行解码器模块(下&上)15-LP与连接区域(下&上)101-LP通过未图示的配线而连接。
此外，在行解码器模块(上&左上)15-UFP的Z方向的上方设置连接区域(上&左上)101-UFP。行解码器模块(上&左上)15-UFP与连接区域(上&左上)101-UFP通过未图示的配线而连接。
进而，在行解码器模块(上&右上)15-UGP的Z方向的上方设置连接区域(上&右上)101-UGP。行解码器模块(上&右上)15-UGP与连接区域(上&右上)101-UGP通过未图示的配线而连接。
也就是说，如图52所示，单元区域(下&左上)100-LFP、及单元区域(下&右上)100-LGP经由连接区域(下&上)101-LP而从行解码器模块(下&上)15-LP接收电压。
此外，单元区域(上&左上)100-UFP经由连接区域(上&左上)101-UFP而从行解码器模块(上&左上)15-UFP接收电压。
此外，单元区域(上&右上)100-UGP经由连接区域(上&右上)101-UGP而从行解码器模块(上&右上)15-UGP接收电压。
另外，如图53所示，在第3实施方式中，第1下层LL1中的连接区域(下&上)101-LP包含阶梯区域(第1下)SSA-L1、及副通道区域(第1下)SBA-L1。此外，第2下层LL2中的连接区域(下&上)101-LP包含阶梯区域(第2下)SSA-L2、及副通道区域(第2下)SBA-L2。
然而，也可以如图54所示，第2下层LL2中的连接区域(下&上)101-LP不包含阶梯区域(第2下)SSA-L2而包含与阶梯区域(第1下)SSA-L1相同构造的阶梯区域(为了方便起见，附图中记载为SSA-L1)。
此外，也可以如图55所示，第1下层LL1中的连接区域(下&上)101-LP不包含阶梯区域(第1下)SSA-L1而包含与阶梯区域(第2下)SSA-L2相同构造的阶梯区域(为了方便起见，附图中记载为SSA-L2)。
＜4＞第4实施方式
对第4实施方式进行说明。在第4实施方式中，对阶梯区域的其他构造进行说明。
＜4-1＞概要
在上述各实施方式中，如图56所示，阶梯区域SSA设置着在Z方向上朝选择栅极线SGD、字线WL15～WL0、选择栅极线SGS下降的阶梯(下降阶梯)。然而，在上述各实施方式中，也可以如图57所示，在阶梯区域SSA，设置着在Z方向上朝选择栅极线SGD、字线WL15～WL0、选择栅极线SGS下降的阶梯(下降阶梯)、及在Z方向上向上方攀升的阶梯(上升阶梯)。该上升阶梯可以是未设置接触插塞的虚设阶梯，也可以设置接触插塞。
此处，所谓下降阶梯是指在从单元区域100到设置着副通道区域SBA的方向上朝向设置着半导体衬底的方向的阶梯。此外，所谓上升阶梯是指在从单元区域100到设置着副通道区域SBA的方向上朝向与设置着半导体衬底的方向相反的方向的阶梯。
＜4-2＞具体例
以下，对本实施方式的阶梯区域SSA的具体例进行说明。
图58是第4实施方式的半导体存储装置1的阶梯区域SSA的详细平面布局的一例，抽选在Y方向上相邻的两个阶梯区域SSA进行表示。更具体来说，图58示出设置在图8或图11中所表示的区块BLK(n)与区块BLK(n－1)之间的阶梯区域。
图59是沿着图58的N-N线的剖视图，示出阶梯区域的剖面构造的一例。
如图58、及图59所示，阶梯区域(下)SSA-L、及阶梯区域(上)SSA-U分别为下降阶梯。而且，在阶梯区域(下)SSA-L与阶梯区域(上)SSA-U之间设置虚设阶梯区域DBCA。该虚设阶梯区域DBCA为上升阶梯。
虚设阶梯区域DBCA设置在阶梯区域(下)SSA-L与阶梯区域(上)SSA-U之间，但可以设置在任意部位。例如虚设阶梯区域DBCA包含在阶梯区域(下)SSA-L、或阶梯区域(上)SSA-U。此外，虚设阶梯区域DBCA可以连接于在Y方向上相邻的下桥接区域LBBA、或上桥接区域UBBA。在此情况下，虚设阶梯区域DBCA可以经由下桥接区域LBBA、或上桥接区域UBBA而连接于各区块。因此，也可以在虚设阶梯区域DBCA中设置接触插塞。
此外，虚设阶梯区域DBCA的阶数可以适当变更。此外，虚设阶梯区域DBCA的数量也可以适当变更。
＜5＞其他变化例等
在上述实施方式中，对于相邻的2条狭缝SLT间的构造体对应于1个串组件SU的情况进行了例示，并不限定于此。例如，也可以通过在相邻的2条狭缝SLT间设置将选择栅极线SGD分断的狭缝，而在相邻的2条狭缝SLT间形成多个串组件SU。相邻的狭缝SLT间的串组件SU的个数基于将选择栅极线SGD分断的狭缝的条数而变化。
在上述实施方式中，存储柱MP、以及接触插塞CP、CV、V0、V1及V2分别可以具有锥形形状或倒锥形形状，也可以具有中间部分凸出的形状。同样地，狭缝SLT可以具有锥形形状或倒锥形形状，也可以具有中间部分凸出的形状。此外，对于存储柱MP或晶体管TR的剖面构造为圆形的情况进行了例示，但它们的剖面构造也可以是椭圆形，可以设计成任意形状。
在上述实施方式中，对于字线WL等积层配线在连接区域中形成在X方向上具有阶差的阶梯构造的情况进行了例示，但并不限定于此。例如，积层的字线WL以及选择栅极线SGD及SGS的端部也可以在Y方向上形成阶差。连接区域中的积层的字线WL以及选择栅极线SGD及SGS的端部可以设计成任意列数的阶梯状。形成的阶梯构造也可以在选择栅极线SGS、字线WL及选择栅极线SGD之间不同。
本说明书中所谓“连接”表示电连接，不排除例如在其间介隔其他元件的情况。“电连接”只要能够与电连接同样地动作，便也可以介隔绝缘体。“柱状”表示设置在半导体存储装置1的制造步骤中形成的孔内的构造体。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并非意图限定发明的范围。这些新颖的实施方式可以通过其他各种方式实施，且可以在不脱离发明主旨的范围内，进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其等同的范围内。
[符号的说明]
1 半导体存储装置
2 存储器控制器
10 存储单元阵列
10-UGD 右下)
11 命令寄存器
12 地址寄存器
13 定序器
14 驱动器模块
15 行解码器模块
16 感测放大器模块
17 周边电路
18 周边电路
20 半导体衬底
21～25 导电体层
30 芯构件
31 半导体层
32 积层膜
33 隧道绝缘膜
34 绝缘膜
35 阻挡绝缘膜
40～43 绝缘体层
100 单元区域
101 连接区域

Claims (20)

1.一种半导体存储装置，具备：
第1单元区域，具备沿着第1方向相互有间隔地积层的多个第1导电体层、及在所述多个第1导电体层内在所述第1方向上延伸的第1半导体层，且所述多个第1导电体层与所述第1半导体层的交点分别构成存储单元；
第2单元区域，具备沿着所述第1方向相互有间隔地积层的多个第2导电体层、及在所述多个第2导电体层内在所述第1方向上延伸的第2半导体层，且所述多个第2导电体层与所述第2半导体层的交点分别构成存储单元；以及
第1连接区域，在与所述第1方向交叉的第2方向上配置在所述第1单元区域与所述第2单元区域之间，且具备第1桥接区域及第1阶梯区域，在所述第1桥接区域，沿着所述第1方向相互有间隔地积层的多个第3导电体层分别电连接所述多个第1导电体层中的1层及所述多个第2导电体层中的1层，在所述第1阶梯区域，所述多个第3导电体层分别具备用来设置第1接触插塞的阶台。
2.根据权利要求1所述的半导体存储装置，其中
所述第1阶梯区域在与所述第1方向及所述第2方向交叉的第3方向上连接于所述第1桥接区域。
3.根据权利要求2所述的半导体存储装置，其中
第1连接区域更具备第1副通道区域，所述第1副通道区域在所述第2方向上与所述第1桥接区域及所述第1阶梯区域相邻，设置着在所述多个第3导电体层内在所述第1方向上延伸的第2接触插塞。
4.根据权利要求3所述的半导体存储装置，其中
在所述第1副通道区域，所述多个第3导电体层分别电连接所述多个第1导电体层中的1层及所述多个第2导电体层中的1层。
5.根据权利要求4所述的半导体存储装置，其具备：
第1狭缝，在所述第3方向上，与所述第1单元区域、所述第1连接区域、及所述第2单元区域相邻；
第3单元区域，在所述第3方向上介隔所述第1狭缝与所述第1单元区域相邻，且具备沿着所述第1方向相互有间隔地积层的多个第4导电体层、及在所述多个第4导电体层内在所述第1方向上延伸的第3半导体层，所述多个第4导电体层与所述第3半导体层的交点分别构成存储单元；
第4单元区域，在所述第3方向上介隔所述第1狭缝与所述第2单元区域相邻，且具备沿着所述第1方向相互有间隔地积层的多个第5导电体层、及在所述多个第5导电体层内在所述第1方向上延伸的第4半导体层，所述多个第5导电体层与所述第4半导体层的交点分别构成存储单元；以及
第2连接区域，在所述第2方向上配置在所述第3单元区域与所述第4单元区域之间，且具备第2桥接区域、第2阶梯区域及第2副通道区域，在所述第2桥接区域，沿着所述第1方向相互有间隔地积层的多个第6导电体层分别电连接所述多个第4导电体层中的1层及所述多个第5导电体层中的1层，在所述第2阶梯区域，所述多个第6导电体层分别具备用来设置第3接触插塞的阶台，且所述第2阶梯区域在所述第3方向上连接于所述第2桥接区域，所述第2副通道区域在所述第2方向上与所述第2桥接区域及所述第2阶梯区域相邻，且设置着在所述多个第6导电体层内在所述第1方向上延伸的第4接触插塞。
6.根据权利要求5所述的半导体存储装置，其中
所述第1桥接区域及所述第1阶梯区域在所述第3方向上介隔所述第1狭缝与所述第2副通道区域相邻，且
所述第2桥接区域及所述第2阶梯区域在所述第3方向上介隔所述第1狭缝与所述第1副通道区域相邻。
7.根据权利要求6所述的半导体存储装置，其中
在所述第1桥接区域、所述第1阶梯区域、及所述第2副通道区域的所述第1方向的下方设置着与所述第1单元区域及所述第2单元区域相关的第1行解码器，
经由所述第4接触插塞、所述第1接触插塞、所述第1阶梯区域、及所述第1桥接区域，将所述第1单元区域、及所述第2单元区域与所述第1行解码器连接，
在所述第2桥接区域、所述第2阶梯区域、及所述第1副通道区域的所述第1方向的下方设置着与所述第3单元区域及所述第4单元区域相关的第2行解码器，且
经由所述第3接触插塞、所述第2接触插塞、所述第2阶梯区域、及所述第2桥接区域，将所述第3单元区域、及所述第4单元区域与所述第2行解码器连接。
8.根据权利要求7所述的半导体存储装置，其更具备：
第1配线，连接所述第4接触插塞、及所述第1接触插塞；以及
第2配线，连接所述第3接触插塞、及所述第2接触插塞。
9.根据权利要求1至8中任一项所述的半导体存储装置，其中
所述第1至第3导电体层为同一导电体层。
10.根据权利要求1至8中任一项所述的半导体存储装置，其中
所述第1至第3导电体层为字线或选择栅极线。
11.根据权利要求5至8中任一项所述的半导体存储装置，其中
所述第4至第6导电体层为同一导电体层。
12.根据权利要求5至8中任一项所述的半导体存储装置，其中
所述第4至第6导电体层为字线或选择栅极线。
13.根据权利要求5至8中任一项所述的半导体存储装置，其更具备：
第3阶梯区域，在所述第2方向上与所述第1连接区域隔着所述第1单元区域，且沿着所述第1方向相互有间隔地积层的多个第7导电体层分别具备用来设置第5接触插塞的阶台；
第3连接区域，具备在所述第2方向上与所述第3阶梯区域相邻且设置着在所述多个第7导电体层内在所述第1方向上延伸的第6接触插塞的第1接触区域；
第4阶梯区域，在所述第2方向上与所述第2连接区域隔着所述第3单元区域，且沿着所述第1方向相互有间隔地积层的多个第8导电体层分别具备用来设置第7接触插塞的阶台；以及
第4连接区域，具备与所述第4阶梯区域在所述第2方向上相邻且设置着在所述多个第8导电体层内在所述第1方向上延伸的第8接触插塞的第2接触区域。
14.根据权利要求13所述的半导体存储装置，其中所述第3阶梯区域在所述第3方向上介隔所述第1狭缝与所述第2接触区域相邻，且
所述第4阶梯区域在所述第3方向上介隔所述第1狭缝与所述第1接触区域相邻。
15.根据权利要求14所述的半导体存储装置，其中
在所述第3阶梯区域及所述第2接触区域的所述第1方向的下方设置着与所述第1单元区域相关的第3行解码器，
经由所述第5接触插塞、所述第8接触插塞、及所述第3阶梯区域，将所述第1单元区域与所述第3行解码器连接，
在所述第4阶梯区域及所述第1接触区域的所述第1方向的下方设置着与所述第3单元区域相关的第4行解码器，且
经由所述第6接触插塞、所述第7接触插塞、及所述第4阶梯区域，将所述第3单元区域与所述第4行解码器连接。
16.根据权利要求15所述的半导体存储装置，其更具备：
第3配线，连接所述第5接触插塞、及所述第8接触插塞；以及
第4配线，连接所述第6接触插塞、及所述第7接触插塞。
17.根据权利要求13所述的半导体存储装置，其中
所述第1至第3、及第7导电体层为同一导电体层。
18.根据权利要求13所述的半导体存储装置，其中
所述第1至第3、及第7导电体层为字线或选择栅极线。
19.根据权利要求13所述的半导体存储装置，其中
所述第4至第6、及第8导电体层为同一导电体层。
20.一种半导体存储装置，具备：
第1单元区域，包含积层在第1方向上的多个第1导电体层、及多个存储单元，所述多个存储单元在所述多个第1导电体层内在所述第1方向上延伸，包含第1半导体层，且所述多个第1导电体层与所述第1半导体层的交点分别构成存储单元；
第2单元区域，其为配置在与所述第1单元区域的所述第1方向交叉的第2方向上的区域，且包含积层在所述第1方向上的多个第2导电体层、及多个存储单元，所述多个存储单元在所述多个第2导电体层内在所述第1方向上延伸，包含第2半导体层，且所述多个第1导电体层与所述第2半导体层的交点分别构成存储单元；
连接区域，其为配置在所述第1单元区域及所述第2单元区域间的区域，且夹在包含积层在所述第1方向上并分别将所述多个第1导电体层中的1层与所述多个第2导电体层中的1层电连接的多个第3导电体层、及与所述多个第3导电体层电绝缘并在所述第1方向上延伸的第1接触插塞；以及
行解码器，配置在所述连接区域的下方，并经由与所述连接区域的所述第1接触插塞电连接的所述连接区域，将电压传输到所述第1及第2单元区域的字线。
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